CN101930969A - 具有电磁干扰防护罩的半导体封装件 - Google Patents

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Abstract

一种具有电磁干扰防护罩的半导体封装件及相关方法。一实施例中，半导体封装件包括：(1)包括接地组件的基板单元；(2)邻近基板单元的上表面配置的半导体组件；(3)邻近于基板单元的上表面而配置且覆盖半导体组件的封胶体；及(4)邻近于封胶体的外部表面而配置且电性连接于接地组件的连接表面的电磁干扰防护罩。封胶体的侧表面实质上对齐于基板单元的侧表面，且接地组件的连接表面邻近于基板单元的侧表面而电性暴露。接地组件提供一电性信道，以将电磁干扰防护罩上的电磁放射放电至接地端。

Description

具有电磁干扰防护罩的半导体封装件
技术领域
本发明是有关于一种半导体封装件，且特别是有关于一种具有电磁干扰防护罩的半导体封装件。
背景技术
半导体组件已经逐渐变得更加复杂，部分原因是由于半导体组件的需求渐渐趋向小尺寸及高处理速度。虽然拥有小尺寸及高处理速度特性的半导体组件具有许多优点，此些特性亦造成许多问题。具体来说，当时脉速度(clock speed)增加时，可能会增加信号电平间的转换，导致电磁放射的程度增加，且使得电磁放射的频率更高或波长更短。电磁放射可由来源半导体组件发出，且可影响邻近的半导体组件。当位于邻近半导体组件的电磁放射高于一定程度时，此些电磁放射可能影响半导体组件的运作。此现象有时被称为电磁干扰(electromagnetic interference，EMI)。当半导体组件的尺寸变小时，由于半导体组件位于电子系统中的整体密度增加，使得电磁干扰的问题更加恶化。因此，位于邻近的半导体组件的电磁放射亦更趋严重。
降低电磁干扰的一种方法为遮蔽半导体封装件内的半导体组件。具体来说，可使用固定于封胶体的外部且与接地端电性连接的导电壳体来遮蔽半导体组件。当由封胶体内部发出的电磁放射传递至壳体的内表面时，至少会造成一部份的辐射电性短路，因而减少了通过壳体并影响邻近半导体组件的电磁放射的程度。同理，当由邻近半导体组件发出的电磁放射传递至壳体的外表面时，亦会发生相似的电性短路，进而降低封胶体内的半导体组件的电磁干扰。
虽然导电壳体可降低电磁干扰，使用壳体却会造成许多缺点。壳体通常是利用黏着剂而固定于半导体封装件的外部。不幸的是，黏着剂的特性可能会受温度、湿度或其它环境条件所影响而造成壳体的剥落或掉落。此外，当将壳体固定于封胶体上时，壳体的尺寸与形状应符合封胶体的尺寸与形状，且其误差程度需相当微小。在定位壳体及封胶体时，为了使壳体与封胶体的尺寸及形状相符合，可能会使得制造过程更为昂贵及费时。此外，不同尺寸及形状的半导体组件需要不同的壳体，更增加了制造与不同封胶体相符合的壳体的制造成本及制造时间。
基于上述原因而需要研发半导体封装件及相关方法。
发明内容
本发明是有关于一种具有电磁干扰防护罩的半导体封装件。一实施例中，半导体封装件包括基板单元、半导体组件、封胶体及电磁干扰防护罩。基板单元包括上表面、下表面、侧表面及接地组件。侧表面邻近于基板单元的周围而配置的侧表面，且侧表面于基板单元的上表面与下表面之间延伸。基板单元的侧表面实质上为平面。接地组件邻近于基板单元的周围配置，并对应内部接地导孔的余留部(remnant)。接地组件包括连接表面，且连接表面电性暴露于邻近基板单元的上表面之处。半导体组件邻近于基板单元的侧表面而配置，且电性连接至基板单元。封胶体邻近于基板单元的上表面而配置，且覆盖半导体组件。封胶体包括外部表面，且外部表面包括侧表面。封胶体的侧表面实质上对齐于基板单元的侧表面。电磁干扰防护罩邻近于封胶体的外部表面而配置，且电性连接至接地组件的连接表面。接地组件提供一电性信道(electrical pathway)，以将电磁干扰防护罩上的电磁放射(electromagnetic emission)放电至接地端。
另一实施例中，半导体封装件包括基板单元、半导体组件、封胶体及电磁干扰防护罩。基板单元包括第一表面、一相对于该第一表面的第二表面及导电层。导电层配置于第一表面与第二表面之间。接地组件于导电层与第二表面之间延伸。接地组件包括一侧表面，且侧表面邻近于基板单元的周围而配置。半导体组件邻近于基板单元的第一表面而配置，并电性连接至基板单元。封胶体邻近于基板单元的第一表面而配置，并覆盖半导体组件。封胶体包括外部表面。电磁干扰防护罩邻近于封胶体的外部表面而配置，并电性连接至接地组件的侧表面。半导体封装件的横向轮廓实质上为平面，且实质上垂直于基板单元第二表面。
本发明有关于一种具有电磁干扰防护罩的半导体封装件的形成方法。一实施例中，此方法包括下列步骤。首先，提供包括上表面、下表面及接地导孔的基板。接地导孔部分地延伸于基板的上表面与下表面之间。举例来说，每一个接地导孔的高度小于基板的厚度。接着，电性连接半导体组件至基板的上表面。然后，涂布封装材料(molding material)于基板的上表面上，用以形成封装结构。封装结构覆盖半导体组件。再者，形成切割狭缝。切割狭缝穿透封装结构及基板，且切割狭缝对齐于基板。如此一来，基板被分离而形成基板单元。封装结构被分离而形成封胶体，且封胶体邻近于基板单元而配置。封胶体包括外部表面。接地导孔的余留部对应于接地组件，且接地组件邻近于基板单元的周围而配置。之后，涂布电磁干扰涂层于封胶体的外部表面及接地组件的连接表面，用以形成电磁干扰防护罩。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
附图说明
请参照下列详细叙述及所附图式以更了解本发明的实施例的本质及目标。除非叙述中有特别说明，图式中的相似的组件以相似的标号所标示。
图1绘示依照本发明的一实施例的半导体封装件的立体图。
图2绘示图绘示图1的半导体封装件沿着图1的剖面线A-A的剖面图。
图3绘示图1的半导体封装件的部分放大剖面图。
图4A绘示依照本发明的另一实施例的半导体封装件的剖面图。
图4B绘示依照本发明的另一实施例的半导体封装件的剖面图。
图4C绘示依照本发明的另一实施例的半导体封装件的剖面图。
图5A至图5E绘示依照本发明的一实施例的图1的半导体封装件的形成方法。
图6绘示依照本发明的另一实施例的图4A的半导体封装件的形成方法。
主要组件符号说明：
100、400、460、480：半导体封装件
102、102’：基板单元
104、504：上表面
106、524：下表面
108a、108b、108c、408b：半导体组件
110a、110b、110c：电性接点
112：导线
114：封胶体
118a、118b、418a、418b、462a、462b、482a、482b：接地组件
120、122：侧表面
124：电磁干扰防护罩
126：上部
128：侧部
142、144：侧表面
150a、150b、450a、450b、470a、470b：信道余留部
300：内层
302：外层
146a、146b、446a、446b、466a、466b、486a、486b：上导孔垫余留部
148a、148b、448a、448b、468a、468b、488a、488b：下导孔垫余留部
452、464、484a、484b：导电层
500、600：基板
502a、502b、502c、502d、502e：接地导孔
506、606：胶带
514、614：封装材料
516、616：上表面
518、618：刀具
520a、520b、620a、620b：切割狭缝
522：电磁干扰涂层
526：封装结构
546a、546b：上导孔垫
548a、548b：下导孔垫
550a、550b：电镀信道
C1、C2：宽度
H1、H2、HB、HC：高度
L1、L2：间隔
S1、S2、S1’、S2’、S1”、S2”、S1”’、S2”’：连接表面
W1、W2、WB、WC：宽度
W3、W4：侧向长度
W5、W6：尺寸
具体实施方式
下列定义是应用于与本发明的数个实施例相关的部分。此些定义可同样地于此处延伸。
如此处所用，除非内容中有清楚地说明，否则「一」及「此」的单数形式的叙述包括数个形式。因此，举例来说，除非内容中有清楚地说明，否则一个接地组件可包括数个接地组件。
此处所用的”组”表示一或多个组件的集合。例如，一组层结构可包含单层结构或多层结构。一组中的组件可以是指该组的成员。一组中的组件可以相同或不同的。在一些例子中，一组中的组件可具有一或多个共同特征。
如此处所用，「邻近」这个用词指接近或相邻。邻近的组件可彼此分离或可实际上或直接彼此接触。在一些例子中，邻近的组件可彼此连接或彼此一体成形。
如此处所用，「内」、「内部」、「外」、「外部」、「上」、「向上」、「下」、「向下」、「垂直」、「垂直地」、「侧向」、「侧向地」、「的上」及「的下」表示数个组件之间的相关位置。例如，该些相关位置依据图标而定而非指制造或使用时，此些组件的特定方位。
如此处所用，「连接于」、「被连接」及「连接」此些用词指操作上的耦接(coupling)或连结(linking)。连接的组件可能直接地彼此耦接，或可间接地彼此耦接，例如是通过另一组组件而连接。
如此处所用，「实质地」及「实质上」的此些用词是指具有相当的程度。当此些用词与一事件或情况一同使用时，是指此事件或情况精确地发生，且事件或情况的发生与所述相当接近，例如是此处所述的制造过程中的典型的误差程度。
如此处所用，「导电的」及「导电度」的用词是指传导电流的能力。导电材料一般是指对于电流具有低阻抗或零阻抗的材料。导电度以西门子/公尺(S·m-1)为单位。典型的导电材料的导电度大于104S·m-1，例如至少约为105S·m-1或至少约为106S·m-1。材料的导电度有时可能会因温度而变化。除非特别注明，材料的导电度定义为室温下的导电度。
请先参照图1及图2。图1及图2绘示依照本发明的一实施例的半导体封装件100。详细地来说，图1绘示半导体封装件100的立体图。图2绘示半导体封装件100沿着图1的剖面线A-A的剖面图。
在所述的实施例中，半导体封装件100的侧面实质上为平面，且具有实质上垂直的方向，用以定义实质上沿着半导体封装件100的整体周围延伸的横向轮廓。较佳地，经由减少或缩小半导体封装件100的占用面积(footprint area)，此垂直的横向轮廓减少了整体半导体封装件的尺寸。然而，一般而言，半导体封装件100的横向轮廓可为不同的形状，例如是弯曲、倾斜、阶梯状或为粗糙组织。
请参照图2，半导体封装件100包括基板单元102。基板单元102具有上表面104、下表面106及侧表面142及144。侧表面142及144邻近于基板单元102的侧边且于上表面104及下表面106间延伸。虽然于所述的实施例中，侧表面142及144实质上为平面，且实质上垂直于上表面104及下表面106，但在其它的实施方式中，侧表面142及144的形状及方向可为不同。基板单元102可依数种不同的方式实施，包括利用电性连接机制(electrical interconnect)以提供基板单元102的上表面104及下表面间的电性信道。电性连接机制可例如是包括一组被包含于介电层中的导电层。导电层可经由内部导孔而彼此连接，且可夹住由适合的树脂为底基的树脂。此树脂例如是由双马来醯亚胺(bismaleimide)及三氮六环(triazine)，或为由环氧树脂及聚氧化二甲苯(polyphenylene oxide)为底基的树脂。举例来说，基板单元102可包括实质上为板状之中间层(slab-shaped core)，且中间层由两组导电层所夹住。其中一组导电层邻近于中间层的上表面，而另一组导电层邻近于中间层的下表面。在某些实施方式中，基板单元102的厚度，亦即基板单元102的上表面104与下表面106间的距离，可介于约0.1mm至约2mm，例如是由约0.2m至约1.5mm，或为约0.4mm至约0.6mm。虽然未绘示于图2中，绿漆层(solder mask layer)可配置于邻近基板单元102的上表面104或/且下表面106之处。
如图2所示，基板单元102包括接地组件118a及118b。接地组件118a及118b实质上配置于基板单元102的周围，且分别邻近于侧表面142及144。接地组件118a及118b连接至包含于基板单元102内的电性连接机制。后续叙述中将说明接地组件118a及118b可降低电磁干扰。在本实施例中，接地组件118a及118b以接地导孔的形式形成。更具体来说，接地组件118a及118b为接地导孔于一切割工艺(singulation operation)后的余留部所形成，此将于后续叙述中说明。请参照图2，每一个接地组件118a及118b包括上导孔垫余留部146a或146b、下导孔垫余留部148a或148b及电镀的信道余留部150a或150b。上导孔垫146a或146b邻近于基板单元102的上表面104而配置。下导孔垫余留部148a或148b邻近于基板单元102的下表面106而配置。电镀的信道余留部150a或150b于上导孔垫余留部146a或146b及下导孔余留部148a或148b间延伸。图式中的接地组件118a及118b由基板单元102的上表面104延伸至下表面106。然而，接地组件118a及118b亦可以其它方式实施。
请继续参照图2，接地组件118a及118b分别包括连接表面S1及S2。连接表面S1及S2为背向半导体封装件100的内部的侧表面，且连接表面S1及S2邻近于基板单元102的周围而配置。更具体来说，连接表面S1及S2实质上暴露于基板单元102的周围且分别暴露于邻近于侧表面142及144之处，以作为电性连接之用。在本实施例中，连接表面S1及S2对应于上导孔垫余留部146a及146b、下导孔垫余留部148a及148b以及电镀的信道余留部150a及150b的作为电性用途的暴露表面。较佳地，较大的连接面S1及S2的面积有助于提升电性连接的可靠度及效率，以降低电磁干扰。接地组件118a及118b由金属、金属合金、金属或合金分散于其中的基体或其它合适的导电材料所形成。在某些实施方式中，接地组件118a及118b的高度H1，亦即接地组件118a及118b的垂直长度，可实质上与基板单元102的厚度相同。接地组件118a及118b的高度H1可约为0.1mm至2mm，例如是约0.2mm至1.5mm，或约0.4mm至0.6mm。接地组件118a及118b的宽度W1，亦即邻近于上表面104或下表面106的横向长度，可介于约75μm至275μm，例如是由100μm至250μm，或由125μm至225μm。
如图2所示，半导体封装件100亦包括半导体组件108a、108b及108c以及电性接点110a、110b及110c。半导体组件108a、108b及108c邻近于基板单元102的上表面104而配置。电性接点110a、110b及110c邻近于基板单元102的下表面106而配置。半导体组件108b通过一组导线112而打线连接至基板单元102。导线112由金或其它适合的导电材料所形成。半导体组件108a及108c以表面黏着(surface mounted)的方式固定于基板组件102上。所述的实施例中，半导体组件108b为半导体芯片，且半导体组件108a及108c为被动组件，例如是电阻器、电容器或电感器。电性接点110a、110b及110c提供半导体封装件100输入及输出的电性连接，且电性接点110a、110b及110c的部分电性接点通过包含于基板单元102中的电性连接机制而电性连接至半导体组件108a、108b及108c。所述的实施例中，电性接点110a、110b及110c中的至少一个电性接点为接地的电性接点，且通过包含于基板单元102中的电性连接机制而电性连接至接地组件118a及118b。本发明的半导体组件的数量并不受限于图2中所示的数量。在其它的实施方式中，半导体的数量可为较多或较少。此外，一般而言，半导体组件可为任意的主动组件、被动组件或其组合。电性接点的数量亦可不同于图2中所示的数量。
请继续参照图2，半导体封装件100亦包括封胶体114。封胶体114邻近于基板单元102的上表面104而配置。封胶体114及基板单元102实质上覆盖或包覆接地组件118a及118b、半导体组件108a、108b及108c及导线112，以提供机械稳定性以及对于氧化、湿度及其它环境条件的保护。封胶体114由封装材料所形成。封胶体114的外部表面包括邻近封胶体114的侧边而配置的侧表面120及122。所述的实施例中，侧表面120及122实质上为平面，且实质上垂直于上表面104及下表面106。然而，侧表面120及122亦可为弯曲、倾斜、阶梯状或为粗糙材质。此外，侧表面120及122实质上分别对齐于侧表面142及144。或者，侧表面120及122与侧表面142及144共平面。更具体来说，当例如是经由降低或最小化封胶体114的连接表面S1及S2的范围，以电性暴露连接表面S1及S2时，侧表面120及122可对齐于侧表面142及144。在其它的实施方式中，当至少电性暴露部分的连接表面S1及S2时，侧表面120及122的形状，及侧表面120及122与侧表面142及144的对齐方式可与图2中所示的方式不同。
如图1及图2所示，半导体封装件100更包括电磁干扰防护罩124。防护罩124邻近于封胶体114的外部表面、接地组件118a及118b的连接表面S1及S2，以及基板单元102的侧表面142及144而配置。电磁干扰防护罩124由导电材料所形成，且实质上围绕半导体封装件100内的半导体组件108a、108b及108c，用以提供防止电磁干扰的保护作用。所述的实施例中，电磁干扰防护罩124包括上部126及侧部128。侧部128实质上沿着封胶体114的整个周围而延伸，且侧部128定义半导体封装件100的垂直的横向轮廓。如图2所示，侧部128由上部126向下延伸，并沿着基板单元102的侧表面142及144。侧部128包括一下端，且下端实质上对齐基板单元102的下表面106，或与基板单元102的下表面106共平面。然而，可了解的是，在其它的实施方式中，侧部128的范围，以及侧部128的下端与下表面106的对齐方式可与本实施例不同。
如图2所示，电磁干扰防护罩124电性连接至接地组件118a及118b的连接表面S1及S2。当由半导体封装件100的内部发出的电磁放射传递至电磁干扰防护罩124时，至少一部份的电磁放射可通过接地组件118a及118b被放电至接地端，藉以减少穿透电磁干扰防护罩124并危害邻近的半导体组件的电磁放射的程度。同理，当由邻近的半导体组件发出的电磁放射传递至电磁干扰防护罩124时，亦会发生相似的接地作用，以降低半导体封装件100内的半导体组件108a、108b及108c的电磁干扰。当半导体封装件100运作时，半导体封装件100可配置于印刷电路板上，且通过电性接点110a、110b及110c而电性连接至印刷电路板。如上所述，电性接点110a、110b及110c中至少一个接点为接地的电性接点，且接地的电性接点可电性连接至印刷电路板提供的接地电压。通过电性信道及接地的电性接点，将冲击电磁干扰防护罩124的电磁放射放电至接地端。电性信道包括接地组件118a及118b，以及包含于基板单元102内的其它电性连接机制。由于电磁干扰防护罩124的下端实质上对齐于基板单元102的下表面，此下端亦可电性连接至印刷电路板所提供的接地电压，藉以提供另一个将电磁放射接地的电性信道。或者，下导孔垫余留部148a及148b亦可电性连接至印刷电路板提供的接地电压。
所述的实施例中，电磁干扰防护罩124为一全覆盖(conformal)防护罩，且为一组膜层或薄膜。较佳地，电磁干扰防护罩124可经由不使用黏着剂的方式而配置于邻近于半导体封装件100的外部之处。或者，电磁干扰防护罩124与半导体封装件100的外部直接接触，藉以增加可靠度及对于温度、湿度及其它环境条件的抵抗能力。此外，电磁干扰防护罩124的全覆盖特性使得相似的电磁干扰防护罩及相似的制造方法可直接应用于不同尺寸或形状的半导体封装件，进而减少符合不同半导体封装件的制造成本及时间。在某些实施例中，电磁干扰防护罩124的厚度可介于约1μm至500μm，例如是介于约1μm至50μm，或介于约1μm至10μm。电磁干扰防护罩124的厚度较一般壳体少，因而降低了半导体封装件的整体尺寸。此为所述的实施例的一优点。
请参照图3。图3绘示图1及图2的部分半导体封装件100的放大剖面图。具体来说，图3绘示一种邻近于封胶体114而配置的电磁干扰防护罩124。
如图3所示，电磁干扰防护罩124具有多层结构，且包括内层300及外层302。内层300邻近于封胶体114而配置。外层302邻近于内层300而配置且暴露于半导体封装件100的外部。一般而言，内层300及外层302可由金属、金属合金、金属或合金分散于其中的基体或另一种合适的导电材料所形成。举例来说，内层300及外层302由铝、铜、铬、锡、金、银、镍、不锈钢或其组合所形成。内层300及外层302可由相同或不同的导电材料所形成。举例来说，内层300及外层302可由例如是镍的金属所形成。在一些例子中，内层300及外层302可由不同的导电材料所形成，以提供互补的功能。举例来说，具有高导电度的金属，例如为铝、铜、金或银，可用以形成内层300，藉以提供电磁干扰防护功能。另一方面，具有较低的导电度的金属，例如为镍，可用以形成外层302，藉以保护内层300不受氧化、湿度或其它环境条件所影响。在此情况中，外层302除了提供保护功能之外，亦可提供电磁干扰防护功能。虽然图3中绘示两层的结构，但在其它的实施方式中，膜层的数目可为更多或更少。
图4A绘示依照本发明的另一实施例的半导体封装件400的剖面图。半导体封装件400的部分组件与图1至图3中绘示的半导体封装件100类似，在此不再赘述。
请参照图4A，半导体封装件400包括接地组件418a及418b，且接地组件418a及418b实质上配置于基板单元102的周围。于本实施例中，接地组件418a及418b为接地盲孔的余留部，并由基板单元102的上表面104延伸至导电层452。导电层452配置于基板单元102的上表面104与下表面106之间，且作为内部接地层之用。具体来说，接地组件418a及418b包括上导孔垫余留部446a或446b、下导孔垫余留部448a或448b以及电镀的信道余留部450a或450b。上导孔垫余留部446a或446b邻近于基板单元102的上表面104而配置。下导孔垫余留部448a或448b电性连接至导电层452，且下导孔垫余留部448a或448b配置于基板单元102的下表面106的上，并与下表面106相隔一距离。电镀的信道余留部450a或450b由上导孔垫余留部446a或446b延伸至下导孔垫余留部448a或448b。当接地组件418a及418b仅于基板单元102的上表面104与下表面106之间的部分区域延伸时，接地组件418a及418b可以是其它实施态样。于本实施例中，接地组件418a及418b分别包括连接表面S1’及S2’，且连接表面S1’及S2’分别暴露于邻近侧表面142及144之处，以作为电性连接之用。较佳地，连接表面S1’及S2’具有较大的面积，可加强用来减少电磁干扰的电性组件的可靠度与效率。在某些实施例中，接地组件418a及418b的高度H2可略小于基板单元102的厚度，且可介于约0.1mm至1.8mm，例如是由约0.2mm至1mm，或约0.3mm至0.5mm。接地组件418a及418b的宽度W2，亦即邻近于上表面104的侧向长度。宽度W2可介于75μm至275μm，例如是约为100μm至250μm，或约为125μm至225μm。
如图4A所示，半导体封装件400亦包括半导体组件408b。半导体组件408b邻近于基板单元102的上表面104而配置的半导体芯片。在本实施例中，半导体组件408b以覆晶接合的方式固定于基板单元102上，例如是通过一组焊垫而连接。半导体组件408b亦可经由其它的方式与基板单元102电性连接，例如是打线接合的方式。
图4B绘示依照本发明的另一实施例的半导体组件460的剖面图。半导体封装件460的部分组件与绘示于图1至图3中的半导体封装件100与图4A中的半导体封装件400相似，在此不再赘述。
请参照图4B，半导体封装件460包括实质上配置于基板单元102的周围的接地组件462a及462b。在本实施例中，接地组件462a及462b为接地盲孔的余留部，此余留部由基板单元102的下表面106延伸至导电层464。导电层464配置于基板单元102的上表面104与下表面106之间，作为内部接地层之用。具体来说，每一个接地组件462a及462b包括上导孔垫余留部466a或466b、下导孔垫余留部468a或468b及电镀的信道余留部470a及470b。上导孔垫余留部466a或466b电性连接至导电层464，且配置于基板单元102的上表面104之下。上导孔垫余留部466a或466b与基板单元102的上表面104相隔一距离。下导孔垫余留部468a或468b邻近于基板单元102的下表面106而配置。电镀的信道余留部470a及470b由上导孔垫余留部466a或466b延伸至下导孔垫余留部468a或468b。较佳地，接地组件462a及462b配置于基板单元102的上表面104之下的区域，因此所腾出的上表面104的面积可作为电磁干扰防护之用。接地组件462a及462b的配置可降低或最小化了半导体封装件460的占用面积，进而减少了半导体封装件的整体尺寸。然而，在其它实施方式中，接地组件462a及462b的位置及范围可为不同。在本实施例中，接地组件462a及462b分别包括连接表面S1”及S2”。连接表面S1”及S2”分别于邻近侧表面142及144之处而电性暴露。较佳地，当达成减少半导体封装件整体尺寸的目的时，连接表面S1”及S2”具有相对较大的面积，可加强用来减少电磁干扰的电性组件的可靠度与效率。在某些实施方式中，接地组件462a及462b的高度HB可略小于基板单元102的厚度，且可介于约为0.1mm至1.8mm，例如介于约0.2mm与1mm之间，或介于约0.3m与0.5mm之间。接地组件462a及462b的宽度WB，亦即邻近于下表面106的侧向长度，可介于约75μm至275μm，例如是介于约100μm至250μm，或介于约125μm至225μm。
图4C绘示依照本发明的另一实施例的半导体封装件480的剖面图。半导体封装件480的部分组件与绘示于图1至图3中的半导体封装件100、图4A中的半导体封装件400与图4B中的半导体封装件460相似，在此不再赘述。
请参照图4C，半导体封装件480包括接地组件482a及482b。接地组件482a及482b实质上配置于基板单元102的周围。所述的实施例中，接地组件482a及482b为于导电层484a与484b之间延伸的埋孔(buried via)或内部接地导孔的余留部。导电层484a及484b配置于基板单元102的上表面104与下表面106之间，且作为内部接地层之用。具体来说，每一个接地组件482a及482b包括上导孔垫余留部486a或486b。上导孔垫余留部486a或486b电性连接至导电层484a，且配置于基板单元102的上表面104之下。上导孔垫余留部486a或486b与基板单元102的上表面104相隔一距离。下导孔垫余留部488a或488b电性连接至导电层484b，且配置于基板单元102的下表面106之上。下导孔垫余留部488a或488b与基板单元102的下表面106相隔一距离。较佳地，接地组件482a及482b位于基板单元102的上表面104与下表面106之间，因此所腾出的上表面104及下表面106的区域范围可作为电磁干扰防护之用。接地组件482a及482b的配置可降低或最小化了半导体封装件480的占用面积，进而减少了半导体封装件的整体尺寸。然而，在其它实施方式中，接地组件482a及482b的位置及范围可不同。在本实施例中，接地组件482a及482b分别包括连接表面S1”’及S2”’。连接表面S1”’及S2”’分别暴露于邻近侧表面142及144之处，以作为电性连接之用。较佳地，当达成减少半导体封装件整体尺寸的目的时，连接表面S1”’及S2”’具有相对较大的面积，可加强用来减少电磁干扰的电性组件的可靠度与效率。在某些实施方式中，接地组件482a及482b的高度HC可略小于基板单元102的厚度，且可介于约为0.1mm至1.6mm，例如介于约0.2mm与0.8mm之间，或介于约0.2m与0.4mm之间。接地组件482a及482b的宽度WC，亦即邻近于导电层484a或484b的侧向长度，可介于约75μm至275μm，例如是约为100μm至250μm，或约为125μm至225μm。
图5A至图5E绘示依照本发明的一实施例的半导体封装件的形成方法。为了易于说明，下列制造方法以如图1至图3所示的半导体封装件100为例作说明。然而，制造方法亦可用以形成其它半导体封装件，例如是图4A的半导体封装件400、图4B的半导体封装件460以及图4C的半导体封装件480。
请参照图5A及图5B，首先，提供基板500。为了增加制造产能，基板500包括数个基板单元，使得某些制造方法得以平行或连续地快速进行。数个基板单元包括基板单元102及邻近的基板单元102’。基板500可为长条状，且数个基板单元可以直线或矩阵的方式而连续地排列。为了方便说明，下列的制造方法以基板单元102及相关组件为例作说明。然而，制造方法亦可用于其它基板单元及相关组件。
如图5A及图5B所示，数个接地导孔邻近于每一个基板单元的周围而配置。具体来说，接地导孔502a、502b、502c、502d及502e邻近于基板单元102的侧边而配置。在本实施例中，每一个接地导孔包括上导孔垫、下导孔垫及电镀的信道。上导孔垫例如是上导孔垫546a或546b。下导孔垫例如是下导孔垫548a或548b。电镀信道例如是电镀信道550a或550b。接地导孔502a、502b、502c、502d及502e可由数种方式形成，例如是以微影工艺、化学蚀刻、激光钻孔或机械钻孔的方式形成开口。开口的电镀可使用金属、金属合金、金属或合金分散于其中的基体或另一种合适的导电材料而进行。某些实施方式中，导电材料可涂布于或被吸引至开口中，用以实质上以导电材料填充开口。举例来说，导电材料可包括金属、焊料或导电黏着剂。金属可例如是铜。焊料例如是数种熔点介于约为90C至450C的易熔的合金。导电黏着剂例如为数种具有导电填充物分布于其中的树脂。填充开口可产生较大的面积，用以形成连接表面，进而加强用以降低电磁干扰的电性连接的可靠度及效率。虽然图式中的接地导孔502a、502b、502c、502d及502e由基板500的上表面504延伸至下表面524，然而，接地导孔502a、502b、502c、502d及502e亦可具有不同的范围。举例来说，接地导孔502a、502b、502c、502d及502e中之一可为接地盲孔或为内部接地导孔。
所述的实施例中，导孔垫为环状，且电镀的信道为具有实质上为圆形剖面的圆柱。导孔垫例如为上导孔垫546a或546b。电镀的信道例如为电镀信道550a或550b。然而，导孔垫及电镀信道的形状可为任何形状。举例来说，电镀信道可为其它种柱状，例如为椭圆柱状、正方形柱状或矩形柱状。或者，电镀信道具有非圆柱的形状。例如是圆锥状、漏斗状或其它渐缩的形状。在某些实施方式中，每一个电镀信道的侧向长度W3(有时称为导孔尺寸)可介于约50μm至350μm，例如约100μm至约300μm，或约150μm至250μm。每一个导孔垫的侧向长度W4(有时称为导孔垫尺寸)可介于约150μm至550μm，例如约200μm至约500μm，或约250μm至450μm。当电镀信道或导孔垫为非均匀的形状时，侧向长度W3或W4可例如是对应于垂直方向上的侧向长度。
为了加强用来减少电磁干扰的电性组件的可靠度及效率，接地导孔邻近于每一个基板单元的四边而配置。然而，接地导孔亦可邻近于基板单元的四边中的部分侧边而配置。接地导孔可邻近于每一个基板单元的四个角落或部分角落而配置。某些实施方式中，每一个基板单元的最接近的接地导孔间的间隔L1(有时称为导孔间隔)可介于约0.1mm至3mm，例如是介于约0.2mm至2mm，或介于约0.5mm至1.5mm。请参照图5B，每一个基板单元的虚线边界定义「主动」区域，且半导体组件配置于主动区域内。为了减少或最小化对于半导体组件的运作的不良冲击，基板单元的接地导孔可距离主动区域一间隔L2(有时称为排除距离)。在某些实施方式中，间隔L2可介于约50μm至300μm，例如是介于约50μm至200μm，或介于100μm至150μm。然而，接地导孔的数量及位于基板500上的位置可与图5A及图5B不同。可了解的是，接地导孔亦可排列为数行，且邻近于每一个基板单元的周围而配置。此外，当接地导孔为盲孔或内部接地导孔时，不需要具有分配间隔L2。在此情况下，接地盲孔配置于上表面504之下。具体来说，接地盲孔或内部接地导孔可部分或完全地配置于主动区域内并位于半导体组件之下，用以降低或最小化半导体组件运作的不良冲击，并同时达到减少半导体封装件整体尺寸的目的。
当提供基板500之后，半导体组件108a、108b及108c邻近于基板500的上表面504而配置，且半导体组件108a、108b及108c电性连接至基板单元102。具体来说，半导体组件108b通过导线112以打线接合的方式连接至基板单元102。半导体组件108a及108c以表面黏着的方式固定于基板单元102上。请参照图5A，基板500的下表面524邻近于胶带506而配置，且胶带506可为单面或双面黏着的胶带。较佳地，胶带506固定基板单元102与邻近的数个基板单元的相对位置，使得连续的程序可于邻近胶带506的数个组件上进行，而不需要翻转组件或传送组件至另一个载体。
然后，如图5C所示，封装材料514涂布于基板500的上表面504，用以实质上覆盖或包覆接地导孔502a及502b、半导体组件108a、108b及108c及导线112。封装材料514可例如包括以酚醛为底基的树脂、以环氧树脂为底基的树脂、以硅为底基的树脂或其它适合的包覆剂。封装材料514亦可包括适合的填充剂，例如是粉状二氧化硅。封装材料514可通过数种制模技术而涂布，例如是压缩成形、射出成形及转注成形。当涂布封装材料514时，封装材料514被硬化或固化，藉以形成封装结构526。举例来说，可经由降低温度至封装材料514的熔点以下而使得封装材料514硬化或固化。在连续的切割工艺中，为了使基板500能正确地被定位，可于封装结构526中形成基准点，例如是使用激光标印的方式形成基准点。或者，基准点可单独或同时形成于邻近基板500的周围之处。
从封装结构526的上表面516切割封装结构526，此称为称为正面(front-side)切割。请参照图5C及图5D图5D，可通过刀具518切割出数个切割狭缝，以完成正面切割工艺。切割狭缝包括切割狭缝520a及520b。具体来说，切割狭缝520a及520b向下延伸且完全穿透封装结构526及基板500并穿透部份的胶带506，藉以将封装结构526及基板500分离为不连续的单元，此单元包括封胶体114及基板单元102。由于位于不同位置的封装结构526及基板500通过一次切割而分离，而非数次切割。因此，此种切割工艺可称为全穿切(full-cut)工艺。多次的切割工艺例如是多次的半穿切(half-cut)的切割工艺。切割工艺较佳地为全穿切工艺，而非半穿切工艺。如此一来，经由减少切割工艺的切割次数，可加强制造产能并减少此些程序的时间。此外，增加基板500的使用率亦降低了制造成本，且减少了由于切割错误所造成的不良品的机率，进而增加整体的产率。如图5D图5D所示，于全穿切工艺中，胶带506固定基板单元102及封胶体114与邻近的基板单元及封胶体之间的相对位置。
请继续参照图5D图5D，刀具518横向地配置且实质上对齐于每一个接地导孔，使得产生的切割狭缝移除掉接地导孔的特定体积或重量百分比，例如是于体积或重量上移除约为10％至90％、约为30％至70％，或约为40％至60％。按照此方式可形成接地组件118a及118b，且接地组件118a及118b分别包括连接表面S1及S2。连接表面S1及S2于基板单元102的周围而暴露于周围环境中。于切割工艺中，可经由基准点来对齐刀具518，使得刀具518可于形成切割狭缝520a及520b时正确地被定位。在某些实施方式中，每一个切割狭缝520a及520b的宽度C1(有时称为全穿切宽度或全穿切切割道)可介于约100μm至600μm，例如是介于约200μm至400μm，或介于约250μm至350μm。
然后，如图5E所示，于邻近于暴露表面的处形成电磁干扰涂层522，且暴露表面包括封胶体114的外部表面、接地组件118a及118b的连接表面S1及S2以及基板单元102的侧表面142及144。电磁干扰涂层522可使用数种涂布技术中任一种形成，该些数种涂布技术例如是化学气相沉积、无电电镀、电解电镀、印刷、喷涂、溅镀及真空沉积。举例来说，电磁干扰涂层522可包括经由无电电镀所形成的膜层，且此膜层由镍所形成。此膜层的厚度至少约为5μm，例如是约为5μm至50μm，或约为5μm至10μm。当电磁干扰涂层522为多层结构时，不同膜层可使用相同或不同的涂布技术所形成。举例来说，内层可使用无电电镀并由铜所形成，而外层可由无电电镀或电解电镀所形成，且其材料为镍。另一例子中，内层(作为基层的用)可由溅镀或无电电镀所形成，且其材料为铜。内层的厚度至少约为1μm，例如是约为1μm至50μm，或约为1μm至10μm。外层(作为抗氧化层之用)的材料可为不锈钢、镍或铜，且外层经由溅镀所形成。外层的厚度约不大于1μm，例如是约为0.01μm至1μm，或约为0.01μm至0.1μm。在此些例子中，涂布电磁干扰涂层522的表面可经过特定的预先处理程序，藉以形成内层及外层。此些预先处理程序包括表面粗糙化及形成晶种层。表面粗糙化例如是经由化学蚀刻或机械研磨所完成。由胶带506上分离基板单元102及相关的组件以形成包括电磁干扰防护罩124的半导体封装件100。举例来说，由胶带506上分离基板单元102及相关的组件的方式可为取放技术(pick-and-place technique)。
图6绘示依照本发明的另一实施例的半导体封装件的形成方法。为了方便说明，下列的制造方法参考图4A的半导体封装件400而叙述。然而，可以了解的是，制造方法亦可用以形成其它的半导体封装件，例如是图1至图3中绘示的半导体封装件100、图4B中绘示的半导体封装件460以及图4C中绘示的半导体封装件480。此外，部分的此制造方法与图5A至图5E中绘示的方法相似，在此不再赘述。
请参照图6，基板600及硬化的封装材料614邻近于胶带606而配置，且胶带606可为单面或双面的黏着胶带。切割工艺接着于硬化的封装材料614的上表面616上进行。如图6所示，切割工艺是经由刀具618而完成。刀具形成的切割狭缝620a及620b向下延伸且完全贯穿硬化的封装材料614及基板600，并穿透部分的胶带606，进而将硬化的封装材料614及基板600分离为不连续的单元。此些单元包括封胶体114及基板单元102。具体来说，刀具618横向放置且实质上对齐于每一个接地导孔，使得形成的切割狭缝将接地导孔分离为两个接地组件。接地组件彼此分离且邻近于个别的基板单元而配置。如此一来可形成接地组件418a及418b，且接地组件418a及418b分别包括连接表面S1’及S2’。连接表面S1’及S2’于基板单元102的周围之处而暴露于周遭环境中。较佳地，图6所示的切割工艺的方式可增加制造产量，并进一步降低切割工艺的进行次数，以及进行切割工艺的时间，并经由减少因切割错误造成不良品的机率，进而增加整体的产率。在某些实施方式中，每一个接地导孔的尺寸W5可介于约100μm至700μm，例如是介于约200μm至600μm，或介于约300μm至500μm。每一个接地导孔的导孔垫尺寸W6可介于约300μm至1100μm，例如是介于约400μm至1000μm，或介于约500μm至900μm。切割狭缝620a及620b的宽度C2可实质上相等于上述的图5D图5D中的宽度C1，且宽度C2可介于约100μm至600μm，例如是介于约200μm至400μm，或介于约250μm至350μm。然而，可了解的是，在其它实施方式中，宽度C2可为不同，且宽度C2可接近于接地导孔的导孔尺寸W5或导孔垫尺寸W6，用以分割接地导孔为数个接地组件。举例来说，一般的宽度C2可表示为C2＜W5＜W6。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。此外，许多更动配合特定的情况、材料、物质组成、方法或程序。此些更动包含于权利要求书。具体来说，当此处揭露的方法参照特定程序并以特定顺序来叙述，可了解的是，此些程序可被结合、分离或重新排序，用以在不脱离本发明的精神下而形成等价的方法。除非文中特别注明，否则本发明的程序的顺序及群组并不以此为限。

Claims (20)

1.一种半导体封装件，包括：
一基板单元，包括：
一上表面；
一下表面；
一侧表面，邻近该基板单元的一周围(periphery)配置，且延伸于该基板单元的该上表面与该下表面之间，该基板单元的该侧表面实质上为平面；以及
一接地组件，邻近该基板单元的该周围配置，该接地组件对应于一内部接地导孔的一余留部(remnant)并包括一连接表面，该连接表面从邻近于该基板单元的该侧表面暴露出来，以作为电性连接之用；
一半导体组件，邻近该基板单元的该上表面配置，且该半导体组件电性连接于该基板单元；
一封胶体，邻近该基板单元的该上表面配置，且该封胶体覆盖该半导体组件，该封胶体包括数个外部表面，该些外部表面包括一侧表面，该封胶体的该侧表面实质上对齐于该基板单元的该侧表面；以及
一电磁干扰防护罩，邻近该封胶体的该些外部表面配置，且电性连接于该接地组件的该连接表面；
其中，该接地组件提供一电性信道(electrical pathway)，以将该电磁干扰防护罩上的电磁放射(electromagnetic emission)放电至接地端。
2.如权利要求1所述的半导体封装件，其中该接地组件部分地延伸于该基板组件的该上表面与该下表面之间，以致该接地组件的一高度小于该基板单元的一厚度。
3.如权利要求2所述的半导体封装件，其中该基板单元包括一对内部接电层，且该接地组件延伸于该对内部接地层之间。
4.如权利要求3所述的半导体封装件，其中该对内部接地层配置于该基板单元的该上表面与该下表面之间。
5.如权利要求1所述的半导体封装件，其中该接地组件的一高度介于0.1毫米(mm)至1.6mm，且该接地组件的一宽度介于75微米(μm)至275μm。
6.如权利要求1所述的半导体封装件，其中该电磁干扰防护罩包括一侧部，且该侧部沿着该基板单元的该侧表面延伸。
7.如权利要求6所述的半导体封装件，其中该侧部的一下端实质上对齐于该基板单元的该下表面。
8.一种半导体封装件，包括：
一基板单元，包括：
一第一表面；
一相对于该第一表面的第二表面；
一导电层，配置于该基板单元的该第一表面与该第二表面之间；及
一接地组件，延伸于该导电层与该基板单元的该第二表面之间，该接地组件包括一侧表面，该侧表面邻近于该基板单元的一周围配置；
一半导体组件，邻近于该基板单元的该第一表面配置，且该半导体组件电性连接至该基板单元；
一封胶体，邻近于该基板单元的该第一表面配置并覆盖该半导体组件，该封胶体包括数个外部表面；以及
一电磁干扰防护罩，邻近于该封装胶体的该些外部表面配置并电性连接至该接地组件的该侧表面；
其中，该半导体封装件的横向轮廓实质上为平面，且实质上垂直于该基板单元的该第二表面。
9.如权利要求8所述的半导体封装件，其中该接地组件包括一第一导孔垫余留部、一第二导孔垫余留部及一电镀信道余留部，该电镀信道余留部延伸于该第一导孔垫余留部与该第二导孔垫余留部之间。
10.如权利要求9所述的半导体封装件，其中该第一导孔垫余留部邻近该基板单元的该导电层配置，且该第二导孔垫余留部邻近该基板单元的该第二表面配置。
11.如权利要求8所述的半导体封装件，其中该基板单元更包括一侧表面，该侧表面延伸于该基板单元的该第一表面与该第二表面之间，且该基板单元的该侧表面实质上为平面，且实质上垂直于该基板单元的该第二表面，该接地组件的该侧表面从邻近该基板单元的该侧表面暴露出来，以作为电性连接之用。
12.如权利要求11所述的半导体封装件，其中该封胶体的该些外部表面包括一侧表面，该封胶体的该侧表面实质上对齐于该基板单元的该侧表面。
13.如权利要求8所述的半导体封装件，其中该电磁干扰防护罩为一全覆盖(conformal)防护罩，该全覆盖防护罩包括铝、铜、铬、锡、金、银、不锈钢及镍中至少一者。
14.如权利要求8所述的半导体封装件，其中该电磁干扰防护罩包括一第一层结构及一第二层结构，该第二层结构邻近该第一层结构配置。
15.如权利要求14所述的半导体封装件，其中该第一层结构及该第二层结构包括不同的导电材料。
16.如权利要求8所述的半导体封装件，其中该电磁干扰防护罩的一厚度介于1μm至50μm。
17.一种半导体封装件的形成方法，该形成方法包括：
提供一基板，该基板包括一上表面、一下表面及数个接地导孔，该些接地导孔部份地延伸于该基板的该上表面与该下表面之间，以致各该些接地导孔的一高度小于该基板的一厚度；
电性连接一半导体组件与该基板的该上表面；
形成一封胶材料(molding material)于该基板的该上表面，藉以形成一封胶结构(molded structure)，且该封胶结构覆盖该半导体组件；
形成数个切割狭缝，该些切割狭缝贯穿该封胶结构及该基板，该些切割狭缝对齐于该基板，使得(a)该基板被分离成一基板单元；(b)该封胶结构被分离成一封胶体，该封胶体邻近该基板单元配置，且该封胶体包括数个外部表面；以及(c)数个接地组件邻近该基板单元的一周围配置，该些接地组件对应于该些接地导孔的余留部，各该些接地组件包括一暴露的连接表面；以及
形成一电磁干扰涂层于该封胶体的该些外部表面及该些接地组件的该些连接表面，以形成一电磁干扰防护罩。
18.如权利要求17所述的形成方法，更包括：
固定该基板的该下表面于一胶带上；
其中，于形成该些切割狭缝的该步骤中，该些切割狭缝贯穿部份的该胶带。
19.如权利要求17所述的形成方法，其中该基板单元包括一侧表面，该封胶体的该些外部表面包括一侧表面，且于形成该些切割狭缝的该步骤中，该封胶体的该侧表面实质上对齐于该基板单元的该侧表面。
20.如权利要求17所述的形成方法，其中该些切割狭缝中至少一者的一宽度介于100μm至600μm。
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