JP5512566B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
一般的に、半導体素子や周辺回路に電流が流れると、電流の周りに電界と磁界が誘導され、不要な電磁ノイズが発生する。不要な電磁ノイズは、他の回路や素子などの動作に影響を与える。一例として、携帯電話などの移動通信機器に搭載された半導体装置から放出された電磁ノイズが、アンテナに入射し、電波の受信障害を起こす場合がある。
このような電磁ノイズの遮蔽および半導体素子の保護のために、回路モジュールを覆う遮蔽板を設ける方法がある。しかし、回路モジュールを遮蔽板によって覆う方法では、回路モジュールの小型化が図れないという問題がある。
これに対して、半導体素子自体の外周に遮蔽膜を形成させた半導体装置（半導体パッケージ）がある。このような半導体装置を回路モジュールに組み込めば、回路モジュールの小型化を図ることができる。そして、半導体素子については、ますます高速動作が要求され、電磁ノイズをより遮蔽する信頼性の高い半導体装置が要求されている。
特開２０１０−１０３５７４号公報
本発明が解決しようとする課題は、電磁ノイズを外部に放射しない点より信頼性の高い半導体装置を提供することである。
実施形態の半導体装置は、絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、前記回路基板の前記上面側に搭載された半導体素子と、前記回路基板の前記上面に設けられ、前記半導体素子および前記半導体素子に接続された導電部材を封止する封止樹脂層と、前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、前記回路基板の下側において、前記第２配線層を構成する前記複数の配線のそれぞれに接続された外部接続端子と、前記回路基板の下側において、前記第２配線層を構成する前記複数の配線のうち最も外側に配置された前記配線のいずれかに接続された引き出し線と、を備える。前記複数のビアのいずれかは、前記回路基板の側面において露出され、前記側面に露出された前記複数のビアのいずれかと、前記導電性シールド層と、が電気的に接続され、前記第２配線層を構成する前記複数の配線のいずれかのうち前記引き出し線に接続された最も外側に配置された前記配線と、前記引き出し線に接続された前記配線に接続された前記外部接続端子と、は、グランド電位になることが可能であり、
グランド電位になることが可能な前記第２配線層を構成する前記複数の配線のいずれかは、前記回路基板の側面において露出された前記複数のビアのいずれかに前記引き出し線を介して電気的に接続され、グランド電位になることが可能な前記外部接続端子どうしが隣り合う距離は、前記半導体素子から放出される電磁ノイズの波長の半分以下である。
第１実施形態に係る半導体装置の概要を説明する断面模式図である。 第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、回路基板の上面側の平面模式図、（ｂ）は、回路基板の下面側の平面模式図である。 第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、第１変形例の回路基板の平面模式図、（ｂ）は、第２変形例の回路基板の平面模式図である。 第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。 電磁ノイズのシールド効果を説明するためのシミュレーション結果である。 第２実施形態に係る半導体装置の断面模式図である。 第３実施形態に係る半導体装置の平面模式図およびシールド効果を説明する図である。 第４実施形態に係る半導体装置の断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下に説明する各実施形態は、適宜複合させることができる。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概要を説明する断面模式図である。
図１には、第１実施形態に係る半導体装置１のほかに、半導体装置１を実装する実装基板１００が表示されている。
半導体装置１は、ＦＢＧＡ（Fine pitch Ball Grid Array）型の半導体パッケージである。半導体装置１は、回路基板１０を有する。回路基板１０は、インターポーザ基板とも称される。回路基板１０は、絶縁基材１１と、絶縁基材１１の上面側の外周に設けられた第１配線層を構成する複数の配線１２と、絶縁基材１１の下面側に設けられた第２配線層を構成する複数の配線１３と、を有する。回路基板１０は、さらに絶縁基材の上面（第１主面）から下面（第２主面）にまで貫通する複数のビア１４を有する。回路基板１０の上面には、第１配線層１２の一部を被覆するソルダレジスト層１５が形成されている。回路基板１０の下面には、第２配線層１３の一部を被覆するソルダレジスト層１６が形成されている。第２配線層を構成する複数の配線１３のそれぞれは、ランド状の配線層である。第２配線層を構成する複数の配線１３のそれぞれには、半田ボールである外部接続端子１７が接続されている。外周の外部接続端子１７からは、回路基板１０の外側に引き出し線１９が延在している。引き出し線１９は、回路基板１０の側面１０ｗにおいて露出するビア１４に接続されている。引き出し線１９は、外周の外部接続端子１７と、外周の外部接続端子１７に最も近いビア１４とを接続する接続線である。外部接続端子１７は、実装基板１００の上面側に設けられた配線層１０１に接続されている。
回路基板１０の上面側には、半導体素子２０が搭載されている。半導体素子２０の上面には、ワイヤ（ボンディングワイヤ）２１の一方の端が接続されている。ワイヤ２１の他方の端は、第１配線層１２に接続されている。ワイヤ２１は、導電部材であり、第１配線層を構成する複数の配線１２の少なくとも１つと、半導体素子の表面に設けられた電極（図示しない）と、を電気的に接続する。
半導体素子２０の外周およびワイヤ２１は、回路基板１０の上面側に設けられた封止樹脂層３０によって封止されている。半導体素子２０と回路基板１０との間隙には、ダイボンディング材２２が形成されている。封止樹脂層３０と回路基板１０の側面１０ｗの一部とは、導電性シールド層４０によって覆われている。導電性シールド層４０は、回路基板１０の側面（外端）１０ｗに設けられたビア１４に接続されている。回路基板１０の側面１０ｗにおいて露出するビア１４の少なくもと１つは、グランド（ＧＮＤ）電位にすることができる。これにより、半導体素子２０の外周、ワイヤ２１、回路基板１０の上面側、および回路基板１０の側面１０ｗの一部を覆う導電性シールド層４０の電位は、グランド（ＧＮＤ）電位にすることができる。
半導体素子２０は、例えば、フラッシュメモリ、ＤＲＡＭ等の記憶素子や、マイクロプロセッサ等の演算素子あるいは信号処理素子などである。ワイヤ２１の材質は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等である。第１配線層１２、１３は、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等であり、必要に応じて表面にニッケル（Ｎｉ）、金（Ａｕ）等のめっき処理が施されている。ビア１４は、例えば、柱状電極である。ビア１４は、全ての材が導電材で構成された柱状電極でもよく、この柱状電極のほか、筒状の円筒電極と、この円筒電極内の中空に埋設された樹脂等と、を含む形態でもよい。ビア１４の材質は、銅（Ｃｕ）、タングステン（Ｗ）等である。
導電性シールド層４０は、半導体素子２０から放出される高周波ノイズを遮断するために、なるべく抵抗率が低い材料であることが望ましい。導電性シールド層４０の材質としては、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等が選択される。より具体的には、導電性シールド層４０は、銀（Ａｇ）ペーストを硬化させた銀（Ａｇ）含有層であり、そのシート抵抗が０．１（Ω／□）以下に調整されている。導電性シールド層４０の厚さは、数１０μｍ（マイクロメートル）であり、より好ましくは、１０〜９０μｍである。
図２は、第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、回路基板の上面側の平面模式図、（ｂ）は、回路基板の下面側の平面模式図である。図２は、絶縁基材１１の上面（または、下面）に対し垂直な方向から回路基板１０を見た図である。
図２（ａ）に示すように、回路基板１０の上面側においては、複数のビア１４が設けられている。複数のビア１４は、絶縁基材１１の上面から下面にまで貫通している。符号２３で囲う矩形状の領域は、半導体素子２０の素子搭載領域２３である。ビア１４は、素子搭載領域２３、または素子搭載領域２３の領域外に複数配置されている。第１配線層を構成する複数の配線１２は、素子搭載領域２３外に設けられている。素子搭載領域２３内のビア１４から第１配線層１２にかけては、引き出し線１８が設けられている。引き出し線１８は、半導体素子２０の信号線、グランド配線等である。引き出し線１８は、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等である。
図２（ｂ）に示すように、回路基板１０の下面側には、複数の外部接続端子１７が縦横に列になって設けられている。複数の外部接続端子１７のそれぞれは、ビア１４を介して、上面側の引き出し線１８に電気的に接続されている。すなわち、外部接続端子１７は、第２配線層１３、ビア１４、および引き出し線１８を経由して、第１配線層１２に電気的に接続されている。図２（ｂ）では、図１で例示した配線層１３が表示されていないが、実際には、配線層１３は、外部接続端子１７に接触している（図１参照）。
半導体装置１においては、複数の外部接続端子１７の数より少ない複数の外部接続端子１７からなる群がグランド電位になることが可能である。例えば、半導体装置１が実装基板１００に実装された後、実装基板１００内に設けられたグランド配線によって、外部接続端子１７のいくつかがグランド電位になる。図では、グランド電位になることができる外部接続端子を、符号１６ｇを用いて、外部接続端子１７ｇとしている。換言すれば、第２配線層を構成する複数の配線１３の数より少ない第２配線層を構成する複数の配線１３からなる群は、グランド電位になることが可能である。また、外部接続端子１７ｇに接触している第２配線層１３は、グランド電位になることができる。
図２（ｂ）では、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、素子搭載領域２３の４隅に位置している。換言すれば、外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、半導体素子の角部に位置している。
また、回路基板１０においては、回路基板１０の主面全体に設けられた複数のビア１４の数より少ない複数のビア１４からなる群が回路基板１０の側面１０ｗに露出するように配置されている。側面１０ｗに配置された複数のビア１４のそれぞれは、回路基板１０の側面において、製造過程中に使用されるダイシングブレードによって切断され、露出面を有する。半導体装置１では、側面１０ｗに配置された複数のビア１４のそれぞれの露出面と、導電性シールド層４０と、が接続されている。
また、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）からは、引き出し線１９が延在している。引き出し線１９は、銅（Ｃｕ）箔、銀（Ａｇ）または銅（Ｃｕ）を含む導電性ペースト等である。
引き出し線１９は、さらに側面１０ｗに配置された複数のビア１４のいくつかに接続している。図２（ｂ）では、引き出し線１９に接続されたビアを、符号１４ｇを用いて、ビア１４ｇとしている。これにより、回路基板１０の側面１０ｗに配置された複数のビア１４ｇは、グランド電位になることが可能になる。
半導体装置１においては、外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）それぞれが側面１０ｗに配置されたビア１４のさらに一部である複数のビア１４ｇのそれぞれに電気的に接続されることにより、導電性シールド層４０はグランド電位になることができる。すなわち、半導体装置１においては、導電性シールド層４０とグランド電位との接点が複数設けられている。なお、ビア１４ｇにグランド電位を供給する引き出し線１９は、回路基板１０の上面側に設けてよい。
また、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）の数、配置は上述した例に限られない。その例を以下に示す。
図３は、第１実施形態に係る半導体装置の平面模式図であり、（ａ）は、第１変形例の回路基板の平面模式図、（ｂ）は、第２変形例の回路基板の平面模式図である。図３（ａ）、（ｂ）には、回路基板１０の下面側が例示されている。
図３（ａ）に示す回路基板１０においては、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、素子搭載領域２３の一辺の中央部に位置している。換言すれば、外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、半導体素子２０の隣り合う角部の間に位置している。
グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）からは、引き出し線１９が延在している。引き出し線１９は、さらに側面１０ｗに配置された複数のビア１４ｇに接続している。ビア１４ｇは、導電性シールド層４０に接続されている。
図３（ｂ）に示す回路基板１０においては、図２（ｂ）の形態と図３（ａ）の形態とが複合されている。すなわち、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれは、半導体素子２０の角部と、隣り合う角部の間に位置している。
外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のそれぞれが隣接する距離は、半導体素子２０等から放出される電磁ノイズの波長の半分以下に調整されている。
次に、半導体装置１の製造過程について説明する。
図４は、第１実施形態に係る半導体装置の製造過程を説明する断面模式図である。
まず、図４（ａ）に示すように、個片化前の半導体装置１を形成する。この段階では、回路基板１０は、切断前の状態にあり、複数の半導体装置１が繋がっている。
次に、ダイシングラインＤＬに沿って、回路基板１０にダイシングブレード９０を挿入する。この段階では、いわゆるハーフダイシングを行い、回路基板１０の下面側にまでダイシングブレード９０を到達させない。すなわち、ダイシングブレード９０の挿入をダイシングラインＤＬ近傍のビア１４の深さ方向の途中で止めて、ビア１４が回路基板１０の厚さ方向において切断された切断面を露出させる。この状態を、図４（ｂ）に示す。
ビア１４の切断面は必ずしもビア１４の中心である必要はなく、切断面にビア１４の一部が含まれている。ビア１４と、導電性シールド層４０と、の接触面積を増加させるには、ビア１４の切断面はビア１４の中心に近いほうが望ましい。
続いて、封止樹脂層３０を硬化させた後、図４（ｃ）に示すように、導電性シールド層４０を封止樹脂層３０上に被覆する。導電性シールド層４０は、ハーフダイシングによって形成された凹部９０ｈ内にも埋め込まれる。
導電性シールド層４０の形成は、例えば、転写法、スクリーン印刷法、スプレー塗布法、ジェットディスペンス法、インクジェット法、エアロゾル法、無電解めっき法、電解めっき法、または真空処理法等で行われる。
導電性シールド層４０が凹部９０ｈ内に埋め込まれることにより、導電性シールド層４０は、ビア１４の切断面に接触する。この後、導電性シールド層４０は、必要に応じて硬化される。
次に、図４（ｄ）に示すように、個片化のためのダイシングを行って半導体装置１を形成する。
半導体装置１の効果について説明する。
図５は、電磁ノイズのシールド効果を説明するためのシミュレーション結果である。
図５（ａ）の横軸には、半導体素子２０等から放出されるノイズ周波数（ＭＨｚ）であり、縦軸は、ノイズを遮蔽するシールド効果（ｄＢ）が示されている。縦軸が高くなるほどシールド効果が増すことになる。
図５（ａ）の（１）〜（４）のラインのそれぞれは、図５（ｂ）の（１）〜（４）のパターンのそれぞれによって計算したシミュレーション結果である。
（１）のパターンでは、１個の外部接続端子１７ｇが導電性シールド層４０に導通している。すなわち、導電性シールド層４０がグランド電位に接している箇所は１箇所である。
（２）のパターンでは、（１）のパターンに加え、さらに、半導体素子２０の角部（４隅）に配置された外部接続端子１７ｇが導電性シールド層４０に導通している。すなわち、導電性シールド層４０がグランド電位に接している箇所は５箇所である。
（３）のパターンでは、（１）のパターンに加え、さらに、半導体素子２０の隣り合う角部の間に配置された外部接続端子１７ｇが導電性シールド層４０に導通している。すなわち、導電性シールド層４０がグランド電位に接している箇所は５箇所である。
（４）のパターンでは、（１）のパターンに加え、さらに、半導体素子２０の角部（４隅）、および半導体素子２０の隣り合う角部の間に配置された外部接続端子１７ｇが導電性シールド層４０に導通している。すなわち、導電性シールド層４０がグランド電位に接している箇所は９箇所である。
ノイズ周波数が５０〜９００（ＭＨｚ）においては、（１）のラインは、６〜９（ｄＢ）を示すに対し、（２）、（３）のラインは、１３〜１４（ｄＢ）にまで上昇する。さらに、（４）のラインでは、約１５（ｄＢ）にまで上昇している。例えば、ノイズ周波数が最も高い９００（ＭＨｚ）においては、（１）に対し、（２）、（３）は、約６（ｄＢ）ほど上昇し、（４）は、（１）に対し、約８（ｄＢ）ほど上昇する。このように、導電性シールド層４０がグランド電位に接する箇所が多くなるほど、シールド効果は向上する。
半導体装置１では、回路基板１０の側面１０ｗに配置されたビア１４は、回路基板１０を厚さ方向に貫通しているため、回路基板１０の側面全体からの電磁波の漏洩が抑制される。
さらに、半導体装置１では、導電性シールド層４０がグランド電位に接する箇所を複数設け、この箇所の間隔を、半導体素子２０等から放出される電磁ノイズの波長の半分以下に調整している。従って、電磁ノイズを導電性シールド層４０によってより確実に遮蔽することができる。
導電性シールド層４０がグランド電位に接する箇所が１箇所のみの場合は、回路基板１０と、導電性シールド層４０との間からノイズが漏れ易くなる可能性がある。例えば、半導体素子２０が所定の箇所からノイズを放出するとき、この所定の箇所と、導電性シールド層４０がグランド電位に接する箇所が離れている場合は、回路基板１０と、導電性シールド層４０との間からノイズが漏れ易くなる可能性がある。
これに対し、半導体装置１では、導電性シールド層４０がグランド電位に接する箇所を複数設け、満遍なく導電性シールド層４０をグランド電位に設定している。これにより、電磁ノイズを導電性シールド層４０によってより確実に遮蔽することができる。
（第２実施形態）
図６は、第２実施形態に係る半導体装置の断面模式図である。
半導体装置２の基本構造は、半導体装置１と同じである。但し、第２実施形態に係る回路基板１０においては、回路基板１０の側面１０ｗに設けられたビア１４が回路基板１０の側面１０ｗにおいて露出していない。第２実施形態に係る回路基板１０においては、回路基板１０の側面１０ｗ近傍に設けられたビア１４ｇ上の配線層１４ｍが回路基板１０の側面１０ｗにおいて露出している。配線層１４ｍの材質は、ビア１４ｇと同じである。そして、ビア１４ｇに接続されたランド状の配線層１４ｍが導電性シールド層４０に接続されている。配線層１４ｍは、グランド電位になる外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）に電気的に接続されている。
つまり、外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）それぞれが側面１０ｗにおいて配線層１４ｍに電気的に接続されることにより、導電性シールド層４０はグランド電位になることができる。半導体装置２においては、配線層１４ｍを介して導電性シールド層４０とグランド電位との接点が複数設けられている。このような半導体装置２によっても、半導体装置１と同様の効果を得る。
（第３実施形態）
図７は、第３実施形態に係る半導体装置の平面模式図およびシールド効果を説明する図である。図７（ａ）には、半導体装置の回路基板の平面模式図が示され、図７（ｂ）には、シールド効果を説明する図である。
図７（ａ）には、回路基板１０の下面側の平面が例示されている。
第３実施形態に係る回路基板１０においては、第２配線層として、縦横に配列された外部接続端子１７（または、外部接続端子１７に接する第２配線層１３）の外周に、リング状の配線層１９ｒが設けられている。すなわち、回路基板１０においては、絶縁基材１１の下面側に設けられた外部接続端子１７（または、外部接続端子１７に接する第２配線層１３）を取り囲むリング状の配線層１９ｒがさらに設けられている。配線層１９ｒは、外部接続端子１７ｇ（または、外部接続端子１７ｇに接する第２配線層１３）のいずれかに電気的に接続されている。
例えば、外部接続端子１７ｇがグランド電位になれば、配線層１９ｒとビア１４ｇの全てがグランド電位になる。
外部接続端子１７gと、配線層１９ｒと、は、電磁ノイズの波長の２分の１より狭い間隔で電気的に接続すると効果があり、より狭い間隔で接続したほうが、遮蔽効果が高くなる。また、配線層１９ｒと、ビア１４ｇと、は、電磁ノイズの波長の２分の１より狭い間隔で電気的に接続すると効果があり、より狭い間隔で接続したほうが、遮蔽効果が高くなる。リング状の配線層１９ｒの線幅は、０．０３５ｍｍ以上で効果があるが、０．５ｍｍの幅程度に、幅を広くすると、より電磁波の遮蔽効果が高くなる。
図７（ｂ）に、外部接続端子１７gと、配線層１９ｒと、の間隔が１．６ｍｍ以下、配線層１９ｒと、ビア１４ｇと、の間隔が０．４ｍｍで、配線層１９ｒの線幅を０．５ｍｍとした場合のシールド効果を示す。横軸には、半導体素子２０等から放出されるノイズ周波数（ＭＨｚ）であり、縦軸は、ノイズを遮蔽するシールド効果（ｄＢ）が示されている。縦軸が高くなるほどシールド効果が増すことになる。
第３実施形態に係る回路基板では、第１および第２実施形態に比べ、磁界シールド効果が高くなっている。
（第４実施形態）
図８は、第４実施形態に係る半導体装置の断面模式図である。
第４実施形態に係る半導体装置３は、回路基板１０を有する。回路基板１０は、絶縁基材１１と、絶縁基材１１の上面側に設けられた第１配線層を構成する複数の配線１２と、絶縁基材の下面側に設けられた第２配線層を構成する複数の配線１３と、を有する。半導体装置３は、さらに、回路基板１０の上面側に搭載された半導体素子２０と、半導体素子２０を封止し、回路基板１０の上面上に設けられた封止樹脂層３０と、封止樹脂層３０と、回路基板１０の端部の一部と、を覆う導電性シールド層４０と、を有する。
半導体装置３においては、第１配線層を構成する複数の配線１２および第２配線層を構成する複数の配線１３とは異なる第２配線層を構成する複数の配線５０が回路基板１０の下側に複数設けられている。第２配線層を構成する複数の配線５０は、導電性シールド層４０に電気的に接続されず、第２配線層を構成する複数の配線１３が設けられていない絶縁基材１１の下面側の領域に設けられている。第２配線層を構成する複数の配線５０は、例えば、回路基板１０の上面側において、第１配線層１２、引き出し線１８にニッケル（Ｎｉ）、金（Ａｕ）等の電解めっき処理を施すときのめっき用配線として機能する。従って、第３配線層５０は、第１配線層を構成する複数の配線１２のいずれかに電気的に接続されている。
このような第２配線層の配線５０を回路基板１０の下側に引き回すことにより、回路基板１０の上面側の配線設計の自由度が向上する。さらに、第２配線層を構成する複数の５０は、回路基板１０の下側に設けられるので、第２配線層を構成する複数の配線５０と、導電性シールド層４０と、が接触（導通）しない。従って、第１配線層１２、引き出し線１８にめっき処理を施した後において第２配線層の配線５０が存在しても第２配線層の配線５０と、導電性シールド層４０と、は接触しない。すなわち、第２配線層の配線５０をエッチング工程によって取り除くことを要さず、製造工程のコスト上昇を招来しない。複数の配線５０は、側面１０ｗに露出するように回路基板１０の端部にまで配線されている。
また、半導体装置３においても、図示するように、絶縁基材１１の上面から下面にまで貫通する複数のビア１４が回路基板１０にさらに設けられ、複数のビア１４の数より少ない複数のビアからなる第１群は、回路基板１０の側面１０ｗにおいて露出されてもよい。この場合、第１群のビア１４の露出面のそれぞれと、導電性シールド層と、は接続されている。そして、側面１０ｗにおいて露出されたビア１４の中のいくつかは、グランド電位となるビア１４ｇになっている。
第１〜第４実施形態で説明した外部接続端子１７（１７ｇ）は、必要に応じて全て取り除くことができ、第２配線層を構成する複数の配線１３のそれぞれを回路基板１０の下面側において露出させたＬＧＡ（Land Grid Array）構造の半導体装置１〜３も実施形態に含まれる。
また、回路基板１０の側面１０ｗに配置された複数のビア１４の中、外部接続端子１７ｇに電気的に接続されていないものについては必要に応じて取り除いてもよい。このような形態も実施形態に含まれる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。また、各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３ 半導体装置
１０ 回路基板
１０ｗ 側面
１１ 絶縁基材
１２ 配線層
１３ 配線層
１４、１４ｇ ビア
１４ｍ 配線層
１５、１６ ソルダレジスト層
１７、１７ｇ 外部接続端子
１８、１９ 引き出し線
１９ｒ、５０、１０１ 配線層
２０ 半導体素子
２１ ワイヤ
２２ ダイボンディング材
２３ 素子搭載領域
３０ 封止樹脂層
４０ 導電性シールド層
９０ ダイシングブレード
９０ｈ 凹部
１００ 実装基板
ＤＬ ダイシングライン

Claims (4)

  1. 絶縁基材と、前記絶縁基材の上面側に設けられた第１配線層を構成する複数の配線と、前記絶縁基材の下面側に設けられた第２配線層を構成する複数の配線と、前記絶縁基材の前記上面から前記下面にまで貫通する複数のビアと、を有する回路基板と、
    前記回路基板の前記上面側に搭載された半導体素子と、
    前記回路基板の前記上面に設けられ、前記半導体素子および前記半導体素子に接続された導電部材を封止する封止樹脂層と、
    前記封止樹脂層と、前記回路基板の端部の一部と、を覆う導電性シールド層と、
    前記回路基板の下側において、前記第２配線層を構成する前記複数の配線のそれぞれに接続された外部接続端子と、
    前記回路基板の下側において、前記第２配線層を構成する前記複数の配線のうち最も外側に配置された前記配線のいずれかに接続された引き出し線と、
    を備え、
    前記複数のビアのいずれかは、前記回路基板の側面において露出され、前記側面に露出された前記複数のビアのいずれかと、前記導電性シールド層と、が電気的に接続され、
    前記第２配線層を構成する前記複数の配線のいずれかのうち前記引き出し線に接続された最も外側に配置された前記配線と、前記引き出し線に接続された前記配線に接続された前記外部接続端子と、は、グランド電位になることが可能であり、
    グランド電位になることが可能な前記第２配線層を構成する前記複数の配線のいずれかは、前記回路基板の側面において露出された前記複数のビアのいずれかに前記引き出し線を介して電気的に接続され、
    グランド電位になることが可能な前記外部接続端子どうしが隣り合う距離は、前記半導体素子から放出される電磁ノイズの波長の半分以下である半導体装置。
  2. 前記絶縁基材の前記上面に対して垂直な方向からみて、グランド電位になることが可能な前記外部接続端子および前記引き出し線と、グランド電位になることが可能な前記引き出し線に接続された前記複数のビアのいずれかと、は、前記半導体素子の角部および前記半導体素子の隣り合う角部の間の少なくともいずれかに位置している請求項１記載の半導体装置。
  3. 前記回路基板の下側において、前記第２配線層を構成する前記複数の配線のそれぞれに接続された前記外部接続端子を取り囲む別の配線層をさらに備え、
    前記別の配線層は、グランド電位になることが可能な前記外部接続端子に電気的に接続されいる請求項１または２に記載の半導体装置。
  4. グランド電位になることが可能な前記外部接続端子と、前記別の配線層と、は、前記半導体素子から放出される電磁ノイズの波長の２分の１より狭い間隔で配置されている請求項３に記載の半導体装置。
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