CN114551408A - 封装体结构及其制作方法 - Google Patents

封装体结构及其制作方法 Download PDF

Info

Publication number
CN114551408A
CN114551408A CN202210050625.3A CN202210050625A CN114551408A CN 114551408 A CN114551408 A CN 114551408A CN 202210050625 A CN202210050625 A CN 202210050625A CN 114551408 A CN114551408 A CN 114551408A
Authority
CN
China
Prior art keywords
ground terminal
ground
semiconductor chip
insulating layer
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210050625.3A
Other languages
English (en)
Inventor
陈鹏
詹阳杨
周厚德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202210050625.3A priority Critical patent/CN114551408A/zh
Publication of CN114551408A publication Critical patent/CN114551408A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本公开实施例公开了一种封装体结构及其制作方法，所述封装体结构包括：封装基板，具有相对的第一表面和第二表面；半导体芯片，设置于所述封装基板的第一表面上，与所述封装基板电连接；多个接地端子，设置于所述封装基板的第一表面上，且环绕所述半导体芯片；所述接地端子与所述封装基板的第一表面上的地线电连接；绝缘层，覆盖所述封装基板的第一表面、所述接地端子的局部区域以及所述半导体芯片；导电层，包覆所述绝缘层；其中，所述接地端子的至少部分区域从所述绝缘层的侧面露出，且与所述导电层电连接。

Description

封装体结构及其制作方法
技术领域
本公开实施例涉及半导体制造技术领域，特别涉及一种封装体结构及其制作方法。
背景技术
芯片的封装是半导体器件制造过程中的一个重要步骤。芯片封装工艺是指将由晶圆切割形成的一个或多个芯片包封到用于防止物理损伤、腐蚀等的支撑壳体当中的步骤，以避免芯片与外部环境接触，防止芯片损伤失效。
随着集成电路功能性要求的不断提高，集成度越来越大，各式各样的芯片被大量集成于集成电路中。在高度集成的集成电路环境中，芯片在高频的运行过程中容易受到外部电磁干扰(Electromagnetic Interference)的影响，导致运行频率受到干扰，由此使得芯片的工作稳定性有一定的下降。因此，如何提高封装后半导体器件的抗电磁干扰能力，是目前本领域亟待解决的技术问题。
发明内容
有鉴于此，本公开实施例提供一种封装体结构及芯片封装方法。
根据本公开实施例的第一方面，提供一种封装体结构，包括：
封装基板，具有相对的第一表面和第二表面；
半导体芯片，设置于所述封装基板的第一表面上，与所述封装基板电连接；
多个接地端子，设置于所述封装基板的第一表面上，且环绕所述半导体芯片；所述接地端子与所述封装基板的第一表面上的地线电连接；
绝缘层，覆盖所述封装基板的第一表面、所述接地端子的局部区域以及所述半导体芯片；
导电层，包覆所述绝缘层；
其中，所述接地端子的至少部分区域从所述绝缘层的侧面露出，且与所述导电层电连接。
在一些实施例中，所述多个接地端子之间具有间隔距离，所述间隔距离大于或等于零。
在一些实施例中，所述接地端子的至少一部分，与所述地线接触。
在一些实施例中，所述接地端子包括：接触面，通过所述绝缘层的侧面露出，且与所述导电层电连接；
所述接触面的形状包括以下至少之一：扇形；圆形；矩形。
在一些实施例中，所述地线至少部分环绕所述半导体芯片；
所述接地端子环绕所述地线。
在一些实施例中，所述封装体结构还包括：
导电球，位于所述封装基板的第二表面上，且与所述半导体芯片电连接，用于作为与所述半导体芯片电连接的触点。
在一些实施例中，在垂直于所述第一表面的方向上，
所述接地端子的高度为：大于或等于20微米；
所述地线的厚度为：10微米至15微米；
所述封装基板厚度为：70微米至130微米。
根据本公开实施例的第二方面，提供一种封装体结构的制作方法，包括：
提供第一表面上设置有半导体芯片和地线的封装基板；其中，所述地线至少部分环绕所述半导体芯片；
设置环绕所述半导体芯片的多个接地端子材料；其中，所述接地端子材料与所述地线电连接；
形成覆盖所述封装基板的第一表面并包覆所述半导体芯片与所述接地端子材料的绝缘层；
切割所述绝缘层和所述接地端子材料，以从所述绝缘层的侧面显露剩余的所述接地端子材料；其中，剩余的所述接地端子材料形成所述接地端子，所述接地端子与所述地线电连接；
形成包覆所述绝缘层的导电层，所述导电层与所述接地端子电连接。
在一些实施例中，所述设置环绕所述半导体芯片的多个接地端子材料，包括：
环绕所述半导体芯片，并列设置直接接触的所述多个接地端子材料；
或者，
环绕所述半导体芯片，间隔设置所述多个接地端子材料。
在一些实施例中，所述切割所述绝缘层和所述接地端子材料，以从所述绝缘层的侧面显露剩余的所述接地端子材料，包括：
在垂直于所述第一表面的方向，沿所述接地端子材料的对称轴切割所述绝缘层和所述接地端子材料，以从所述绝缘层的侧面显露剩余的所述接地端子材料。
在一些实施例中，所述方法还包括：
在封装基板的第二表面设置多个导电球，所述导电球与所述半导体芯片电连接。
在相关技术中，采用在封装体内部设置金属线形成法拉第笼来屏蔽电磁干扰，所需金属线长度、密度较大，加大制作成本。其次，相关技术中还可以在封装体外部采用溅射、喷涂工艺形成导电层，该导电层与封装基板侧面露出的地线电连接来屏蔽电磁干扰。受限于封装基板厚度限制，过薄的地线与导电层难以形成良好的电连接，导致电磁干扰屏蔽性能较差。
本公开实施例，将地线设置于封装基板的上表面(即第一表面)，多个环绕半导体芯片的接地端子与地线电连接，并设置包覆绝缘层的导电层与接地端子电连接，构成法拉第笼来屏蔽电磁干扰。
相较于现有技术，本公开实施例无需设置高密度的金属线，降低制作成本。并且，由于地线和接地端子设置在封装基板的上表面，因此地线和接地端子无需从封装基板侧面露出，地线厚度和接地端子的高度不受封装基板厚度限制，可使得接地端子与导电层之间具有更大的接触面积，提高接地端子与导电层之间的电连接效果，提高电磁屏蔽性能，有利于提高器件稳定性。
附图说明
图1是根据一示例性实施例示出的一种封装体结构的结构示意图；
图2是根据一种实施例示出的一种封装体的局部电镜图；
图3a至3d是根据本公开实施例示出的一种封装体结构的结构示意图；
图4是根据本公开实施例示出的一种芯片封装方法的流程示意图；
图5a至5f是根据本公开实施例示出的一种芯片封装方法的示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
图1是根据一示例性实施例示出的一种封装体结构的结构示意图。参照图1所示，封装体结构包括：
具有相对的第一表面和第二表面的封装基板10；
半导体芯片11，设置于封装基板10的第一表面上，并与封装基板10电连接；
地线18，埋设于封装基板10内，并且从封装基板10侧面部分露出；
绝缘层12，覆盖封装基板10的第一表面以及半导体芯片11；
导电层13，包覆绝缘层12以及封装基板10并与地线18电连接。
具体的，在垂直封装基板表面的z方向，第一表面可以是封装基板的上表面，第二表面可以是封装基板的下表面。
参照图1和图2所示，导电层13包覆封装基板10的侧面并覆盖从封装基板10侧面露出的地线18，导电层13与地线18电连接形成法拉第笼效应，屏蔽电磁干扰。相比于封装基板10的厚度，埋设于封装基板10内部并从侧面露出的地线18更薄，地线18厚度为封装基板10厚度的1％至2％。基于地线18过薄的尺寸，形成的导电层13难以实现对地线18的完全覆盖和电连接，引起断路或者接触不良缺陷的产生，降低电磁干扰屏蔽性能，从而降低器件的稳定性。
基于此，本公开实施例提供一种封装体结构。
图3a和3b是根据本公开实施例提供的一种封装体结构的结构示意图，图3b示出了图3a中在AA’位置，封装体结构在xoy平面的截面图。参照图3a和图3b所示，封装体结构包括：
封装基板10，具有相对的第一表面和第二表面；
半导体芯片11，设置于封装基板10的第一表面上，与封装基板10电连接；
多个接地端子15，设置于封装基板10的第一表面上，且环绕半导体芯片11；接地端子15与封装基板10的第一表面上的地线14电连接；
绝缘层12，覆盖封装基板10的第一表面、接地端子15的局部区域以及半导体芯片11；
导电层13，包覆绝缘层12；
其中，接地端子15的至少部分区域从绝缘层12的侧面露出，且与导电层13电连接。
示例性的，半导体芯片11可以包括以下芯片的一个或多个：射频(RF)芯片、定位(GPS)芯片、存储(DRAM)芯片、存储(NAND)芯片、蓝牙芯片、控制器芯片。
示例性的，绝缘层12的组成材料可以包括芯片封装领域中已知的任意绝缘封装材料，例如环氧树脂模塑料、有机硅材料、聚酰亚胺材料、陶瓷材料等。绝缘层可以保护半导体芯片，以避免半导体芯片与外部环境接触，防止物理损伤和腐蚀，提高半导体芯片的稳定性。
示例性的，接地端子、地线、导电层的组成材料包括但不限于：锡、金、银、铜、铝、钨等。
具体的，参照图3a和3b所示，地线14位于封装基板10的第一表面，无需受封装基板厚度的限制，可以通过增加地线面积和厚度来减少地线电阻，提高与接地端子的电连接稳定性，从而提高电磁屏蔽的性能，提高半导体芯片的稳定性。
可以理解的是，接地端子15也设置于封装基板10的第一表面，并与地线电连接，接地端子的形状、尺寸也不受封装基板10的厚度限制，可增加接地端子的高度或者数量来提高与导电层的电连接性能，提高电磁屏蔽性能，从而提高半导体芯片的稳定性。
需要强调的是，接地端子15相对于封装基板10的第一表面凸出，接地端子15的一部分被绝缘层12覆盖，接地端子15的未被绝缘层覆盖的局部区域从绝缘层12的侧面露出。导电层13通过接地端子15从绝缘层侧面露出的局部区域与接地端子15直接接触，并通过接地端子15实现与地线14电连接，导电层13、接地端子15与地线14构成接地的法拉第笼(也可以理解为“类法拉第笼”)来屏蔽电磁干扰。
参照图3b所示，多个接地端子15环绕半导体芯片四周设置，使得多个接地端子15对半导体芯片形成合围，以使形成的法拉第笼对半导体芯片尽可能的完全覆盖，提高电磁屏蔽干扰性能。
本公开实施例，将地线设置于封装基板的上表面(即第一表面)，多个环绕半导体芯片的接地端子与地线电连接，并设置包覆绝缘层的导电层与接地端子电连接，构成法拉第笼来屏蔽电磁干扰。
相较于现有技术，本公开实施例无需设置高密度的金属线，降低制作成本。并且，由于地线和接地端子设置在封装基板的上表面，因此地线和接地端子无需从封装基板侧面露出，地线厚度和接地端子高度不受封装基板厚度限制，可使得接地端子与导电层之间具有更大的接触面积，提高接地端子与导电层之间的电连接效果，提高电磁屏蔽性能，有利于提高器件稳定性。
在一些实施例中，多个接地端子之间具有间隔距离，间隔距离大于或等于零。
图3c和3d示出了本公开实施例提供的封装结构的部分接地端子的结构示意图。可以理解的是，接地端子之间的间隔距离可以根据需要抑制的电磁噪声频段来设置，构成有效的法拉第笼来屏蔽电磁干扰。电磁干扰的频率越高，则间隔距离设置越小，接地端子的布置密度相应也越大。
具体的，参照图3c所示，接地端子15环绕半导体芯片11布置，并与地线14电连接，接地端子15的间隔距离为零，即相邻的接地端子直接接触，形成连续结构。可以理解的是，当相邻接地端子之间的间隔为零时，多个接地端子可形成一体结构。
参照图3d所示，接地端子15的间隔距离D1大于零，即相邻的两个接地端子15之间具有一定的间隙，多个接地端子为非连续结构。
在一些实施例中，可以根据所要屏蔽的电磁干扰频率灵活设置接地端子之间的间隔距离，在实现电磁干扰屏蔽的同时，还可以节省接地端子的数量，简化制作工艺步骤，减少制作成本。
在一些实施例中，在同一环境下，电磁干扰的频率与电磁干扰噪声的波长成反比，可以根据屏蔽电磁干扰的频率，确定屏蔽电磁噪声的波长。当接地端子的间隔小于所需屏蔽电磁噪声的波长的一半，可以达到屏蔽该电磁噪声干扰的目的。
在一些实施例中，参照图3d所示，间隔距离大于零的多个接地端子15，至少一个接地端子15与地线14电连接。
多个接地端子15与导电层13电连接构成法拉第笼，再通过接地端子15与地线14电连接实现接地，以实现屏蔽电磁干扰。间隔距离大于零的多个接地端子15，可以通过导电层13实现每一个接地端子15的电连接。再通过一个接地端子15或者多个接地端子15与地线14连接即可实现法拉第笼接地，以实现电磁干扰屏蔽效应。
在一些实施例中，参照图3d所示，接地端子15的至少一部分，与地线14接触。接地端子15可以形成于地线14的表面上，即接地端子15在垂直于地线14的方向上的正投影，全部落在地线14的表面上。在一些实施例中，接地端子15自身的一部分与地线14接触，其余的一部分不与地线14接触。在另外一些实施例中，接地端子15与地线14不直接接触，通过设置导电线来进行电连接。
在一些实施例中，参照图3c和3d所示，接地端子15包括：相对封装基板10的第一表面凸起的接触端，接触端通过绝缘层12的侧面露出，且与导电层13电连接。
需要强调的是，参照图3c和3d所示所示，接地端子15并非完全被绝缘层12包覆，接地端子15的接触端从绝缘层12的侧面露出，用以与导电层13进行电连接。
相较于相关技术，本公开实施例中的接地端子设置于封装基板的上表面，不从封装基板的侧面露出，可以具有更多的尺寸与形状的选择。本公开实施例中，接触面形状包括但不限于扇形、圆形和矩形，可以提供与导电层更大的电连接面积，有利于减少电阻，提高电连接稳定性，提高电磁屏蔽性能，提高器件运行的稳定性。
在一些实施例中，参照图3a和3b所示，地线14至少部分环绕半导体芯片11；接地端子15环绕地线14。
地线14设置于封装基板的第一表面，无需受限制于封装基板10的厚度，所以地线14具有更加灵活的形状与尺寸选择。
可以理解的是，接地端子15与导电层13电连接构成法拉第笼，再通过接地端子15与地线14电连接实现接地，以实现屏蔽电磁干扰。地线14作为接地的连接结构，在实现与接地端子15电连接的前提下，可以根据封装结构的电路设计灵活布置。例如，地线14可以是单个导电线，或者多个并列排布的条形的导电线。
本公开实施例采用环绕半导体芯片的方式布置地线，可以增加地线的布置面积，降低地线电阻，提高与接地端子的电连接稳定性。并且，基于接地端子环绕半导体芯片的布置方式，设置环绕半导体芯片的地线，可以实现更多的地线区域与接地端子的电连接，进一步提高电磁屏蔽性能，提高器件运行的稳定性。
在一些实施例中，参照图3a和3b所示，封装体结构还包括：
导电球16，位于封装基板10的第二表面上，且与半导体芯片11电连接，用于作为与半导体芯片11电连接的触点。
示例性的，导电球16的组成材料包括但不限于锡、金、银、铜、铝、钨等。
参照图3a和3b所示，导电球16可以以阵列的方式设置于封装基板10的第二表面，与封装基板10第一表面上的半导体芯片11电连接。导电球16作为半导体芯片11的触点，使半导体芯片11与外部集成电路主板互连，以实现外部集成电路的电信号与半导体芯片11的电信号之间的交互。
在一些实施例中，参照图3a所示，在垂直于第一表面的方向上，
接地端子15的高度为：大于或等于20微米；
地线14的厚度为：10微米至15微米；
封装基板10厚度为：70微米至130微米。
在一些实施例中，绝缘层12用以覆盖封装基板10的第一表面、接地端子15的局部区域以及半导体芯片11，所以绝缘层的厚度在满足覆盖要求的前提下，可以是任意厚度。在集成电路集成度越来越大的趋势下，对于芯片封装结构的厚度也有所限制，在实现封装功能的同时，尽可能的薄以增加集成电路的集成度。
绝缘层的厚度可以为：600微米至900微米。绝缘层具有较大的厚度可以包覆多个堆叠的半导体芯片，并提供更好的机械性能和绝缘性能，保护半导体芯片不受外界损伤和腐蚀，提高半导体芯片的稳定性，同时利于集成电路的高集成度。
在一些实施例中，接地端子15用以电连接地线14和导电层13，提高接地端子15的高度，可以增大接地端子15与导电层的接触面积，优化电连接性能。在此基础上，本公开实施例优选接地端子15的高度为：大于或等于20微米，提供较大的高度，有利于导电层13与接地端子15的电连接，减少接触不良与断路的现象，有利于提高电磁屏蔽性能。
在另外一些实施例中，导电层13包覆绝缘层12并与接地端子15电连接，所以接地端子15的高度可以小于绝缘层12的厚度。根据绝缘层12的厚度对接地端子15的高度加以限定，例如绝缘层12厚度为300微米，接地端子15的高度可以为20微米至200微米。
在一些实施例中，地线14设置于封装基板10第一表面，无需受限制于封装基板10的厚度。相关技术中，埋设于封装基板内部的地线厚度为封装基板厚度的1％至2％，本公开实施例中地线厚度为10微米至15微米，相较于相关技术具有较大的厚度，可以增大与接地端子的接触面积，减少接触电阻，提高电磁屏蔽性能，提高半导体芯片的稳定性。本公开实施例地线厚度设置，可同时兼顾封装体轻薄的要求，以提高封装体在集成电路中的集成度。
在一些实施例中，封装基板10，用于对半导体芯片11、接地端子15、地线14、绝缘层12以及导电层13提供支撑作用，在一些实施例中封装基板10内部还可布置引线结构，用以将半导体电信号引出与外部集成电路进行互连。基于此，本公开实施例优选的封装基板厚度为70微米至130微米，在兼顾轻薄、高集成度要求的同时，还可实现良好的支撑作用，也可为内部的布线层提供足够的空间。
在一些实施例中，导电球16高度优选为220微米，有利于降低接触电阻，提高使半导体芯片与外部集成电路主板互连性能，提高外部集成电路的电信号与半导体芯片的电信号之间交互的稳定性。并且，半导体芯片高频率工作时会有大量的热量产生，大尺寸的导电球有利于散热，提高半导体芯片稳定性。
图4是根据本公开实施例示出的一种芯片封装方法的流程示意图，图5a至5f是根据本公开实施例示出的一种芯片封装方法的示意图。参照图4、图5a至5f所示，所述方法包括以下步骤：
S100：参照图5a和5b所示，提供第一表面上设置有半导体芯片11和地线14的封装基板10；其中，地线14至少部分环绕所述半导体芯片11；
S200：参照图5a和5b所示，设置环绕半导体芯片11的多个接地端子材料17；其中，接地端子材料17与地线14电连接；
S300：参照图5c所示，形成覆盖封装基板10的第一表面并包覆半导体芯片11与接地端子材料17的绝缘层12；
S400：参照图5d所示，切割绝缘层12和接地端子材料17，以从绝缘层12的侧面显露剩余的接地端子材料17；其中，剩余的接地端子材料17形成接地端子15，接地端子15与地线电连接；
S500：参照图5e所示，形成包覆绝缘层12的导电层13，导电层13与接地端子15电连接。
图5b示出了图5a中在BB’位置，封装结构在xoy平面的截面图。参照图5a和5b所示，在封装基板10第一表面设置环绕半导体芯片11的地线14，增大地线14面积。并且，地线14厚度不限制于封装基板10的厚度，有利于扩大地线14制作工艺窗口，可以增加地线14厚度来减少接地端子材料17与地线14的接触电阻，提高电连接稳定性，提高电磁屏蔽性能。
示例性的，接地端子材料、地线、导电层的组成材料包括但不限于锡、金、银、铜、铝、钨等。
示例性的，导电层的制作工艺包括溅射、喷涂或者其任意组合。
接地端子材料的制作工艺包括但不限于回流焊工艺和表面贴装工艺(SMTSurface Mounting Technology)。具体的，先在接地端子材料的预设位置设置焊垫，再将接地端子的组成材料通过表面贴装工艺植入到焊垫中，经回流焊工艺熔化、冷却后形成与地线电连接的接地端子材料。
需要强调的是，参照图5c和5d所示，在执行步骤S300后，绝缘层12完全包覆半导体芯片11和接地端子材料17，即接地端子材料17位于绝缘层12内部。执行步骤S400，沿着垂直于第一表面的方向，切割覆盖接地端子材料17的绝缘层12以及接地端子材料17，接地端子材料17经切割后的切面从绝缘层12的侧面显露出来，剩余的接地端子材料17形成接地端子15。接地端子15从绝缘层12的侧面显露出的切面与步骤S500形成的导电层13电连接，构成接地的法拉第笼(也可以理解为“类法拉第笼”)来屏蔽电磁干扰。
在一些实施例中，在步骤S500中，可以通过金属溅射镀膜工艺形成包覆绝缘层12的导电层13。在真空环境中，利用荷能粒子(例如，阳离子)轰击导电的靶材，使靶材表面原子或者原子团逸出，逸出的原子在绝缘层12的表面形成与靶材成分相同的导电层13。靶材的材料包括但不限于：锡、金、银、铜、铝或钨等。
在一些实施例中，在步骤S500中，可通过在绝缘层12的表面直接喷涂导电材料，形成包覆绝缘层12的导电层13。
本公开实施例将地线设置于封装基板的第一表面，设置环绕半导体芯片的接线端子材料与地线电连接，切割包覆半导体芯片与接线端子材料的绝缘层，形成从绝缘层侧面显露的接线端子与导电层电连接，构成法拉第笼来屏蔽电磁干扰。本公开实施例提供的制作方法，无需设置高密度的金属导线形成法拉第笼，降低制作成本。并且，地线厚度和接地端子高度无需受限制于封装基板的厚度，有利于扩大制作工艺窗口，减少接地端子与地线的接触电阻，提高电连接稳定性，提高电磁屏蔽性能。
在一些实施例中，设置环绕半导体芯片的多个接地端子材料，包括：
参照图5b所示，环绕半导体芯片，并列设置直接接触的多个接地端子材料17；
或者，参照图5f所示，环绕半导体芯片，间隔设置多个接地端子材料17。
可以理解的是，接地端子材料的形貌与间距可以通过表面贴合工艺设置焊垫来控制，再经过回流焊工艺熔化、冷却来以形成与地线电连接的接地端子材料。接地端子材料的间隔越小，密度越大，所屏蔽的电磁干扰的频率越高，电磁屏蔽效果越好。根据所屏蔽的电磁干扰的频率，环绕半导体芯片，接地端子材料可以连续设置，也可以间隔设置，在实现电磁干扰屏蔽的同时，可以节省接地端子材料，减少制作成本。
在一些实施例中，步骤S400包括：
在垂直于第一表面的方向，沿接地端子材料的对称轴切割绝缘层和接地端子材料，以从绝缘层的侧面显露剩余的接地端子材料。
参照图5b所示，执行步骤S300后，绝缘层12覆盖接地端子材料17。切割绝缘层12和接地端子材料17，使得接地端子材料的剩余部分从绝缘材料的侧面露出形成如图3b所示的接地端子15，与步骤S500的导电层电连接。
沿接地端子材料的对称轴切割，可以增大接地端子材料的切面面积，增大接地端子与导电层的接触面积，提高电连接稳定性，提高电磁屏蔽性能，提高半导体芯片稳定性。
在一些实施例中，参照图3a和3b所示，所述方法还包括：
在封装基板10的第二表面设置多个导电球16，导电球16与半导体芯片11电连接。
示例性的，导电球16的组成材料包括但不限于锡、金、银、铜、铝、钨等。
导电球16的制作工艺包括但不限于回流焊工艺和表面贴装工艺，可采取与步骤S200制作接地端子材料17相同的工艺。可以以阵列的方式在封装基板10的第二表面设置导电球16，作为半导体芯片11的触点，使半导体芯片11与外部集成电路主板互连，以实现外部集成电路的电信号与半导体芯片11的电信号之间的交互。
在一些实施例中，还可以通过设置导电球16的方式，用于半导体芯片的散热，提高半导体芯片的稳定性。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种封装体结构，其特征在于，所述封装体结构包括：
封装基板，具有相对的第一表面和第二表面；
半导体芯片，设置于所述封装基板的第一表面上，与所述封装基板电连接；
多个接地端子，设置于所述封装基板的第一表面上，且环绕所述半导体芯片；所述接地端子与所述封装基板的第一表面上的地线电连接；
绝缘层，覆盖所述封装基板的第一表面、所述接地端子的局部区域以及所述半导体芯片；
导电层，包覆所述绝缘层；
其中，所述接地端子的至少部分区域从所述绝缘层的侧面露出，且与所述导电层电连接。
2.根据权利要求1所述的封装体结构，其特征在于，所述多个接地端子之间具有间隔距离，所述间隔距离大于或等于零。
3.根据权利要求1所述的封装体结构，其特征在于，所述接地端子的至少一部分，与所述地线接触。
4.根据权利要求1或2所述的封装体结构，其特征在于，
所述接地端子包括：相对所述第一表面凸起的接触端，所述接触端通过所述绝缘层的侧面露出，且与所述导电层电连接。
5.根据权利要求1所述的封装体结构，其特征在于，
所述地线至少部分环绕所述半导体芯片；
所述接地端子环绕所述地线。
6.根据权利要求1所述的封装体结构，其特征在于，所述封装体结构还包括：
导电球，位于所述封装基板的第二表面上，且与所述半导体芯片电连接，用于作为与所述半导体芯片电连接的触点。
7.根据权利要求6所述的封装体结构，其特征在于，在垂直于所述第一表面的方向上，
所述接地端子的高度为：大于或等于20微米；
所述地线的厚度为：10微米至15微米；
所述封装基板厚度为：70微米至130微米。
8.一种封装体结构的制作方法，其特征在于，包括：
提供第一表面上设置有半导体芯片和地线的封装基板；其中，所述地线至少部分环绕所述半导体芯片；
设置环绕所述半导体芯片的多个接地端子材料；其中，所述接地端子材料与所述地线电连接；
形成覆盖所述封装基板的第一表面并包覆所述半导体芯片与所述接地端子材料的绝缘层；
切割所述绝缘层和所述接地端子材料，以从所述绝缘层的侧面显露剩余的所述接地端子材料；其中，剩余的所述接地端子材料形成所述接地端子，所述接地端子与所述地线电连接；
形成包覆所述绝缘层的导电层，所述导电层与所述接地端子电连接。
9.根据权利要求8所述的方法，其特征在于，所述设置环绕所述半导体芯片的多个接地端子材料，包括：
环绕所述半导体芯片，并列设置直接接触的所述多个接地端子材料；
或者，
环绕所述半导体芯片，间隔设置所述多个接地端子材料。
10.根据权利要求8所述的方法，其特征在于，所述切割所述绝缘层和所述接地端子材料，以从所述绝缘层的侧面显露剩余的所述接地端子材料，包括：
在垂直于所述第一表面的方向，沿所述接地端子材料的对称轴切割所述绝缘层和所述接地端子材料，以从所述绝缘层的侧面显露剩余的所述接地端子材料。
11.根据权利要求8所述的方法，其特征在于，所述方法还包括：
在封装基板的第二表面设置多个导电球，所述导电球与所述半导体芯片电连接。
CN202210050625.3A 2022-01-17 2022-01-17 封装体结构及其制作方法 Pending CN114551408A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210050625.3A CN114551408A (zh) 2022-01-17 2022-01-17 封装体结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210050625.3A CN114551408A (zh) 2022-01-17 2022-01-17 封装体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN114551408A true CN114551408A (zh) 2022-05-27

Family

ID=81672104

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210050625.3A Pending CN114551408A (zh) 2022-01-17 2022-01-17 封装体结构及其制作方法

Country Status (1)

Country Link
CN (1) CN114551408A (zh)

Similar Documents

Publication Publication Date Title
US11646290B2 (en) Shielded electronic component package
US10863656B2 (en) Radio-frequency module
JP6837432B2 (ja) 高周波モジュール
US6057601A (en) Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate
TWI393239B (zh) 具有內屏蔽體之封裝結構及其製造方法
US6534879B2 (en) Semiconductor chip and semiconductor device having the chip
CN103996670B (zh) 半导体装置
US9362209B1 (en) Shielding technique for semiconductor package including metal lid
US6084295A (en) Semiconductor device and circuit board used therein
US8772088B2 (en) Method of manufacturing high frequency module and high frequency module
US20040137701A1 (en) Semiconductor device and manufacturing method thereof
US20060091517A1 (en) Stacked semiconductor multi-chip package
US11764163B2 (en) Semiconductor encapsulation structure and encapsulation method
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
CN114566487A (zh) 封装结构及其制造方法
US20230230951A1 (en) Circuit module
US12021041B2 (en) Region shielding within a package of a microelectronic device
CN114551408A (zh) 封装体结构及其制作方法
US11166368B2 (en) Printed circuit board and semiconductor package including the same
CN112635436B (zh) 芯片封装结构及其制备方法
US11699665B2 (en) Semiconductor module
US20220199504A1 (en) Module
TWI841992B (zh) 半導體封裝電磁屏蔽結構及其製造方法
JPH11163217A (ja) 半導体装置
CN114551420A (zh) 半导体封装件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination