CN105552061A - 半导体封装元件 - Google Patents

半导体封装元件 Download PDF

Info

Publication number
CN105552061A
CN105552061A CN201510690564.7A CN201510690564A CN105552061A CN 105552061 A CN105552061 A CN 105552061A CN 201510690564 A CN201510690564 A CN 201510690564A CN 105552061 A CN105552061 A CN 105552061A
Authority
CN
China
Prior art keywords
substrate
thickness
semiconductor encapsulated
ground connection
main body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510690564.7A
Other languages
English (en)
Other versions
CN105552061B (zh
Inventor
林奕嘉
府玠辰
廖国宪
林政男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201810661914.0A priority Critical patent/CN108807304B/zh
Publication of CN105552061A publication Critical patent/CN105552061A/zh
Application granted granted Critical
Publication of CN105552061B publication Critical patent/CN105552061B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

一种半导体封装元件包含衬底、至少一个组件、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述组件设置于所述衬底的第一表面上。所述封装本体设置于所述衬底的所述第一表面上且覆盖所述组件。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度并包含高电导率材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度并包含高磁导率材料。所述第一厚度对所述第二厚度的比率在0.2到3的范围内。所述第二导电层覆盖所述第二屏蔽层。

Description

半导体封装元件
技术领域
本发明是关于半导体封装元件。更特定来说，本发明是关于具有电磁干扰屏蔽的半导体封装元件。
背景技术
由于加强处理速度及较小尺寸的需求驱使，半导体装置已变得愈来愈复杂。虽然加强处理速度及较小尺寸的益处是显而易见，但半导体装置的这些特性也可产生问题。详言的，较高时钟速度导致信号电平之间较为频繁的转换，此情形又可导致在较高频率或较短波长下的较高电平的电磁发射。电磁发射可从源半导体装置辐射，而入射于相邻半导体装置上。如果相邻的半导体装置的电磁发射电平足够高，则这些发射可不利地影响所述半导体装置的操作。此现象有时被称作电磁干扰(electromagneticinterference,EMI)。虽然较小尺寸的半导体装置可在整体电子系统内提供较高密度的半导体装置，相邻半导体装置处欲将提供较高电平的不当电磁发射而加重EMI。
一种用以减少EMI的方式是在半导体封装元件内屏蔽一组半导体装置。详言的，可通过将固定于封装外部的导电壳体或外壳接地而实现屏蔽。当来自封装的内部的电磁发射触击壳体的内表面时，这些发射的至少一部分可被短路，借此减少通过壳体且不利地影响相邻半导体装置的发射的电平。相似地，当来自相邻半导体装置的电磁发射触击壳体的外表面时，可发生电短路而减少封装内的半导体装置的EMI。
此外，以较高数据速率传送较低频率(例如，在十亿赫兹(GHz)下)的信号也可导致较高电平的电磁发射。当前可得的导电壳体或外壳足以处理从源半导体装置所产生的电场辐射的发射。然而，以较高数据速率传送较低频率信号所诱发的磁场或源辐射的发射可通过导电壳体或外壳，且不利地影响相邻半导体装置的操作。
正是在此背景下，需要开发本文中所描述的半导体封装元件及相关方法。
发明内容
根据本发明的实施例，提供一种半导体封装元件。所述半导体封装元件包含衬底、一或多个组件、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述衬底具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面。所述组件设置于所述衬底的所述第一表面上。所述封装本体设置于所述衬底的所述第一表面上且覆盖所述组件。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度且包括高电导率材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度且包括高导磁率材料。所述第一厚度对所述第二厚度的比率在0.2到3的范围内。所述第二导电层覆盖所述第二屏蔽层。
根据本发明的另一实施例，提供一种半导体封装元件。所述半导体封装元件包含衬底、封装本体、第一导电层、第一屏蔽层、第二屏蔽层及第二导电层。所述衬底具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面。所述封装本体设置于所述衬底的所述第一表面上。所述第一导电层覆盖所述封装本体及所述衬底的至少一部分。所述第一屏蔽层覆盖所述第一导电层，且具有第一厚度且包括导电材料。所述第二屏蔽层覆盖所述第一屏蔽层，且具有第二厚度且包括磁渗透材料。所述第一厚度与所述第二厚度的和在5μm到20μm的范围内。所述第二导电层覆盖所述第二屏蔽层。所述半导体装置封装也可包含安置于所述衬底的所述第一表面上的一或多个组件，且所述封装本体可覆盖所述组件。
附图说明
图1A说明根据本发明的实施例的半导体封装元件的横截面图。
图1B说明沿着虚线圆A采取的图1A的半导体封装元件的EMI屏蔽的放大图。
图1C说明屏蔽有效性与图1A的半导体封装元件的EMI屏蔽结构之间的关系。
图1D说明屏蔽有效性与图1A的半导体封装元件的EMI屏蔽结构之间的关系。
图2说明根据本发明的另一实施例的半导体封装元件。
图3说明根据本发明的另一实施例的半导体封装元件。
图4说明根据本发明的另一实施例的半导体封装元件。
图5说明根据本发明的另一实施例的半导体封装元件。
图6A、图6B、图6C及图6D说明根据本发明的实施例的制造流程。
图7A、图7B、图7C及图7D说明根据本发明的另一实施例的制造流程。
贯穿图式及实施方式使用共同参考数字以指示相同或相似组件。本发明将从结合随附图式而采取的以下实施方式更显而易见。
具体实施方式
图1A说明根据本发明的实施例的半导体封装元件1的横截面图。参看图1A，半导体封装元件1包含衬底100、数个组件110a、110b及110c、封装本体120、EMI屏蔽130、数个通孔140，及数个电接点150。
衬底100包括第一表面101，及与第一表面101相对的第二表面102。衬底100也包括延伸于第一表面101与第二表面102之间的侧向表面103。在一个实施例中，侧向表面103为实质上平面的，且具有相对于第一表面101或第二表面102的实质上正交定向(或实质上90°定向)。
衬底100是通过(例如)印刷电路板(PCB)(例如纸基铜箔层压物、复合铜箔衬底，或聚合物浸渍式玻璃纤维基铜箔层压物)而形成。衬底100可具有用于电性连接设置于衬底100的第一表面101上的组件110a、110b及110c的电连接件(未图示)，例如重布层(redistributionlayer,RDL)。
组件110a、110b及110c设置于衬底100的第一表面101上。在一实施例中，组件110b为半导体芯片，而组件110a及110c为被动装置，例如电阻器、电容器或电感器。组件110b经由一组导线112而电性连接到衬底100。在另一实施例中，组件110b可经由一组焊料凸块(未图示)而覆晶接合到衬底100。所述组导线112可由(例如)金、铜或另一合适导电材料形成。组件110a及110c表面粘着到衬底100。尽管图1A中展示三个组件，但在其它实施例中可包含更多或更少组件。
通孔140邻近于衬底100的周边而设置。更特定来说，通孔140邻近于衬底100的侧向表面103而设置。在一实施例中，通孔140可为接地片段。通孔140电性连接到包含于衬底100中的电连接件中的至少一些且提供电路径以减少EMI。通孔140中的每一者包含：第一部分140a，其邻近于衬底100的第一表面101而设置；及第二部分140b，其邻近于衬底100的第二表面102而设置。在一个实施例中，通孔140的高度可与衬底100的厚度实质上相同，即，其中通孔140的高度与衬底100的厚度之间的差小于或等于衬底100的厚度的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。在一个实施例中，通孔140是由金属、金属合金或另一合适导电材料形成。
电接点150邻近于衬底100的第二表面102而设置。电性接点150提供半导体封装元件1的输入及输出的电性连接。在一个实施例中，电接点150中的至少一些经由包含于衬底100中的电连接件中的至少一些而电性连接到组件110a、110b及110c。在一实施例中，电接点150中的至少一者为接地电接点，且经由包含于衬底100中的电连接件中的至少一些而电性连接到通孔140。
封装本体120设置于衬底100的第一表面101上，且覆盖组件110a、110b及110c、衬底100的第一表面101的部分及通孔140的部分，以便提供机械稳定性以及预防氧化、湿气及其它环境条件的保护。封装本体120可包含(例如)具有填料的环氧树脂。在一实施例中，封装本体120的侧向表面120a、衬底的侧向表面103及通孔140的侧向表面实质上共平面，其中，在所说明实施例中，如果所述侧向表面之间的任何位移不大于10μm(例如不大于8μm、不大于5μm，或不大于1μm)，则所述侧向表面可被认为是实质上共平面。
EMI屏蔽130覆盖封装本体120的上表面以及通过封装本体120的侧向表面120a、衬底100的侧向表面103及通孔140的侧向表面而形成的共平面表面，以提供预防EMI的保护。EMI屏蔽130电性连接到通孔140的侧向表面。当从半导体封装元件1的内部辐射的电磁发射触击EMI屏蔽130时，这些发射的至少一部分可经由通孔140而有效地接地，借此减少可通过EMI屏蔽130且不利地影响相邻半导体装置的发射电平。相似地，当来自相邻半导体装置的电磁发射触击EMI屏蔽130时，可发生相似的接地以减少半导体装置封装1内的组件110a、110b及110c的EMI。
在一个实施例中，半导体装置封装1可安置于PCB上且经由电接点150(例如，焊球)而电性连接到PCB。如先前所描述，电接点150中的至少一者为接地电接点，且接地电接点可电性连接到由PCB提供的接地电压。可经由包含通孔140、包含于衬底100中的电连接件中的至少一些及电接点150的电路径而使入射于EMI屏蔽130上的电磁发射接地。在一实施例中，EMI屏蔽130的下部末端可直接地电连接到由PCB提供的接地电压，借此提供用于使不当电磁发射接地的替代性电路径。在另一实施例中，通孔的第二部分140b可直接地电性连接到由PCB提供的接地电压。
图1B说明EMI屏蔽130的部分的放大图，所述部分在图1A中被标记为“A”。参看图1B，EMI屏蔽130包括第一导电层(例如，晶种层)130a、第一屏蔽层130b、第二屏蔽层130c及第二导电层(例如，保护层)130d。
晶种层130a覆盖封装本体120的上表面及通过封装本体120的侧向表面120a、衬底100的侧向表面103及通孔140的侧向表面而形成的共平面表面。晶种层130a是由(例如)铜(Cu)、锡(Sn)、不锈钢、另一金属或金属合金或其组合形成。
第一屏蔽层130b覆盖晶种层130a。即，晶种层130a设置于封装本体120与第一屏蔽层130b之间以加强封装本体120与第一屏蔽层130b之间的粘接。在一实施例中，第一屏蔽层130b是由具有高导电率或高磁饱和的材料形成。在一个实施例中，第一屏蔽层130b是由(例如)Cu、银(Ag)、另一金属或金属合金或其组合形成。导电率的一个量度是依据西门子每米(Siemenspermeter,S/m)。用于第一屏蔽层130b的合适导电材料的实例包含具有大于约104S/m(例如至少约105S/m、至少约106S/m、至少约3×106S/m、至少约4×106S/m、至少约5×106S/m，或至少约6×106S/m)的导电率的导电材料。材料的导电率可在室温下进行测量。
第二屏蔽层130c覆盖第一屏蔽层130b。在一实施例中，第二屏蔽层130c是由具有高导磁率或低磁饱和的材料形成。在一个实施例中，第二屏蔽层130c是由(例如)镍(Ni)、铁(Fe)、铁-钴合金(FeCo)、铁-镍合金(FeNi)、镍-钒合金(NiV)、另一磁渗透金属或金属合金(例如，另一含镍或含铁材料)或其组合形成。材料的导磁率的一个量度是依据其相对于自由空间的导磁率的相对导磁率。用于第二屏蔽层130c的合适磁渗透材料的实例包含具有大于约1(例如至少约2、至少约5、至少约10、至少约50、至少约100、至少约500、至少约1000、至少约5000、至少约104、至少约105，或至少约106)的相对导磁率的材料。材料的导磁率可在室温下及在特定场强度(例如0.5特斯拉(Tesla)或0.002特斯拉)下进行测量。
保护层130d覆盖第二屏蔽层130c。保护层130d用来保护第一屏蔽层130b及第二屏蔽层130c免于生锈，且EMI屏蔽效应被进一步增强。在一实施例中，保护层130d是由(例如)不锈钢、环氧树脂、NiV或其组合形成。
在一个实施例中，第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率在约0.2到约3的范围内。在另一实施例中，第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率在约0.33到约1的范围内。在另一实施例中，第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率在约0.5到约2的范围内。在另一实施例中，第一屏蔽层130a的厚度对第二屏蔽层130c的厚度的比率为约0.7。在另一实施例中，第一屏蔽层130a的厚度对第二屏蔽层130c的厚度的比率为约1。
在一实施例中，第一屏蔽层130b的厚度与第二屏蔽层130c的厚度的和在约5μm到约20μm(例如约5μm到约7μm、约7μm到约18μm，或约9μm到约16μm)的范围内。在一实施例中，第一屏蔽层130b的厚度与第二屏蔽层130c的厚度的和为约12μm。在另一实施例中，第一屏蔽层130b的厚度与第二屏蔽层130c的厚度的和为约6μm。
因为EMI屏蔽130包括两个屏蔽层(即，可由不同材料形成的第一屏蔽层130b及第二屏蔽层130c)，所以EMI屏蔽130可具有高导电率及高导磁率的特性。因此，本发明的EMI屏蔽130可提供较好EMI屏蔽性能，尤其是当半导体封装元件1的组件110a、110b及110c在低频下操作时。尽管图示的EMI屏蔽130为四层，但在其它实施例中可包含更多或更少层。
图1C说明屏蔽有效性与第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率之间的关系。在此实施例中，第一屏蔽层130b是由Cu形成，且第二屏蔽层130c是由Ni形成。在图1C中，x轴表示第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率，且y轴表示屏蔽有效性(以分贝或dB为单位)。屏蔽有效性是与在屏蔽之前的磁场强度对在屏蔽之后的磁场强度的比率相关。屏蔽有效性愈高，则EMI屏蔽性能愈好。屏蔽有效性可在特定频率或频率范围下(例如在1GHz下)进行测量。
根据图1C所说明的模拟结果，EMI屏蔽130可基于第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率而提供EMI屏蔽有效性，且屏蔽有效性为至少约30dB以达成较好EMI屏蔽性能。如图1C所说明，当第一屏蔽层130c的厚度对第二屏蔽层130b的厚度的比率在约0.2到约3的范围内时，屏蔽有效性大于约30dB(例如，在约30dB到约40dB的范围内)。
图1D说明屏蔽有效性与第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率之间的关系。在此实施例中，第一屏蔽层130b是由Cu形成，且第二屏蔽层130c是由FeNi形成。如图1D所说明，当第一屏蔽层130b的厚度对第二屏蔽层130c的厚度的比率在约0.5到约2的范围内时，屏蔽有效性大于约30dB(例如，在约30dB到约50dB的范围内)以达成较好EMI屏蔽性能。第一屏蔽层130b的厚度与第二屏蔽层130c的厚度的和为约6μm。
图2说明根据本发明的另一实施例的半导体装置封装2的横截面图。半导体装置封装2相似于如参看图1A所说明及描述的半导体装置封装1，惟如下情形除外：图2的通孔240的第一部分240a邻近于衬底100的第一表面101而设置，且通孔240的第二部分240b于衬底100的第二表面102上方而设置且与衬底100的第二表面102隔开某一间距。即，通孔240的第二部分240b未从衬底100的第二表面102暴露，且因此，通孔240的高度小于衬底100的厚度。
如图2所展示的通孔240的结构减少衬底100的第二表面102原本被占据用于EMI屏蔽功能的区域，且又通过缩减或最小化半导体封装元件2的占据面积区域而允许减少整体封装尺寸。
图3说明根据本发明的另一实施例的半导体封装元件3的横截面图。半导体封装元件3相似于如参看图1A所说明及描述的半导体封装元件1，惟如下情形除外：图3的通孔340的第一部分340a设置于衬底100的第一表面101下方且与衬底100的第一表面101隔开某一间距，且通孔340的第二部分340b邻近于衬底100的第二表面102而设置。即，通孔340的第一部分340b未从衬底100的第一表面101暴露，因此，通孔340的高度小于衬底100的厚度。
如图3所展示的通孔340的结构减少衬底100的第一表面101原本被占据用于EMI屏蔽功能的区域，且又通过缩减或最小化半导体封装元件3的占据面积区域而允许缩减整体封装尺寸。
图4说明根据本发明的另一实施例的半导体封装元件4的横截面图。半导体封装元件4相似于如参看图1A所说明及描述的半导体封装元件1，惟如下情形除外：图4的通孔440的第一部分440a设置于衬底100的第一表面101下方且与衬底100的第一表面101隔开某一间距，且通孔440的第二部分440b设置于衬底100的第二表面102上方且与衬底100的第二表面102隔开某一间距。即，通孔440的第一部分440a未从衬底100的第一表面101暴露，且通孔440的第二部分440b未从衬底100的第二表面102暴露，且因此，通孔440的高度小于衬底100的厚度。
如图4所展示的通孔440的结构减少衬底100的第一表面101及第二表面102原本将被占据用于EMI屏蔽功能的区域，且又通过缩减或最小化半导体封装元件4的占据面积区域而允许缩减整体封装尺寸。
图5说明根据本发明的另一实施例的半导体封装元件5的横截面图。半导体封装元件5相似于如参看图1A所说明及描述的半导体封装元件1，惟如下情形除外：图5的衬底500进一步包括延伸到衬底500的侧向表面503的突出部分500p，且EMI屏蔽130经由包含于衬底500中的迹线500t(而非如图1A所展示的通孔140)而接地。
参看图5，衬底500包括第一表面501、第二表面502及侧向表面503。衬底500也包括突出部分500p，且因此，衬底500的第二表面502的长度(或面积)大于衬底500的第一表面501的长度(或面积)。衬底500包括多个迹线500t，其中的至少一些可彼此连接以用于电性连接设置于衬底500的第一表面501上的组件110a、110b及110c。在一实施例中，迹线500t中的至少一者连接到EMI屏蔽130及接地，以便提供用于使不当电磁发射接地的路径。在一个实施例中，迹线500t中的至少一些可为接地片段。在另一实施例中，EMI屏蔽130可经由如图1A所示的通孔140而接地。
EMI屏蔽130覆盖封装本体120的上表面、封装本体120的侧向表面、衬底500的侧向表面503的至少一部分及衬底500的突出部分500p的顶部表面501p，以提供预防EMI的保护。因为衬底500具有突出部分500p，所以EMI屏蔽130形成如图5所展示的“L”形状，且衬底500的侧向表面503p的至少一部分未被EMI屏蔽130所覆盖。在一实施例中，可为接地片段的迹线500t中的至少一者邻近于衬底500的顶部表面501p而设置，其中接地片段的一部分是被封装本体120所覆盖，且接地片段的另一部分从封装本体暴露以电性连接到EMI屏蔽130。
图6A、图6B、图6C及图6D说明根据本发明的实施例的形成，如图1A所示的半导体封装元件1的过程。
参看图6A，提供具有多个衬底100的衬底条，其中每一衬底100具有第一表面101及第二表面102。衬底100的第二表面102附接到胶带570。在一个实施例中，胶带570可为单面或双面粘接胶带。
组件110a、110b及110c设置于衬底100的第一表面101上。在一实施例中，组件110b可经由一组导线112而接合到衬底100。在另一实施例中，组件110b可经由一组焊料凸块(未图示)而覆晶接合到衬底100。组件110a及110c表面粘着到衬底100。
数个通孔140形成于衬底100中。通孔140连接到包含于衬底100中的电连接件而提供电路径以减少EMI。
在一个实施例中，通孔140可通过以下操作而形成：(i)通过(例如)光微影、化学蚀刻、激光钻孔或机械钻孔而形成开口；及(ii)使用(例如)金属、金属合金、分布有金属或金属合金的基材或另一合适的导电材料以电镀开口。
参看图6B，将密封材料施加到衬底100的第一表面101以实质上覆盖或密封组件110a、110b及110c、衬底100的第一表面101的部分及通孔140的部分而形成封装本体120。在一实施例中，密封材料可包含(例如)酚醛型树脂、环氧基树脂、聚硅氧基树脂，或另一合适材料。在一实施例中，可通过使用数种模制技术(例如压缩模制、射出模制，或转注模制)中的任一者而施加密封材料。
参看图6C，使用切割工具580(例如刀具)将半导体封装结构条带分成多个个别半导体封装元件而执行单个化过程。切割工具580形成切割狭缝560。切割狭缝560向下且完全地延伸通过封装本体120及衬底100且部分地通过胶带570。由于可经由一次单个化操作而非多次单个化操作(例如多次“半切(half-cut)”单个化)，而于封装本体120及衬底100的不同位置进行切割，故此单个化方式可被称作“全切(full-cut)”单个化。
参看图6D，邻近于暴露表面(包含封装本体120的外部表面、通孔140的侧向表面，及衬底100的侧向表面103)而形成EMI屏蔽130。可通过使用数种涂覆技术(例如化学气相沉积(chemicalvapordeposition,CVD)、物理气相沉积(physicalvapordeposition,PVD)、无电极电镀、电镀、印刷、喷射、溅镀，或真空沉积)中的任一者而形成EMI屏蔽130。
在一实施例中，EMI屏蔽130为多层的，其包括如图1B所展示的晶种层130a、第一屏蔽层130b、第二屏蔽层130c及保护层130d，且因此可使用相同涂覆技术或不同涂覆技术而形成不同层。在一个实施例中，形成EMI屏蔽130的过程可包括以下操作：(i)通过PVD、CVD、无电极电镀、电镀或溅镀而形成晶种层130a；(ii)通过PVD、CVD、无电极电镀、电镀或喷射而形成第一屏蔽层130b及第二屏蔽层130c；及(iii)通过PVD、CVD、无电极电镀、电镀或喷射而形成保护层130d。在一个实施例中，第一屏蔽层130b可通过溅镀铜而形成，且第二屏蔽层130c可通过电镀镍而形成，以便增强EMI屏蔽130的导磁率。
接着，通过使用(例如)取置技术而将胶带570从衬底100移除，以便形成如图1A所展示的半导体封装元件1。
图7A、图7B、图7C及图7D说明根据本发明的实施例的形成，如图5所示的半导体封装元件5的过程。
参看图7A，提供具有多个衬底500的衬底条，其中每一衬底500具有第一表面501及第二表面502。衬底500可经图案化而包含多个迹线500t，且迹线500t可彼此电性连接。
组件110a、110b及110c设置于衬底500的第一表面501上。在一实施例中，组件110b可经由一组导线112而接合到衬底500。在另一实施例中，组件110b可经由一组焊料凸块(未图示)而覆晶接合到衬底500。组件110a及110c表面粘着到衬底500。
参看图7B，可通过将密封材料施加到衬底500的第一表面501以便实质上覆盖或密封组件110a、110b及110c及衬底500的第一表面501的部分而形成封装本体120。在一个实施例中，密封材料可包含(例如)酚醛型树脂、环氧基树脂、聚硅氧基树脂，或另一合适材料。在一个实施例中，可通过使用数种模制技术(例如压缩模制、射出模制，或转注模制)中的任一者而施加密封材料。
参看图7C，通过使用形成多个切割狭缝760的切割工具580(例如刀具)而执行半切过程。切割狭缝760向下且完全地延伸通过封装本体120且部分地通过衬底500。换句话说，衬底500在半切过程中未被完全地切穿，且存有衬底500的突出部分500p。
参看图7D，邻近于暴露表面(包含封装本体120的外部表面、衬底500的侧向表面503，及衬底500的突出部分500p的顶部表面501p)而形成EMI屏蔽130。可通过使用数种涂覆技术(例如CVD、PVD、无电极电镀、电镀、印刷、喷射、溅镀，或真空沉积)中的任一者而形成EMI屏蔽130。
在一个实施例中，EMI屏蔽130为多层的，其包括如图1B所示的晶种层130a、第一屏蔽层130b、第二屏蔽层130c及保护层130d，且因此可使用相同涂覆技术或不同涂覆技术而形成不同层。在另一实施例中，形成EMI屏蔽130的过程可包括以下操作：(i)通过使用PVD、CVD、无电极电镀、电镀或溅镀而形成晶种层130a；(ii)通过使用PVD、CVD、无电极电镀、电镀或喷射而形成第一屏蔽层130b及第二屏蔽层130c；及(iii)通过PVD、CVD、无电极电镀、电镀或喷射而形成保护层130d。在一个实施例中，第一屏蔽层130b可通过溅镀铜而形成，且第二屏蔽层130c可通过电极电镀镍而形成，以便增强EMI屏蔽130的导磁率。
接着，沿着虚线A-A'切穿衬底500而执行单个化过程，以便形成如图5所示的半导体封装元件5。单个化过程可通过(例如)刀具切割过程或激光切割过程而执行。
如本文中所使用，术语“实质上”、“实质”、“大约”及“约”用以描述及考虑小变化。当结合事件或详情而使用时，所述术语可指所述事件或详情精确地发生的实例以及所述事件或详情以相当准确的近似值发生的实例。举例来说，所述术语可指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。
另外，有时在本文中以范围格式来呈现量、比率及其它数值。应理解，此范围格式是出于便利及简洁起见而使用，且应被灵活地理解为不仅包含被明确地指定为一范围的极限的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，就如同每一数值及子范围被明确地指定一样。
虽然本发明已参考其特定实施例予以描述及说明，但这些描述及说明并不限制本发明。所述领域的技术人员应理解，在不脱离如由随附权利要求书界定的本发明的真实精神及范围的情况下，可进行各种改变且可取代等效者。图示可能未必按比例绘制。归因于制造过程及容限，在本发明中的艺术再现与实际设备之间可存在区别。可存在未被特定地说明的本发明的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或过程适应于本发明的目标、精神及范围。所有这些修改意欲在此处随附的权利要求书的范围内。虽然已参考按特定次序而执行的特定操作来描述本文中所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可组合、细分，或重新排序这些操作以形成等效方法。因此，除非本文中有特定指示，否则操作的次序及分组并非对本发明的限制。

Claims (20)

1.一种半导体封装元件，其包括：
衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面；
至少一个组件，其设置于所述衬底的所述第一表面上；
封装本体，其设置于所述衬底的所述第一表面上且覆盖所述组件；
第一导电层，其覆盖所述封装本体及所述衬底的至少一部分；
第一屏蔽层，其覆盖所述第一导电层，所述第一屏蔽层具有第一厚度且包括高导电率材料；
第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括高导磁率材料，所述第一厚度对所述第二厚度的比率在0.2到3的范围内；及
第二导电层，其覆盖所述第二屏蔽层。
2.根据权利要求1所述的半导体封装元件，其中所述第一厚度对所述第二厚度的所述比率在0.33到1的范围内。
3.根据权利要求1所述的半导体封装元件，其中所述高导电率材料是选自Cu及Ag，且所述高导磁率材料是选自Ni、Fe、FeCo、FeNi及NiV。
4.根据权利要求1所述的半导体封装元件，其中所述第一厚度与所述第二厚度的和在5μm到20μm的范围内。
5.根据权利要求4所述的半导体封装元件，其中所述第一厚度与所述第二厚度的所述和在9μm到16μm的范围内。
6.根据权利要求4所述的半导体封装元件，其中所述第一厚度与所述第二厚度的所述和在5μm到7μm的范围内。
7.根据权利要求1所述的半导体封装元件，其中所述衬底包括电性连接到所述第一导电层的接地片段。
8.根据权利要求7所述的半导体封装元件，其中所述接地片段邻近于所述衬底的所述第一表面而设置，所述接地片段的一部分是由所述封装本体覆盖，且所述接地片段的另一部分从所述封装本体暴露。
9.根据权利要求7所述的半导体封装元件，其中所述接地片段设置于所述衬底中且从所述衬底的所述侧向表面暴露。
10.根据权利要求9所述的半导体封装元件，其中所述接地片段为延伸于所述衬底的所述第一表面与所述第二表面之间的通孔。
11.根据权利要求9所述的半导体封装元件，其中所述接地片段为侧向地延伸到所述衬底的所述侧向表面的迹线。
12.一种半导体封装元件，其包括：
衬底，其具有第一表面、与所述第一表面相对的第二表面，及延伸于所述第一表面与所述第二表面之间的侧向表面；
封装本体，其设置于所述衬底的所述第一表面上；
第一导电层，其覆盖所述封装本体及所述衬底的至少一部分；
第一屏蔽层，其覆盖所述第一导电层，所述第一屏蔽层具有第一厚度且包括导电材料；
第二屏蔽层，其覆盖所述第一屏蔽层，所述第二屏蔽层具有第二厚度且包括磁渗透材料，其中所述第一厚度与所述第二厚度的和在5μm到20μm的范围内；及
第二导电层，其覆盖所述第二屏蔽层。
13.根据权利要求12所述的半导体封装元件，其中所述第一厚度与所述第二厚度的所述和在9μm到16μm的范围内。
14.根据权利要求12所述的半导体封装元件，其中所述导电材料是选自Cu及Ag，且所述磁渗透材料是选自Ni、Fe、FeCo、FeNi及NiV。
15.根据权利要求12所述的半导体封装元件，其中所述第一厚度对所述第二厚度的比率在0.33到1的范围内。
16.根据权利要求12所述的半导体封装元件，其中所述衬底包括电性连接到所述第一导电层的接地片段。
17.根据权利要求16所述的半导体封装元件，其中所述接地片段邻近于所述衬底的所述第一表面而设置，所述接地片段的一部分是由所述封装本体覆盖，且所述接地片段的另一部分从所述封装本体暴露。
18.根据权利要求16所述的半导体封装元件，其中所述接地片段设置于所述衬底中且从所述衬底的所述侧向表面暴露。
19.根据权利要求18所述的半导体封装元件，其中所述接地片段为延伸于所述衬底的所述第一表面与所述第二表面之间的通孔。
20.根据权利要求18所述的半导体封装元件，其中所述接地片段为侧向地延伸到所述衬底的所述侧向表面的迹线。
CN201510690564.7A 2014-10-22 2015-10-22 半导体封装元件 Active CN105552061B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810661914.0A CN108807304B (zh) 2014-10-22 2015-10-22 半导体封装元件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/521,342 2014-10-22
US14/521,342 US9269673B1 (en) 2014-10-22 2014-10-22 Semiconductor device packages

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810661914.0A Division CN108807304B (zh) 2014-10-22 2015-10-22 半导体封装元件

Publications (2)

Publication Number Publication Date
CN105552061A true CN105552061A (zh) 2016-05-04
CN105552061B CN105552061B (zh) 2018-07-20

Family

ID=55314744

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810661914.0A Active CN108807304B (zh) 2014-10-22 2015-10-22 半导体封装元件
CN201510690564.7A Active CN105552061B (zh) 2014-10-22 2015-10-22 半导体封装元件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810661914.0A Active CN108807304B (zh) 2014-10-22 2015-10-22 半导体封装元件

Country Status (3)

Country Link
US (1) US9269673B1 (zh)
CN (2) CN108807304B (zh)
TW (1) TWI562322B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107172549A (zh) * 2017-06-06 2017-09-15 广东欧珀移动通信有限公司 电声组件及电子设备
CN107946287A (zh) * 2016-10-12 2018-04-20 日月光半导体(韩国)有限公司 半导体封装装置及其制造方法
CN107978589A (zh) * 2016-10-25 2018-05-01 Tdk株式会社 电子部件模块及其制造方法
CN108133912A (zh) * 2016-12-01 2018-06-08 Tdk株式会社 电子电路封装
CN108305868A (zh) * 2017-01-12 2018-07-20 艾马克科技公司 具有电磁干扰屏蔽的半导体封装及其制造方法
CN108807360A (zh) * 2017-04-26 2018-11-13 日月光半导体(韩国)有限公司 半导体封装设备和制造半导体封装设备的方法
CN109983621A (zh) * 2016-11-29 2019-07-05 索尼半导体解决方案公司 高频模块和通信设备
CN110534502A (zh) * 2019-07-26 2019-12-03 南通通富微电子有限公司 封装结构
CN111670496A (zh) * 2018-08-21 2020-09-15 高通股份有限公司 包括增强型电磁屏蔽件的集成电路封装
WO2021017896A1 (en) * 2019-07-26 2021-02-04 Tongfu Microelectronics Co., Ltd. Packaging structure and fabrication method thereof
CN113224037A (zh) * 2020-02-04 2021-08-06 铠侠股份有限公司 半导体封装体及其制造方法
WO2022037147A1 (zh) * 2020-08-17 2022-02-24 江苏长电科技股份有限公司 扇出型封装结构及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016186103A1 (ja) * 2015-05-20 2016-11-24 株式会社村田製作所 高周波モジュール
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same
JP6418605B2 (ja) * 2015-07-31 2018-11-07 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US10535611B2 (en) 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
US10147685B2 (en) * 2016-03-10 2018-12-04 Apple Inc. System-in-package devices with magnetic shielding
JP6407186B2 (ja) * 2016-03-23 2018-10-17 Tdk株式会社 電子回路パッケージ
US10225964B2 (en) * 2016-03-31 2019-03-05 Apple Inc. Component shielding structures with magnetic shielding
US20190035744A1 (en) * 2016-03-31 2019-01-31 Tdk Corporation Electronic circuit package using composite magnetic sealing material
US10373916B2 (en) * 2016-07-28 2019-08-06 Universal Scientific Industrial (Shanghai) Co., Ltd. Semiconductor device packages
US9711442B1 (en) 2016-08-24 2017-07-18 Nanya Technology Corporation Semiconductor structure
KR101896435B1 (ko) * 2016-11-09 2018-09-07 엔트리움 주식회사 전자파차폐용 전자부품 패키지 및 그의 제조방법
TWI647796B (zh) * 2018-04-09 2019-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
US11557489B2 (en) * 2018-08-27 2023-01-17 Intel Corporation Cavity structures in integrated circuit package supports
US10937741B2 (en) 2018-11-16 2021-03-02 STATS ChipPAC Pte. Ltd. Molded laser package with electromagnetic interference shield and method of making
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350951B1 (en) * 1997-12-29 2002-02-26 Intel Corporation Electric shielding of on-board devices
CN101339939A (zh) * 2008-02-05 2009-01-07 日月光半导体制造股份有限公司 封装结构及其封装方法
CN101930969A (zh) * 2009-06-22 2010-12-29 日月光半导体制造股份有限公司 具有电磁干扰防护罩的半导体封装件
CN102110674A (zh) * 2010-12-31 2011-06-29 日月光半导体制造股份有限公司 半导体封装件
TW201240060A (en) * 2011-03-23 2012-10-01 Universal Scient Ind Shanghai Electromagnetic interference shielding structure and manufacturing method thereof
CN103094257A (zh) * 2011-10-28 2013-05-08 马克西姆综合产品公司 具有屏蔽结构的3d芯片封装

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2092371C (en) * 1993-03-24 1999-06-29 Boris L. Livshits Integrated circuit packaging
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
KR100654114B1 (ko) * 1998-10-30 2006-12-05 스미또모 가가꾸 가부시끼가이샤 전자파 차단판
US6872993B1 (en) * 1999-05-25 2005-03-29 Micron Technology, Inc. Thin film memory device having local and external magnetic shielding
US20050184304A1 (en) * 2004-02-25 2005-08-25 Gupta Pavan O. Large cavity wafer-level package for MEMS
US7148531B2 (en) * 2004-04-29 2006-12-12 Nve Corporation Magnetoresistive memory SOI cell
US7183617B2 (en) * 2005-02-17 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic shielding for magnetically sensitive semiconductor devices
US7315248B2 (en) * 2005-05-13 2008-01-01 3M Innovative Properties Company Radio frequency identification tags for use on metal or other conductive objects
US7451539B2 (en) 2005-08-08 2008-11-18 Rf Micro Devices, Inc. Method of making a conformal electromagnetic interference shield
US8062930B1 (en) 2005-08-08 2011-11-22 Rf Micro Devices, Inc. Sub-module conformal electromagnetic interference shield
TWI328408B (en) * 2006-01-12 2010-08-01 Au Optronics Corp Dual emission display
WO2008105315A1 (ja) * 2007-02-27 2008-09-04 Renesas Technology Corp. 磁気メモリチップ装置の製造方法
US7943510B2 (en) * 2007-09-10 2011-05-17 Enpirion, Inc. Methods of processing a substrate and forming a micromagnetic device
US8133529B2 (en) * 2007-09-10 2012-03-13 Enpirion, Inc. Method of forming a micromagnetic device
US8247888B2 (en) * 2009-04-28 2012-08-21 Dai Nippon Printing Co., Ltd. Semiconductor device and method for manufacturing metallic shielding plate
KR101855294B1 (ko) 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
KR101678055B1 (ko) * 2010-06-15 2016-11-22 삼성전자 주식회사 전자파 간섭 제거 장치 및 이를 포함하는 반도체 패키지
US8836449B2 (en) * 2010-08-27 2014-09-16 Wei Pang Vertically integrated module in a wafer level package
JP2012151326A (ja) 2011-01-20 2012-08-09 Toshiba Corp 半導体装置の製造方法、半導体装置及び電子部品のシールド方法
US8268677B1 (en) 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
CN103022011B (zh) * 2011-09-23 2015-10-07 讯芯电子科技（中山）有限公司 半导体封装结构及其制造方法
JP5829562B2 (ja) * 2012-03-28 2015-12-09 ルネサスエレクトロニクス株式会社 半導体装置
KR102161173B1 (ko) * 2013-08-29 2020-09-29 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
TW201519400A (zh) * 2013-11-06 2015-05-16 矽品精密工業股份有限公司 半導體封裝件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350951B1 (en) * 1997-12-29 2002-02-26 Intel Corporation Electric shielding of on-board devices
CN101339939A (zh) * 2008-02-05 2009-01-07 日月光半导体制造股份有限公司 封装结构及其封装方法
CN101930969A (zh) * 2009-06-22 2010-12-29 日月光半导体制造股份有限公司 具有电磁干扰防护罩的半导体封装件
CN102110674A (zh) * 2010-12-31 2011-06-29 日月光半导体制造股份有限公司 半导体封装件
TW201240060A (en) * 2011-03-23 2012-10-01 Universal Scient Ind Shanghai Electromagnetic interference shielding structure and manufacturing method thereof
CN103094257A (zh) * 2011-10-28 2013-05-08 马克西姆综合产品公司 具有屏蔽结构的3d芯片封装

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946287A (zh) * 2016-10-12 2018-04-20 日月光半导体(韩国)有限公司 半导体封装装置及其制造方法
CN107946287B (zh) * 2016-10-12 2023-05-26 日月光半导体(韩国)有限公司 半导体封装装置及其制造方法
CN107978589A (zh) * 2016-10-25 2018-05-01 Tdk株式会社 电子部件模块及其制造方法
CN111785705A (zh) * 2016-10-25 2020-10-16 Tdk株式会社 电子部件模块及其制造方法
US10965022B2 (en) 2016-11-29 2021-03-30 Sony Semiconductor Solutions Corporation High-frequency module and communication device
CN109983621A (zh) * 2016-11-29 2019-07-05 索尼半导体解决方案公司 高频模块和通信设备
CN109983621B (zh) * 2016-11-29 2021-12-07 索尼半导体解决方案公司 高频模块和通信设备
CN108133912A (zh) * 2016-12-01 2018-06-08 Tdk株式会社 电子电路封装
TWI668820B (zh) * 2016-12-01 2019-08-11 日商Ｔｄｋ股份有限公司 電子電路封裝
CN108305868A (zh) * 2017-01-12 2018-07-20 艾马克科技公司 具有电磁干扰屏蔽的半导体封装及其制造方法
CN108305868B (zh) * 2017-01-12 2023-12-15 艾马克科技公司 具有电磁干扰屏蔽的半导体封装及其制造方法
CN108807360A (zh) * 2017-04-26 2018-11-13 日月光半导体(韩国)有限公司 半导体封装设备和制造半导体封装设备的方法
CN107172549A (zh) * 2017-06-06 2017-09-15 广东欧珀移动通信有限公司 电声组件及电子设备
CN111670496A (zh) * 2018-08-21 2020-09-15 高通股份有限公司 包括增强型电磁屏蔽件的集成电路封装
WO2021017896A1 (en) * 2019-07-26 2021-02-04 Tongfu Microelectronics Co., Ltd. Packaging structure and fabrication method thereof
CN110534502B (zh) * 2019-07-26 2021-12-10 南通通富微电子有限公司 封装结构
CN110534502A (zh) * 2019-07-26 2019-12-03 南通通富微电子有限公司 封装结构
CN113224037A (zh) * 2020-02-04 2021-08-06 铠侠股份有限公司 半导体封装体及其制造方法
CN113224037B (zh) * 2020-02-04 2023-12-01 铠侠股份有限公司 半导体封装体及其制造方法
WO2022037147A1 (zh) * 2020-08-17 2022-02-24 江苏长电科技股份有限公司 扇出型封装结构及其制造方法

Also Published As

Publication number Publication date
TW201616632A (zh) 2016-05-01
US9269673B1 (en) 2016-02-23
CN108807304A (zh) 2018-11-13
CN105552061B (zh) 2018-07-20
CN108807304B (zh) 2021-02-12
TWI562322B (en) 2016-12-11

Similar Documents

Publication Publication Date Title
CN105552061B (zh) 半导体封装元件
US20220277878A1 (en) Inductor component
US10431554B2 (en) Semiconductor device package and method of manufacturing the same
US9922938B2 (en) Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same
CN105870076B (zh) 半导体封装结构
US20180197824A1 (en) Anti-emi shielding package and method of making same
US8614120B2 (en) Semiconductor chip package and method of making same
CN103400825B (zh) 半导体封装件及其制造方法
US9362209B1 (en) Shielding technique for semiconductor package including metal lid
CN105990318B (zh) 半导体装置封装和其制造方法
US10157855B2 (en) Semiconductor device including electric and magnetic field shielding
CN105552059A (zh) 半导体封装结构和半导体工艺
CN102074516A (zh) 半导体元件封装及其制作方法
CN108878407B (zh) 半导体封装装置及其制造方法
CN105304582A (zh) 封装结构及其制法
CN105895626A (zh) 半导体装置封装及其制作方法
US20150296667A1 (en) Method of manufacturing electronic component
CN110364492A (zh) 半导体装置封装及其制造方法
JP2019212979A (ja) 無線モジュールおよびその製造方法並びに電子装置
US20130133940A1 (en) System in package module and method of fabricating the same
CN108074826A (zh) 电子封装件及其制法
CN107946287A (zh) 半导体封装装置及其制造方法
CN106340506A (zh) 一种半导体封装结构及其制作方法
JP6683542B2 (ja) 電磁シールドを備えた半導体装置の製造方法
CN104812226A (zh) 盖板结构及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant