CN107946287B - 半导体封装装置及其制造方法 - Google Patents

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Abstract

一种半导体封装装置包含：衬底、裸片、封装主体、屏蔽层、阻焊层、绝缘膜和互连元件。所述裸片安置在所述衬底的顶部表面上。所述封装主体安置在所述衬底的所述顶部表面上以覆盖所述裸片。所述屏蔽层安置在所述封装主体上且电连接到所述衬底的接地元件。所述阻焊层安置在所述衬底的底部表面上。所述绝缘膜安置在所述阻焊层上。所述互连元件安置在所述衬底的所述底部表面上。所述互连元件的第一部分由所述绝缘膜覆盖，并且所述互连元件的第二部分从所述绝缘膜中暴露。

Description

半导体封装装置及其制造方法
技术领域
本发明涉及一种半导体封装装置及其制造方法，且更确切地说，涉及一种具有屏蔽层的半导体封装装置及其制造方法。
背景技术
在至少部分地由针对增强处理速度和较小尺寸的需求的驱动下，半导体装置已变得越来越复杂。增强处理速度倾向于涉及更高的时钟速度，这可以涉及信号电平之间的更频繁的转换，这继而可以引起在较高频率或较短波长处的较高电平的电磁发射。电磁发射可从源半导体装置中辐射，并且可入射到邻近半导体装置上。如果邻近半导体装置处的电磁发射的电平足够高，那么这些发射可不利地影响邻近半导体装置的操作。此现象有时被称作电磁干扰(EMI)。较小尺寸的半导体装置可通过在总电子系统内提供较高密度的半导体装置而加重EMI，并且因此加重邻近半导体装置处的较高电平的不希望的电磁发射。
减少EMI的一种方式是屏蔽半导体封装装置内的半导体装置的集合。具体地说，屏蔽可以通过包含电接地且紧固到封装的外部的导电壳体或外壳实现。当来自封装内部的电磁发射撞击壳体的内表面时，这些发射的至少一部分可以电短路，由此降低可以通过壳体的发射的电平且不利地影响邻近半导体装置。类似地，当来自邻近半导体装置的电磁发射撞击壳体的外表面时，类似电短路可以出现以减少封装内的半导体装置的EMI。
发明内容
根据本发明的一些实施例，半导体封装装置包括：衬底、裸片、封装主体、屏蔽层、阻焊层、绝缘膜和互连元件。衬底包括接地元件、顶部表面、与顶部表面相对的底部表面以及在顶部表面与底部表面之间的横向表面。裸片安置在衬底的顶部表面上。封装主体安置在衬底的顶部表面上以覆盖裸片。屏蔽层安置在封装主体上且电连接到衬底的接地元件。阻焊层安置在衬底的底部表面上。绝缘膜安置在阻焊层上。互连元件安置在衬底的底部表面上。互连元件的第一部分由绝缘膜覆盖，并且互连元件的第二部分从绝缘膜中暴露。
根据本发明的一些实施例，制造半导体封装装置的方法包括：提供包括接地元件的衬底；在衬底的顶部表面上安置裸片；在衬底的顶部表面上形成封装主体以覆盖裸片；在衬底的底部表面上形成互连元件；在衬底的底部表面和互连元件上形成绝缘膜，其中绝缘膜覆盖互连元件并且与互连元件相符；在封装主体的外表面和衬底的横向表面上形成屏蔽层；以及移除绝缘膜的至少一部分。屏蔽层连接到接地元件。
根据本发明的一些实施例，制造半导体封装装置的方法包括：提供包括接地元件的衬底；在衬底的顶部表面上安置裸片；在衬底的顶部表面上形成封装主体以覆盖裸片；在衬底的底部表面上形成互连元件；在衬底的底部表面上安置第一绝缘膜，其中第一绝缘膜覆盖互连元件的第一部分并且暴露互连元件的第二部分；在第一绝缘膜和互连元件的第二部分上形成第二绝缘膜，其中第二绝缘膜与互连元件相符；在封装主体的外表面和衬底的横向表面上形成屏蔽层，其中屏蔽层连接到接地元件；以及移除第二绝缘膜。
附图说明
图1说明根据本发明的一些实施例的半导体封装装置的截面图。
图2说明根据本发明的一些实施例的半导体封装装置的截面图。
图3A、图3B、图3C、图3D和图3E说明根据本发明的一些实施例的制造方法。
图4A、图4B、图4C和图4D说明根据本发明的一些实施例的制造方法。
图5A、图5B、图5C和图5D说明根据本发明的一些实施例的制造方法。
图6A和图6B说明根据本发明的一些实施例的制造方法。
贯穿图式和详细描述使用共同参考数字来指示相同或类似组件。根据以下结合附图作出的详细描述，本发明将会更显而易见。
具体实施方式
图1说明根据本发明的一些实施例的半导体封装装置1的截面图。半导体封装装置1包含衬底11、电气组件12a、12b、封装主体13、屏蔽层14、互连元件15、介电层16和绝缘膜17。
衬底11可以是例如印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底11可以包含互连结构，例如，再分布层(RDL)或接地元件11g。在一些实施例中，接地元件11g是从衬底11的横向表面113中暴露的通孔。在一些实施例中，接地元件11g是从衬底11的横向表面113中暴露的金属层。在一些实施例中，接地元件11g是从衬底11的横向表面113暴露的金属迹线。
电气组件12a、12b安置在衬底11的顶部表面111上。电气组件12a可以是有源组件，例如，集成电路(IC)芯片或裸片。电气组件12b可以是无源电气组件，例如，电容器、电阻器或电感器。每个电气组件12a、12b可以电连接到另一电气组件12a、12b中的一或多个并且电连接到衬底11(例如，到RDL)，并且电连接可以借助于倒装芯片或导线接合技术获得。
封装主体13安置在衬底11的顶部表面111上，并且囊封衬底11的顶部表面111和电气组件12a、12b的一部分。在一些实施例中，封装主体13包含具有分散在其中的填充物的环氧树脂。
屏蔽层14安置在封装主体13的外表面上并且覆盖封装主体13、电气组件12a、12b和衬底11的侧表面113。屏蔽层14电连接到衬底11的接地元件11g。在一些实施例中，屏蔽层14直接地接触衬底11的接地元件11g。在一些实施例中，屏蔽层14是保形屏蔽件。屏蔽层14与衬底11的底部表面112对齐，例如，屏蔽层14的底部与衬底的底部表面112基本上共面。在一些实施例中，屏蔽层14是导电薄膜，并且可以包含(例如)铝(Al)、铜(Cu)、铬(Cr)、锡(Sn)、金(Au)、银(Ag)、镍(Ni)或不锈钢、或混合物、合金或它的其它组合。屏蔽层14可以包含单个导电层或多个导电层。在一些实施例中，屏蔽层14包含多个导电层，并且多个导电层可以包含相同材料，或多个导电层中的一个可以包含不同材料，或多个导电层中的每一个可以包含与多个导电层中的其它导电层不同的材料。在一些实施例中，屏蔽层14的每个导电层具有高达约200微米(μm)的厚度，例如，高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm，或高达约500纳米(nm)，以及低至约100nm或更少、低至约50nm或更少，或低至约10nm或更少。在一些实施例中，屏蔽层14包含多个导电层，并且不同导电层可以具有不同的厚度。
互连元件15安置在衬底11的底部表面112上。在一些实施例中，互连元件15可为(例如)焊料球或导电衬垫。互连元件15提供用于半导体封装装置1的输入和输出电连接。在一些实施例中，互连元件15中的一或多个借助于包含于衬底11中的互连结构电连接到电气组件12a、12b。在一些实施例中，至少一个互连元件15是接地电气互连元件，并且通过包含于衬底11中的互连结构电连接到接地元件11g。
介电层16安置在衬底11的底部表面112上。虽然也可以使用具有足够的绝缘性能的其它的介电材料，但是介电层16可以是阻焊层。介电层16的侧表面与衬底11的横向表面113对齐，例如，介电层16的侧表面与衬底11的横向表面113基本上共面。
绝缘膜17安置在介电层16上。绝缘膜17覆盖互连元件15中的每一个的第一部分，并且暴露互连元件15中的每一个的第二部分。也就是说，绝缘膜17覆盖互连元件15中的每一个的侧面部分的一部分，并且暴露互连元件15中的每一个的底部部分。绝缘膜17的侧表面与衬底11的横向表面113以及介电层16的侧表面对齐，例如，绝缘膜17的侧表面与衬底11的横向表面113以及介电层16的侧表面基本上共面。如图1中所描绘，介电层16的侧表面和绝缘膜17的侧表面从屏蔽层14中暴露。在一些实施例中，绝缘膜17的顶部及底部表面是基本上平坦的。换句话说，绝缘膜17的厚度是基本上均匀的。在一些实施例中，绝缘膜17在介电层16上连续地延伸，使得覆盖一个互连元件15的绝缘膜17的一部分连接到覆盖另一互连元件15的绝缘膜17的另一部分。在一些实施例中，绝缘膜17选自热固化材料(例如，热固化树脂)或光敏感材料(例如，紫外(UV)固化树脂)，或由热固化材料(例如，热固化树脂)或光敏感材料(例如，紫外(UV)固化树脂)形成。
由于绝缘膜17形成于衬底11的底部表面112上方且覆盖互连元件15的部分，所以绝缘膜17可以在衬底11上释放压力，这继而可以将互连元件15的焊接点可靠性改进为底层封装装置载体。此外，安置在衬底11的底部表面112上方的绝缘膜17可以连同屏蔽层14一起操作以进一步改进EMI屏蔽的有效性，例如，相对于穿过半导体封装装置1的底部的电磁发射或通过防止在互连元件15与屏蔽层14之间的不希望的短路。
图2说明根据本发明的一些实施例的半导体封装装置2的截面图。半导体封装装置2类似于图1中所示的半导体封装装置1，不同之处在于介电层26和绝缘膜27的侧表面并不与衬底11的横向表面113对齐。换句话说，在介电层26的侧表面与衬底11的横向表面113之间，以及在绝缘膜27的侧表面与衬底11的横向表面113之间形成空间，并且介电层26和绝缘膜27的侧表面相对于衬底11的横向表面113向内凹陷。在一些实施例中，介电层26的侧表面与绝缘膜27的侧表面对齐，例如，介电层26的侧表面与绝缘膜27的侧表面基本上共面。
如图2中所说明，屏蔽层24的一部分在衬底11的底部表面112的一部分上延伸，但是并不接触互连元件15。换句话说，屏蔽层24通过绝缘膜27与互连元件15电隔离，在屏蔽层24与绝缘膜27之间存在间隙(然而在其它实施例中可以省略间隙)。由于屏蔽层24的一部分形成于衬底11的底部表面112上以保护互连元件15免受EMI的影响，所以EMI屏蔽的有效性进一步得到加强。
图3A-3E说明根据本发明的一些实施例的半导体制造方法。
参考图3A，提供包含多个衬底31的衬底条带，并且多个衬底31的提供允许同时制造多个半导体封装装置。衬底31可以是(例如)印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底31可以包含互连结构，例如，RDL或接地元件31g。在一些实施例中，接地元件31g是随后从衬底31的横向表面313中暴露的通孔。在一些实施例中，接地元件31g是随后从衬底31的横向表面313中暴露的金属层。在一些实施例中，接地元件31g是随后从衬底31的横向表面313中暴露的金属迹线。
电气组件32a、32b安装在每个衬底31的顶部表面311上。电气组件32a可以是有源组件，例如，IC芯片或裸片。电气组件32b可以是无源电气组件，例如，电容器、电阻器或电感器。每个电气组件32a、32b可以电连接到另一电气组件32a、32b中的一或多个且电连接到衬底31(例如，电连接到RDL)，并且电连接可以借助于倒装芯片或导线接合技术实现。
封装主体33形成于每个衬底31的顶部表面311上以囊封衬底31的顶部表面311的一部分和电气组件32a、32b。在一些实施例中，封装主体33包含具有分散在其中的填充物的环氧树脂。封装主体33可以通过模制技术(例如，传递模制或压缩模制)形成。
参考图3B，多个互连元件35形成于每个衬底31的底部表面312上。在一些实施例中，互连元件35可为(例如)焊料球或导电衬垫。互连元件35提供用于得到的半导体封装装置的输入和输出电连接。在一些实施例中，互连元件35中的一或多个借助于包含于衬底31中的互连结构电连接到电气组件32a、32b。在一些实施例中，至少一个互连元件35是接地电气互连元件，并且通过包含于衬底31中的互连结构电连接到接地元件31g。
绝缘膜37形成于每个衬底31的底部表面312上以基本上完全覆盖衬底31的底部表面312和互连元件35。换句话说，绝缘膜37与互连元件35相符。在一些实施例中，绝缘膜37通过以下操作形成：(a)混合稀释剂与绝缘墨以形成绝缘膜37的材料；(b)在衬底31的底部表面312和互连元件35上涂覆绝缘膜37的材料；以及(c)固化材料以形成绝缘膜37。在操作(b)中，涂覆可以通过喷射来实现。在一些实施例中，绝缘膜37选自热固化树脂或UV固化树脂或由热固化树脂或UV固化树脂形成，并且在操作(c)中，固化可以通过热固化或UV固化实现。
参考图3C，执行单一化以分离出个体半导体封装装置。也就是说，穿过封装主体33和包含衬底31的衬底条带执行单一化。举例来说，可以通过使用切割锯、激光或其它适当的切割技术执行单一化。如图3C中所描绘，绝缘膜37的侧表面与每个衬底31的横向表面313对齐。
参考图3D，形成屏蔽层34以覆盖封装主体33的外表面和衬底31的横向表面313。屏蔽层34直接地接触且电连接到衬底31的接地元件31g。在一些实施例中，屏蔽层34是保形屏蔽件。屏蔽层34与衬底31的底部表面312对齐。在一些实施例中，可以通过溅射或其它合适的沉积技术形成屏蔽层34。在一些实施例中，屏蔽层34是导电薄膜，并且可以包含(例如)Al、Cu、Cr、Sn、Au、Ag、Ni或不锈钢，或混合物、合金或它的其它组合。
屏蔽层34可以包含单个导电层或多个导电层。在一些实施例中，屏蔽层34包含多个导电层，并且多个导电层可以包含相同材料，或多个导电层中的一个可以包含不同材料，或多个导电层中的每一个可以包含与多个导电层中的其它导电层不同的材料。在一些实施例中，屏蔽层34的每个导电层具有高达约200μm的厚度，例如，高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm，或高达约500nm，以及低至约100nm或更少、低至约50nm或更少，或低至约10nm或更少。在一些实施例中，屏蔽层34包含多个导电层，并且不同导电层可以具有不同的厚度。
参考图3E，从衬底31的底部表面312和互连元件35移除绝缘膜37以形成半导体封装装置3。在一些实施例中，可以通过以下操作移除绝缘膜37：(a)在液体的化学浴(例如，氢氧化钠(NaOH))中浸渍绝缘膜37；以及(b)使用喷水移除绝缘膜37。在其它实施例中，在衬底31的底部表面312上保留绝缘膜37的一部分以形成图1中描绘的半导体封装装置1。在一些实施例中，阻焊层(图3A-3E中未示出)在形成绝缘膜37之前形成于衬底31的底部表面312上，并且绝缘膜37形成于阻焊层上。
在没有在形成屏蔽层之前形成以覆盖互连元件的绝缘膜存在的情况下，当溅射金属以形成屏蔽层时，屏蔽层很可能电连接到互连元件以引起不希望的短路。如图3A-3E中所示，通过在形成屏蔽层34之前形成绝缘膜37以覆盖互连元件35，绝缘膜37可以防止互连元件35与屏蔽层34之间的不希望的短路，这继而可以增加半导体封装装置3的可靠性且降低制造成本。
图4A-4D说明根据本发明的一些实施例的半导体制造方法。在图3B中所示的形成互连元件35的操作之后执行图4A-4D中所示的操作。
参考图4A，在形成互连元件35之后，掩模框47m安置于或形成于衬底31的底部表面312上。绝缘膜47可以形成于每个衬底31的底部表面312上，例如，通过喷射涂覆技术。绝缘膜47覆盖通过掩模框47m暴露的衬底31的底部表面312。绝缘膜47覆盖互连元件35。在形成绝缘膜47之后移除掩模框47m。在一些实施例中，通过以下操作形成绝缘膜47：(a)混合稀释剂和绝缘墨以形成绝缘膜47的材料；(b)在互连元件35和通过掩模框47m暴露的衬底31的底部表面312上涂覆绝缘膜47的材料；以及(c)固化材料以形成绝缘膜47。在操作(b)中，涂覆可以通过喷射来实现。在一些实施例中，绝缘膜47选自热固化树脂或UV固化树脂或由热固化树脂或UV固化树脂形成。
参考图4B，可执行单一化以分离出个体半导体封装装置。也就是说，穿过封装主体33和包含衬底31的衬底条带执行单一化。举例来说，可以通过使用切割锯、激光或其它适当的切割技术执行单一化。如图4B中所描绘，绝缘膜47的侧表面并不与衬底31的横向表面313对齐，并且在移除掩模框47m之后在绝缘膜47的侧表面与衬底31的横向表面313之间形成空间。
参考图4C，形成屏蔽层44以覆盖封装主体33的外表面、衬底31的横向表面313和衬底31的底部表面312的一部分。屏蔽层44通过绝缘膜47与互连元件35电隔离。屏蔽层44直接地接触且电连接到衬底31的接地元件31g。在一些实施例中，屏蔽层44是保形屏蔽件。在一些实施例中，可以通过溅射或其它合适的沉积技术形成屏蔽层44。在一些实施例中，屏蔽层44是导电薄膜，并且可以包含(例如)Al、Cu、Cr、Sn、Au、Ag、Ni或不锈钢，或混合物、合金或它的其它组合。
屏蔽层44可以包含单个导电层或多个导电层。在一些实施例中，屏蔽层44包含多个导电层，并且多个导电层可以包含相同材料，或多个导电层中的一个可以包含不同材料，或多个导电层中的每一个可以包含与多个导电层中的其它导电层不同的材料。在一些实施例中，屏蔽层44的每个导电层具有高达约200μm的厚度，例如，高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm，或高达约500nm，以及低至约100nm或更少、低至约50nm或更少，或低至约10nm或更少。在一些实施例中，屏蔽层44包含多个导电层，并且不同导电层可以具有不同的厚度。
参考图4D，从衬底31的底部表面312和互连元件35移除绝缘膜47以形成半导体封装装置4。在一些实施例中，可以通过以下操作移除绝缘膜47：(a)在液体的化学浴(例如，NaOH)中浸渍绝缘膜47；以及(b)使用喷水移除绝缘膜47。在其它实施例中，在衬底31的底部表面312上保留绝缘膜47的一部分以形成图2中描绘的半导体封装装置2。在一些实施例中，阻焊层(图4A-4D中未示出)在形成绝缘膜47之前形成于衬底31的底部表面312上，并且绝缘膜47形成于阻焊层上。
如上所述，通过在形成屏蔽层44之前形成绝缘膜47以覆盖互连元件35，绝缘膜47可以防止互连元件35与屏蔽层44之间的不希望的短路，这继而可以增加半导体封装装置4的可靠性且降低制造成本。
图5A-5D说明根据本发明的一些实施例的半导体制造方法。在图3B中所示的形成互连元件35的操作之后执行图5A-5D中所示的操作。
参考图5A，在形成互连元件35之后，第一绝缘膜56安置于或形成于每个衬底31的底部表面312上以覆盖衬底31的底部表面312和互连元件35的一部分。在一些实施例中，通过以下操作形成第一绝缘膜56：(a)混合稀释剂和绝缘墨以形成第一绝缘膜56的材料；(b)在衬底31的底部表面312和互连元件35的一部分上涂覆第一绝缘膜56的材料；以及(c)固化材料以形成第一绝缘膜56。在操作(b)中，涂覆可以通过喷射实现。在一些实施例中，第一绝缘膜56选自热固化树脂或UV固化树脂或由热固化树脂或UV固化树脂形成。在一些实施例中，第一绝缘膜56安置在衬底31的底部表面312上，方法是在衬底31的底部表面312上附接具有孔的第一绝缘膜56以通过孔暴露互连元件35的一部分。
第二绝缘膜57形成于第一绝缘膜56上以覆盖第一绝缘膜56和从第一绝缘膜56中暴露的互连元件35的剩余的部分。在一些实施例中，通过以下操作形成第二绝缘膜57：(a)混合稀释剂和绝缘墨以形成第二绝缘膜57的材料；(b)在衬底31的底部表面312和互连元件35的剩余的部分上涂覆第二绝缘膜57的材料；以及(c)固化第二绝缘膜57。在操作(b)中，涂覆可以通过喷射来实现。在一些实施例中，第二绝缘膜57选自热固化树脂或UV固化树脂或由热固化树脂或UV固化树脂形成。在一些实施例中，第一绝缘膜56和第二绝缘膜57由相同材料形成。替代地，第一绝缘膜56和第二绝缘膜57由不同材料形成。
参考图5B，可执行单一化以分离出个体半导体封装装置。也就是说，穿过封装主体33和包含衬底31的衬底条带执行单一化。举例来说，可以通过使用切割锯、激光或其它适当的切割技术执行单一化。如图5B中所描绘，第一绝缘膜56的侧表面与衬底31的横向表面313对齐，并且第二绝缘膜57的侧表面与第一绝缘膜56的侧表面对齐。
参考图5C，形成屏蔽层34以覆盖封装主体33的外表面和衬底31的横向表面313。屏蔽层34直接地接触且电连接到衬底31的接地元件31g。在一些实施例中，屏蔽层34是保形屏蔽件。屏蔽层34与衬底31的底部表面312对齐。在一些实施例中，可以通过溅射或其它合适的沉积技术形成屏蔽层34。在一些实施例中，屏蔽层34是导电薄膜，并且可以包含(例如)Al、Cu、Cr、Sn、Au、Ag、Ni或不锈钢，或混合物、合金或它的其它组合。
屏蔽层34可以包含单个导电层或多个导电层。在实施例中，屏蔽层34包含多个导电层，并且多个导电层可以包含相同材料，或多个导电层中的一个可以包含不同材料，或多个导电层中的每一个可以包含与多个导电层中的其它导电层不同的材料。在一些实施例中，屏蔽层34的每个导电层具有高达约200μm的厚度，例如，高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm，或高达约500nm，以及低至约100nm或更少、低至约50nm或更少，或低至约10nm或更少。在一些实施例中，屏蔽层34包含多个导电层，并且不同导电层可以具有不同的厚度。
参考图5D，从互连元件35移除第二绝缘膜57以形成与图1中所示的半导体封装装置1类似的半导体封装装置5。在一些实施例中，还从互连元件35移除覆盖互连元件35的第一绝缘膜56的一部分。在一些实施例中，可以通过以下操作移除第二绝缘膜57：(a)在液体的化学浴(例如，NaOH)中浸渍第二绝缘膜57；以及(b)使用喷水移除第二绝缘膜57。在一些实施例中，通过类似操作结合或依序借助于第二绝缘膜57可以移除覆盖互连元件35的第一绝缘膜56的一部分。在一些实施例中，阻焊层(图5A-5D中未示出)在形成第一绝缘膜56之前形成于衬底31的底部表面312上，并且第一绝缘膜56形成于阻焊层上。在一些实施例中，第一绝缘膜56的粘附性大于第二绝缘膜57的粘附性，使得可以移除第二绝缘膜57，而在衬底31的底部表面312上保留第一绝缘膜56。
如上所述，通过在形成屏蔽层34之前形成第一绝缘膜56和第二绝缘膜57以覆盖互连元件35，第一绝缘膜56和第二绝缘膜57可以防止互连元件35与屏蔽层34之间的不希望的短路，这继而可以增加半导体封装装置的可靠性且降低制造成本。
图6A和6B说明根据本发明的一些实施例的半导体制造方法。图6A和6B中所示的操作是图4A中所示的形成绝缘膜47的额外的实施例。也就是说，在形成图3B中所示的互连元件35的操作之后且在图4B中所示的单一化的操作之前执行图6A和6B中所示的操作。
参考图6A，在形成互连元件35之后，形成绝缘膜67以基本上完全覆盖每个衬底31的底部表面312和互连元件35。绝缘膜67可以包含UV固化树脂，或可以由UV固化树脂形成。掩模膜69安置于衬底31的底部表面312上方。在一些实施例中，掩模膜69是光可成像掩模膜。掩模膜69经图案化以包含至少两个部分，其包含透射UV光的第一部分69a和阻断UV光的第二部分69b。将光刻技术应用到经图案化掩模膜69。在光刻技术的操作之后，移除在掩模膜69的第二部分69b之下且并不被UV光辐射的绝缘膜67的一部分以形成如图6B中所示的绝缘膜67。
如图6B中所示，绝缘膜67的侧表面并不与衬底31的横向表面313对齐。在绝缘膜67的侧表面与衬底31的横向表面313之间形成空间。
如本文中所使用，术语“基本上”、“实质”、“近似”和“约”用于指示和解释小的变化。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。作为另一实例，膜或层的厚度“基本上均匀”可以是指膜或层的平均厚度的小于或等于±10％的标准偏差，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。术语“基本上共面”可指位于沿着相同平面的在数微米(μm)内的两个表面，例如位于沿着相同平面的在100μm内、在80μm内、在60μm内、在40μm内、在30μm内、在20μm内、在10μm内或在1μm内。如果两个表面或组件之间的角为例如90°±10°，例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°，那么两个表面或组件可被认为“基本上垂直”。当结合事件或情况使用时，术语“基本上”、“实质”、“近似”和“约”可以是指其中事件或情况精确出现的例子，以及其中事件或情况非常近似出现的例子。
在一些实施例的描述中，组件提供于另一组件“上”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触或直接接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
此外，有时在本文中以范围格式呈现量、比率和其它数值。可以理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地规定为范围界限的数值，且还包含涵盖于所述范围内的所有个体数值或子范围，如同明确地规定每一数值和子范围一般。
尽管已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书定义的本发明的真实精神和范围。所述图式可能未必按比例绘制。归因于制造过程中的变量等等，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改都意图在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所揭示的方法，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (5)

1.一种制造半导体封装装置的方法，其包括：
提供包括接地元件的衬底；
在所述衬底的顶部表面上安置裸片；
在所述衬底的所述顶部表面上形成封装主体以覆盖所述裸片；
在所述衬底的底部表面上形成互连元件；
在所述衬底的所述底部表面上安置第一绝缘膜，其中所述第一绝缘膜覆盖所述互连元件的第一部分并且暴露所述互连元件的第二部分；
在所述第一绝缘膜和所述互连元件的第二部分上形成第二绝缘膜，其中所述第二绝缘膜与所述互连元件相符；
在形成所述第二绝缘膜之后，在所述封装主体的外表面和所述衬底的横向表面上形成屏蔽层，其中所述屏蔽层连接到所述接地元件；以及
在形成所述屏蔽层之后，移除所述第二绝缘膜。
2.根据权利要求1所述的方法，其中安置所述第一绝缘膜包括在所述衬底的所述底部表面上附接具有孔的所述第一绝缘膜以通过所述孔暴露所述互连元件的所述第二部分。
3.根据权利要求1所述的方法，其中形成所述第二绝缘膜包括：
在所述第一绝缘膜和所述互连元件的第二部分上涂覆所述第二绝缘膜的材料；以及
固化所述材料以形成所述第二绝缘膜。
4.根据权利要求3所述的方法，其中所述第二绝缘膜的所述材料选自热固化树脂或UV固化树脂，并且固化所述材料包括执行热固化或UV固化。
5.根据权利要求1所述的方法，其中移除所述第二绝缘膜包括：
在液体中浸渍所述第二绝缘膜；以及
通过使用喷水移除所述第二绝缘膜。
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