CN106972005B - 半导体封装装置及其制造方法 - Google Patents

半导体封装装置及其制造方法 Download PDF

Info

Publication number
CN106972005B
CN106972005B CN201610812803.6A CN201610812803A CN106972005B CN 106972005 B CN106972005 B CN 106972005B CN 201610812803 A CN201610812803 A CN 201610812803A CN 106972005 B CN106972005 B CN 106972005B
Authority
CN
China
Prior art keywords
shield
carrier
antenna
semiconductor package
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610812803.6A
Other languages
English (en)
Other versions
CN106972005A (zh
Inventor
廖国宪
林政男
府玠辰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN106972005A publication Critical patent/CN106972005A/zh
Application granted granted Critical
Publication of CN106972005B publication Critical patent/CN106972005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)

Abstract

本揭露涉及一种半导体封装装置及其制造方法。根据本揭露之实施例，所述半导体封装装置包括一载体、一第一天线、一第二天线、一封装体及一第一屏蔽。所述载体具有一天线区域及一组件区域。所述第一天线形成于所述天线区域上。所述第二天线自所述天线区域延伸至所述第一天线上方。所述第二天线与所述第一天线电连接。所述封装体包括覆盖所述组件区域之一第一部分及覆盖所述天线区域之一第二部分。所述第一屏蔽适形地形成于所述封装体之所述第一部分上，并暴露所述封装体之所述第二部分。

Description

半导体封装装置及其制造方法
技术领域
本揭露涉及一种半导体封装装置及其制造方法，特别是有关一种具有天线及屏蔽罩的半导体封装装置及其制造方法。
背景技术
基于对半导体封装装置的处理速度及较小体积的需求，半导体装置已逐渐地变得更复杂。较快的处理速度需包括较高的频率速度，其意味信号位准之间的转换更频繁，导致发射的电磁波具有较高频率或较短波长。电磁波可自一源半导体装置发射，亦可由邻近的半导体装置发射。若由邻近半导体装置所发射的电磁波较高，则会影响发射电磁波的半导体装置的邻近半导体装置的操作。此现象有时视作电磁干扰(EMI)。随着半导体装置体积的缩小，在一电子系统内会具有较高密度的半导体装置，故较小体积的半导体装置的电磁干扰会更严重且会对邻近的半导体装置产生不要的电磁放射。
降低电磁干扰的方法的一为遮蔽半导体封装装置内的一组半导体装置。所述遮蔽可藉由一导电的外罩或外壳来达成。所述导电的外罩或外壳接地且固定于所述封装的外部。当封装内的电磁放射发射至所述外罩的内表面时，至少一部分的辐射可被接地，从而减少通过所述外罩且影响邻近半导体装置的辐射程度。同样地，当邻近半导体装置的电磁放射发射至所述外罩的外表面时，相似地接地功能可降低所述封装内的半导体装置的电磁放射。
然而，电磁辐射的屏蔽会增加半导体装置的总体积，故其可能无法满足高密度集成电路的需求。
发明内容
本发明的一方面涉及一种半导体封装装置，其包括一载体、一封装体、一电子组件、一天线装置、一第一屏蔽及一第二屏蔽。所述载体具有一第一区域、一第二区域及一侧表面。所述载体包括自所述侧表面暴露的一第一接地部。所述封装体包括覆盖所述第一区域的一第一部分及覆盖所述第二区域的一第二部分。所述第一部分具有一第一上表面及一第一侧表面，且所述第二部分具有一第二上表面及一第二侧表面。所述电子组件置于所述载体的所述第一区域上且被所述封装体的所述第一部分包覆。所述天线装置置于所述载体的所述第二区域上且与所述电子组件电连接，其中所述天线装置的至少一部分被所述封装体的所述第二部分包覆。所述第一屏蔽适形地置于所述封装体的所述第一部分的所述第一上表面及所述第一侧表面上。所述第一屏蔽与所述第一接地部直接接触。所述第二屏蔽置于所述封装体的所述第一部分与所述封装体的所述第二部分之间。所述第二屏蔽与所述第一屏蔽接触。所述封装体的所述第二部分的所述第二上表面及所述第二侧表面自所述第一屏蔽暴露。
本发明的一方面涉及一种半导体封装装置，其包括一载体、一第一天线、一第二天线、一封装体及一第一屏蔽。所述载体具有一天线区域及一组件区域。所述第一天线形成于所述天线区域上。所述第二天线自所述天线区域延伸至所述第一天线上方。所述第二天线与所述第一天线电连接。所述封装体包括覆盖所述组件区域的一第一部分及覆盖所述天线区域的一第二部分。所述第一屏蔽适形地形成于所述封装体的所述第一部分上，并暴露所述封装体的所述第二部分。
本发明的一方面涉及一种半导体封装装置包括，一载体、一封装体、一第一屏蔽、一第一天线及一第二天线。所述载体具有一第一表面，所述第一表面包括一第一区域及一第二区域。所述封装体包括覆盖所述第一区域的一第一部分及覆盖所述第二区域的一第二部分。所述第一屏蔽适形地形成于所述封装体的所述第一部分上，并暴露所述封装体的所述第二部分。所述第一天线形成于所述封装体的所述第二部分的一上表面。所述第二天线形成于所述载体的所述第二区域上且被所述封装体的所述第二部分包覆。所述第二天线与所述第一天线电连接。
附图说明
图1为根据本揭露的一实施例的一半导体封装装置的透视图。
图2为根据本揭露的一实施例的一半导体封装装置的剖面图。
图3为根据本揭露的一实施例的一半导体封装装置的剖面图。
图4为根据本揭露的一实施例的一半导体封装装置的剖面图。
图5A为根据本揭露的一实施例的一半导体封装装置的透视图。
图5B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图6A为根据本揭露的一实施例的一半导体封装装置的透视图。
图6B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图7A为根据本揭露的一实施例的一半导体封装装置的透视图。
图7B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图8A为根据本揭露的一实施例的一半导体封装装置的透视图。
图8B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图9A为根据本揭露的一实施例的一半导体封装装置的透视图。
图9B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图10A为根据本揭露的一实施例的一半导体封装装置的透视图。
图10B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图11A为根据本揭露的一实施例的一半导体封装装置的透视图。
图11B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图12A为根据本揭露的一实施例的一半导体封装装置的透视图。
图12B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图13A为根据本揭露的一实施例的一半导体封装装置的透视图。
图13B为根据本揭露的一实施例的一半导体封装装置的剖面图。
图14A、14B、14C、14D、14E、14F及14G为根据本揭露的一实施例的制造过程。
图15A、15B、15C及15D为根据本揭露的一实施例的制造过程。
图16A、16B及16C为根据本揭露的一实施例的制造过程。
图17A、17B、17C、17D、17E、17F及17G为根据本揭露的一实施例的制造过程。
图18A、18B、18C及18D为根据本揭露的一实施例的制造过程。
图19A、19B、19C、19D、19E及19F为根据本揭露的一实施例的制造过程。
组件符号标示于图中，且于实施方式中用于表示相同或相似组件。本揭露的详细说明将载于实施方式及其所对应的图式中。
具体实施方式
由于以外罩或外壳作为电磁干扰的屏蔽会增加半导体封装装置的体积，故此种屏蔽将不适于小体积的半导体装置的实施。本揭露记载适用于小体积的半导体封装装置的电磁干扰的屏蔽的技术，其可进一步降低制造成本。
图1为根据本揭露的实施例的一半导体封装装置1001的透视图。所述半导体封装装置1001包括一载体10、多个电子组件11、一天线12、一第一封装体13、一第二封装体14、一第一屏蔽15及一第二屏蔽16。
所述载体10可为一印刷电路版，例如纸基铜箔积层板(paper-based copper foillaminate)、复合铜箔积层板(composite copper foil laminate)或聚合物浸渍玻璃纤维基铜箔积层板(polymer-impregnated glass-fiber-based copper foil laminate)。所述载体10包括一第一区域10A及邻近于所述第一区域10A的一第二区域10B。所述载体10可包括内部连接结构(未显示于图1中)，例如重新分布层(RDL)，其用于所述等电子组件11之间的电连接及/或所述等电子组件11与所述天线12之间的电连接。
所述等电子组件11置于所述载体10的所述第一区域10A上。所述等电子组件11可为主动组件、被动组件或其组合。主动组件可为集成芯片(IC)或裸片。被动组件可为电容、电阻或电感。各电子组件11可与其余的一或多个电子组件11、所述载体10(例如连接至RDL)或所述天线12电连接。所述电连接可藉由覆晶或引线接合的技术达成。
所述天线12置于所述载体10的所述第二区域10B的上表面上。所述天线12可为芯片天线。
所述第一封装体13置于所述载体10的所述第一区域10A的上表面上，并包覆所述等电子组件11。在部分实施例中，所述第一封装体13包括具有分散填充物于其中的环氧树脂。
所述第二封装体14置于所述载体10的所述第二区域10B的上表面上，并包覆所述天线12。在部分实施例中，所述第二封装体14包括具有分散填充物于其中的环氧树脂。在部分实施例中，所述第二封装体14与所述第一封装体13具有相同的材料。在部分实施例中，所述第二封装体14与所述第一封装体13具有不同的材料。在部分实施例中，所述第一封装体13与所述第二封装体14是整体的形成，例如：使用相同材料在相同制程步骤中以相同的制程技术形成。
所述第一屏蔽15置于所述第一封装体13的外表面上，并覆盖所述第一封装体13及电子组件11。在部分实施例中，所述第一屏蔽15是为全覆盖屏蔽(conformal shield)。在部分实施例中，所述第一屏蔽15为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述第一屏蔽15可包括单一导电层或多层导电层。在部分实施例中，所述第一屏蔽15包括多层导电层，其中各导电层可具有相同的材料、各导电层可皆具有不同材料或部分导电层可具有不同材料。在部分实施例中，所述第一屏蔽15的各导电层的厚度可大于约200微米(μm)、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米(nm)且可小于约100纳米、可小于约50纳米或可小于约10纳米。在部分实施例中，所述第一屏蔽15包括多层导电层，各导电层具有不同的厚度。
所述第二屏蔽16置于所述载体上10且位于所述第一封装体13及所述第二封装体14之间。在部分实施例中，所述第二屏蔽16为分段型屏蔽(compartment shield)，其在所述载体10的第一区域10A及所述载体10的第二区域10B之间延伸跨越载体10的整个上表面。所述第二屏蔽16与所述第一屏蔽15电连接。在部分实施例中，所述第二屏蔽16藉由其侧边161、162与所述第一屏蔽15电连接。在部分实施例中，所述第二屏蔽16进一步藉由其上表面163与所述第一屏蔽15电连接。所述第二屏蔽16可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
所述第一屏蔽15及所述第二屏蔽16不论分开抑或结合皆可降低电磁放射的影响(如电磁干扰或串音干扰)。举例而言，所述第一屏蔽15及所述第二屏蔽16可阻挡(至少部分)所述第一屏蔽15及所述第二屏蔽16外部产生的电磁放射，使其不被所述半导体封装装置1001内的电子组件11所接收；所述第一屏蔽15及所述第二屏蔽16亦可阻挡(至少部分)所述半导体封装装置1001内的电子组件11所发射的电磁放射；且所述第一屏蔽15及所述第二屏蔽16亦可阻挡(至少部分)所述第一封装体13及所述第二封装体14之间的电磁放射。
图2为根据本揭露的实施例的一半导体封装装置1002的剖面图。图2所揭的实施例为图1的半导体封装装置1001的例子。所述半导体封装装置1002包括一载体10、多个电子组件11、一天线12、一第一封装体13、一第二封装体14、一第一屏蔽15及一第二屏蔽16。
所述载体10可为一印刷电路版，例如纸基铜箔积层板、复合铜箔积层板或聚合物浸渍玻璃纤维基铜箔积层板。所述载体10包括一第一区域10A及邻近于所述第一区域10A的一第二区域10B。所述载体10可包括内部连接结构10R，例如重新分布层，其用于所述等电子组件11之间的电连接及/或所述等电子组件11与所述天线12之间的电连接。
所述等电子组件11置于所述载体10的所述第一区域10A上。所述等电子组件11可为主动组件、被动组件或其组合。主动组件可为集成芯片或裸片。被动组件可为电容、电阻或电感。各电子组件11可与其余的一或多个电子组件11、所述载体10(例如连接至内部连接结构10R)或所述天线12电连接。所述电连接可藉由覆晶或引线接合的技术达成。
所述天线12置于所述载体10的所述第二区域10B的上表面上。所述天线12可为芯片天线。
所述第一封装体13置于所述载体10的所述第一区域10A的上表面上，并包覆所述等电子组件11。在部分实施例中，所述第一封装体13包括具有分散填充物于其中的环氧树脂。
所述第二封装体14置于所述载体10的所述第二区域10B的上表面上，并包覆所述天线12。在部分实施例中，所述第二封装体14包括具有分散填充物于其中的环氧树脂。在部分实施例中，所述第二封装体14与所述第一封装体13具有相同的材料。在部分实施例中，所述第二封装体14与所述第一封装体13具有不同的材料。在部分实施例中，所述第一封装体13与所述第二封装体14是整体的形成，例如：使用相同材料在相同制程步骤中以相同的制程技术形成。
所述第一屏蔽15置于所述第一封装体13的外表面上，并覆盖所述第一封装体13及电子组件11。所述第一屏蔽15覆盖所述第一封装体13的上表面133及侧表面132及所述载体10的侧表面101。所述第一屏蔽15与暴露于所述载体10的侧表面101的第一接地部10G1电连接。所述第二封装体14的侧表面142及上表面143自所述第一屏蔽15暴露，故在所揭示的实施例中，所述第一屏蔽15并未阻隔所述天线12所发射或接收的电磁能量。在部分实施例中，所述第一屏蔽15为全覆盖屏蔽。在部分实施例中，所述第一屏蔽15为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
所述第一屏蔽15可包括单一导电层或多层导电层。在部分实施例中，所述第一屏蔽15包括多层导电层，其中各导电层可具有相同的材料、各导电层可皆具有不同材料或部分导电层可具有不同材料。在部分实施例中，所述第一屏蔽15的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。在部分实施例中，所述第一屏蔽15包括多层导电层，各导电层具有不同的厚度。
所述第二屏蔽16置于所述载体上10且位于所述第一封装体13及所述第二封装体14之间。在部分实施例中，所述第二屏蔽16为分段型屏蔽，其在所述载体10的第一区域10A及所述载体10的第二区域10B之间延伸跨越载体10的整个上表面。所述第二屏蔽16与所述第一屏蔽15电连接。所述第二屏蔽16与所述第一封装体13的侧表面131及所述第二封装体14的侧表面141直接接触。所述第二屏蔽16具有一第一端16A及与所述第一端16A相对的一第二端16B。在部分实施例中，所述第一端16A较所述第二端16B粗(例如以图2水平方向测量)。
如图2所示，所述第二屏蔽16的第一端16A自所述第一封装体13及所述第二封装体14暴露，而在第二屏蔽16上方产生一孔隙16h(例如一凹槽)。所述第二屏蔽16的第一端16A与所述第一屏蔽15电连接。在图2所揭的实施例中，所述第一屏蔽15的一部分延伸进入所述孔隙16h，并与所述第二屏蔽16接触，使所述第一屏蔽15在所述孔隙16h中形成如图所示的凹陷部分。所述第二屏蔽16的第二端16B与暴露于所述载体10的上表面的一第二接地部10G2电连接。所述第二屏蔽16可为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
所述第一屏蔽15及所述第二屏蔽16不论分开抑或结合皆可降低电磁放射的影响(如电磁干扰或串音干扰)。举例而言，所述第一屏蔽15及所述第二屏蔽16可阻挡(至少部分)所述第一屏蔽15及所述第二屏蔽16外部产生的电磁放射，使其不被所述半导体封装装置1002内的电子组件11所接收；所述第一屏蔽15及所述第二屏蔽16亦可阻挡(至少部分)所述半导体封装装置1002内的电子组件11所发射的电磁放射；且所述第一屏蔽15及所述第二屏蔽16亦可阻挡(至少部分)所述第一封装体13及所述第二封装体14之间的电磁放射。
图1及图2所示的实施例揭示用于小体积半导体封装的电磁屏蔽的改良。图1及图2的电磁屏蔽的优点在于不需使用遮蔽盖。由于遮蔽盖为安装至半导体封装的分离组件，其需经过额外处理或放置，故会使半导体封装体积过于庞大。相较的下，所述第一屏蔽15及所述第二屏蔽16可直接形成在适当的位置上，故不会使半导体封装体积过于庞大。在部分实施例中，所述第一屏蔽15及所述第二屏蔽16可薄至微米或纳米等级。因此，相较于使用遮蔽盖，可降低整个封装的尺寸(例如高度、宽度及/或体积)。此外。由于所述第一屏蔽15及所述第二屏蔽16可直接形成在适当的位置上，故可免除有关处理及放置遮蔽盖的成本。图1及图2的实施例的另一优点在于电子组件11及天线12是分别由第一封装体13及第二封装体14保护，此可降低或最小化电子组件11及天线12的损毁及污染。
图3为根据本揭露的实施例的一半导体封装装置1003的剖面图。图3的半导体封装装置1003与图2的半导体封装装置1002相似，其相异处在于图3的半导体封装装置1003没有图2的孔隙16h，且图2的第二屏蔽16是由图3的第二屏蔽26取代。图3的第二屏蔽26垂直延伸(如图所示的方向)，俾使所述第二屏蔽26的第一端26A与第一封装体13的上表面133及第二封装体14的上表面143实质上共平面。所述第二屏蔽26的第一端26A与所述第一屏蔽15连接。所述第二屏蔽26可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
所述第一屏蔽15及所述第二屏蔽26不论分开抑或结合皆可降低电磁放射的影响(如电磁干扰或串音干扰)。举例而言，所述第一屏蔽15及所述第二屏蔽26可阻挡(至少部分)所述第一屏蔽15及所述第二屏蔽26外部产生的电磁放射，使其不被所述半导体封装装置1003内的电子组件11所接收；所述第一屏蔽15及所述第二屏蔽26亦可阻挡(至少部分)所述半导体封装装置1003内的电子组件11所发射的电磁放射；且所述第一屏蔽15及所述第二屏蔽26亦可阻挡(至少部分)所述第一封装体13及所述第二封装体14之间的电磁放射。
图4为根据本揭露的实施例的一半导体封装装置1004的剖面图。图4的半导体封装装置1004与图2的半导体封装装置1002相似，其相异处在于图4的半导体封装装置1004没有图2的孔隙16h，且图4的封装体覆盖第二屏蔽16的第一端16A。因此，第二屏蔽16的第一端16A并未与第一屏蔽15电连接。覆盖所述第一端16A的封装体可为所述第一封装体13的一部分或所述第二封装14的一部分(其可为一单一封装体的一部分)。如图2所示，所述第二屏蔽26与暴露于所述载体10的上表面的第二接地部10G2电连接且所述第一屏蔽15与暴露于所述载体10的侧表面101的第一接地部10G1电连接。如前段关于图2的讨论，所述第一屏蔽15及所述第二屏蔽26不论分开抑或结合皆可降低电磁放射的影响。
图5A为根据本揭露的实施例的一半导体封装装置1005的透视图。图5A的半导体封装装置1005与图1的半导体封装装置1001相似，其相异处在于图5A的半导体封装装置1005以一印刷式天线(printed antenna)22取代图1的天线12。所述印刷式天线22形成于所述载体10的第二区域10B的上表面上。所述印刷式天线22被第二封装体14包覆。在部分实施例中，所述印刷式天线22是藉由印刷过程将导电墨水图案化于所述第二区域10B的上表面上而形成。所述导电墨水包括金属材料，如银、镍或铜。所述第二区域10B中被图案化的上表面为聚合物(如聚对苯二甲酸乙二醇酯(PET)或其他树脂)或纸。
图5B为根据本揭露的实施例的一半导体封装装置1005的剖面图。图5B的半导体封装装置1005与图2的半导体封装装置1002相似，其相异处在于图5B的半导体封装装置1005以一印刷式天线22取代图2的天线12。所述印刷式天线22藉由载体10内的内部连接结构10R与电子组件11电连接。
图6A为根据本揭露的实施例的一半导体封装装置1006的透视图。图6A的半导体封装装置1006与图1的半导体封装装置1001相似，其相异处在于图6A的半导体封装装置1006以一冲压金属天线(stamped metal antenna)32取代图1的天线12。所述冲压金属天线32安装于所述载体10的第二区域10B的上表面上。所述冲压金属天线32被第二封装体14包覆。在部分实施例中，所述冲压金属天线32是藉由冲压导电金属(如金属薄片、箔等)来形成适合的特征以产生所需的频带响应。
图6B为根据本揭露的实施例的一半导体封装装置1006的剖面图。图6B的半导体封装装置1006与图2的半导体封装装置1002相似，其相异处在于图6B的半导体封装装置1006以冲压金属天线32取代图2的天线12。所述冲压金属天线32藉由载体10内的内部连接结构10R与电子组件11电连接。所述冲压金属天线32的一部分于所述载体10的上表面的上方延伸。
图7A为根据本揭露的实施例的一半导体封装装置1007的透视图。图7A的半导体封装装置1007与图1的半导体封装装置1001相似，其相异处在于图7A的半导体封装装置1007以印刷式天线22及冲压金属天线32取代图1的天线12。所述印刷天线22如图5A及5B所示形成于所述载体10的第二区域10B的上表面上。所述冲压金属天线32如图6A及6B所示安装于所述载体10的第二区域10B的上表面上。在部分实施例中，所述印刷式天线22为金属线图案、平板天线或天线数组。
图7B为根据本揭露的实施例的一半导体封装装置1007的剖面图。图7B的半导体封装装置1007与图2的半导体封装装置1002相似，其相异处在于图7B的半导体封装装置1007以印刷式天线22及冲压金属天线32取代图2的天线12。所述印刷式天线22及冲压金属天线32藉由载体10内的内部连接结构10R与电子组件11电连接。所述冲压金属天线32与所述印刷式天线22电连接。所述冲压金属天线32的一部分于所述印刷式天线22的上方延伸。
图8A为根据本揭露的实施例的一半导体封装装置1008的透视图。图8A的半导体封装装置1008与图1的半导体封装装置1001相似，其相异处在于图8A的半导体封装装置1008以金属涂层天线42及被动组件47取代图1的天线12。所述金属涂层天线42形成于所述第二封装体14的上表面上。在部分实施例中，所述金属涂层天线42是由金属材料(如银、镍或铜)以溅镀技术形成。所述被动组件47置于所述载体10的所述第二区域10B的上表面上。所述被动组件47与所述金属涂层天线42电连接。在部分实施例中，所述被动组件47为电阻、电容或电感。在部分实施例中，所述被动组件47代表多个被动组件，如调整电路。
图8B为根据本揭露的实施例的一半导体封装装置1008的剖面图。图8B的半导体封装装置1008与图2的半导体封装装置1002相似，其相异处在于图8B的半导体封装装置1008以金属涂层天线42及被动组件47取代图2的天线12。所述被动组件47与所述金属涂层天线42电连接。在部分实施例中，所述被动组件47藉由形成于所述第二封装体14内的导电柱43与所述金属涂层天线42电连接。所述被动组件47被所述第二封装体14包覆，且藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。
图9A为根据本揭露的实施例的一半导体封装装置1009的透视图。图9A的半导体封装装置1009与图1的半导体封装装置1001相似，其相异处在于图9A的半导体封装装置1009以如图8A及8B所示的金属涂层天线42及连通柱57取代图1的天线12。所述连通柱57贯穿所述第二封装体14并与所述金属涂层天线42连接。
图9B为根据本揭露的实施例的一半导体封装装置1009的剖面图。图9B的半导体封装装置1009与图2的半导体封装装置1002相似，其相异处在于图9B的半导体封装装置1009以金属涂层天线42及连通柱57取代图2的天线12。所述连通柱57贯穿所述第二封装体14并将所述金属涂层天线42与所述载体10的第二区域10B的上表面上的导电垫54连接。所述连通柱57藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。
图10A为根据本揭露的实施例的一半导体封装装置1010的透视图。图10A的半导体封装装置1010与图1的半导体封装装置1001相似，其相异处在于图10A的半导体封装装置1010以如图5A及5B所示的印刷式天线22及如图9A及9B所示的金属涂层天线42及连通柱57取代图1的天线12。
图10B为根据本揭露的实施例的一半导体封装装置1010的剖面图。图10B的半导体封装装置1010与图2的半导体封装装置1002相似，其相异处在于图10B的半导体封装装置1010以印刷式天线22、金属涂层天线42及连通柱57取代图2的天线12。所述印刷式天线22藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。所述连通柱57贯穿所述第二封装体14并将所述金属涂层天线42与所述印刷式天线22连接。
图11A为根据本揭露的实施例的一半导体封装装置1011的透视图。图11A的半导体封装装置1011与图1的半导体封装装置1001相似，其相异处在于图11A的半导体封装装置1011以如图5A及5B所示的印刷式天线22及如图8A及8B所示的金属涂层天线42及被动组件47取代图1的天线12。所述被动组件47与所述金属涂层天线42及所述印刷式天线22电连接。
图11B为根据本揭露的实施例的一半导体封装装置1011的剖面图。图11B的半导体封装装置1011与图2的半导体封装装置1002相似，其相异处在于图11B的半导体封装装置1011以印刷式天线22、金属涂层天线42及被动组件47取代图2的天线12。所述印刷式天线22藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。所述被动组件47与所述金属涂层天线42及所述印刷式天线22电连接。所述被动组件47藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。
图12A为根据本揭露的实施例的一半导体封装装置1012的透视图。图12A的半导体封装装置1012与图1的半导体封装装置1001相似，其相异处在于图12A的半导体封装装置1012以如图5A及5B所示的印刷式天线22、如图6A及6B所示的冲压金属天线32及如图8A及8B所示的金属涂层天线42及被动组件47取代图1的天线12。
图12B为根据本揭露的实施例的一半导体封装装置1012的剖面图。图12B的半导体封装装置1012与图2的半导体封装装置1002相似，其相异处在于图12B的半导体封装装置1012以印刷式天线22、冲压金属天线32、金属涂层天线42及被动组件47取代图2的天线12。所述印刷式天线22藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。所述冲压金属天线32与所述印刷式天线22电连接。所述冲压金属天线32的一部分于所述印刷式天线22的上方延伸。所述冲压金属天线32藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。所述被动组件47与所述金属涂层天线42及与所述冲压金属天线32电连接的印刷式天线22电连接，俾以在不占据额外空间下增加天线的长度。在部分实施例中，所述被动组件47藉由形成于所述第二封装体14内的导电柱43与所述金属涂层天线42电连接。所述被动组件47藉由所述载体10内的所述内部连接结构10R与电子组件11电连接。
图13A为根据本揭露的实施例的一半导体封装装置1013的透视图。图13A的半导体封装装置1013与图1的半导体封装装置1001相似，其相异处在于图13A的半导体封装装置1013以如图5A及5B所示的印刷式天线22、如图6A及6B所示的冲压金属天线32及如图8A及8B所示的金属涂层天线42及金属柱67取代图1的天线12。
图13B为根据本揭露的实施例的一半导体封装装置1013的剖面图。图13B的半导体封装装置1013与图2的半导体封装装置1002相似，其相异处在于图13B的半导体封装装置1013以印刷式天线22、冲压金属天线32、金属涂层天线42及金属柱67取代图2的天线12。所述冲压金属天线32与所述印刷式天线22电连接。所述冲压金属天线32的一部分于所述印刷式天线22的上方延伸。所述金属涂层天线42藉由所述金属柱67与所述冲压金属天线32电连接，所述金属柱67与所述印刷式天线22电连接，俾以在不占据额外空间下增加天线的长度。因此，所述金属涂层天线42、所述冲压金属天线32及所述印刷式天线22互相电连接。
图14A-14G为根据本揭露的一实施例的一半导体的制造过程。
参考图14A，提供一载体100。所述载体100可为多个基板(如同时制造的多个基板)的其中一基板。所述载体100可为一印刷电路版，例如纸基铜箔积层板、复合铜箔积层板或聚合物浸渍玻璃纤维基铜箔积层板。所述载体100可包括内部连接结构100R，例如重新分布层，其用于置于所述载体100上的组件之间的电连接。
电子组件111是安装于各载体100的上表面上。所述等电子组件111可为主动组件或被动组件。电子组件可藉由覆晶或引线接合至所述载体111。主动组件可为集成芯片或裸片。被动组件可为电容、电阻或电感。
天线112是安装于各载体100的上表面上。所述天线112与所述等电子组件111分离。如图所示，所述天线112为如集成芯片封装的组件，但此并非用以限制所述天线112。所述天线112可为芯片天线、印刷式天线、冲压金属天线或其组合。
参考图14B，分段型屏蔽116置于各载体100的上表面上，以将各载体100分隔为二或多个区域(例如：所述分段型屏蔽116为各区域的界线)。如图14B所示，分段型屏蔽116将载体100分隔为二个区域：第一区域100A及第二区域100B。所述等电子组件111是安装于所述第一区域100A上，而所述天线112是安装于所述第二区域100B上。所述分段型屏蔽116与一接地部10G2或其他接地部(如位于所述载体100周缘的接地部)电连接。在部分实施例中，所述分段型屏蔽116的顶部端较其底部端粗(例如以图14B水平方向测量)。所述分段型屏蔽116可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
参考图14C，一封装体113經形成以包覆所述载体100的上表面上、所述等电子组件111、所述天线112及所述分段型屏蔽116。在部分实施例中，所述封装体113包括具有分散填充物于其中的环氧树脂。所述封装体113可以膜制(molding)的技术形成，如转移膜制或加压膜制。
参考图14D，一孔隙116h形成于所述分段型屏蔽116上方，以暴露所述分段型屏蔽116的顶部部分的上表面。在部分实施例中，所述孔隙116h可藉由蚀刻技术、钻孔技术或雷射钻孔技术形成。
参考图14E，执行分离(singulation)步骤以分离个别的半导体封装装置1010b。亦即，所述分离步骤是穿过封装体113及载体100。所述分离步骤可藉由切割机、雷射或其他合适的切割技术来完成。
参考图14F，个别的半导体封装装置1010b是置于一载体200上。一光罩210形成于各半导体封装装置1010b的一部分上。所述光罩210覆盖所述载体100的侧表面102，并进一步覆盖包覆所述天线112的所述封装体113的第一部分的上表面1131及侧表面1132。所述光罩210暴露所述分段型屏蔽116的上表面及所述载体100的侧表面101，并进一步暴露所述封装体113包覆所述等电子组件111的第二部分的上表面1133及侧表面1134。
参考图14G，一全覆盖屏蔽115經形成以覆盖暴露于所述光罩210的部分，其包括所述分段型屏蔽116的上表面、所述载体100的侧表面101、所述封装体113包覆所述等电子组件111的第二部分的上表面1133及侧表面1134。接着，移除所述光罩210及所述载体200以形成半导体封装装置1010。
在部分实施例中，所述全覆盖屏蔽115是为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述全覆盖屏蔽115可藉由溅镀金属涂层或其他适合的制程来形成。所述全覆盖屏蔽115可包括单一导电层。在部分实施例中，所述全覆盖屏蔽115可包括多层导电层，其中各导电层可具有相同或不同的材料。在部分实施例中，所述全覆盖屏蔽115的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。
所述全覆盖屏蔽115及所述分段型屏蔽116不论分开抑或结合皆可降低电磁放射的影响(如电磁干扰或串音干扰)。举例而言，所述全覆盖屏蔽115及所述分段型屏蔽116可阻挡(至少部分)所述全覆盖屏蔽115及所述分段型屏蔽116外部产生的电磁放射，使其不被所述半导体封装装置1010内的电子组件111所接收；所述全覆盖屏蔽115及所述分段型屏蔽116亦可阻挡(至少部分)所述半导体封装装置1010内的电子组件111所发射的电磁放射；且所述全覆盖屏蔽115及所述分段型屏蔽116亦可阻挡(至少部分)所述封装体113的第一部分及所述封装体113的第二部分之间的电磁放射。
图15A-15D为根据本揭露的一实施例的一半导体的制造过程。图15A-15D所揭的操作是在图14B所揭的操作后执行。
参考图15A，一封装体113經形成以包覆所述载体100的上表面上、所述等电子组件11及所述天线112，并暴露所述分段型屏蔽116的上表面。换言的，所述封装体113的上表面与所述分段型屏蔽116的上表面实质上共平面。在部分实施例中，所述封装体113包括具有分散填充物于其中的环氧树脂。所述封装体113可以膜制的技术形成，如转移膜制或加压膜制。
参考图15B，执行分离步骤以分离个别的半导体封装装置1011b。所述分离步骤可藉由切割机、雷射或其他合适的切割技术来完成。
参考图15C，个别的半导体封装装置1011b是置于一载体200上。一光罩210形成于各半导体封装装置1011b的一部分上。所述光罩210覆盖所述载体100的侧表面102，并进一步覆盖包覆所述天线112的所述封装体113的第一部分的上表面1131及侧表面1132。所述光罩210暴露所述分段型屏蔽116的上表面及所述载体100的侧表面101，并进一步暴露所述封装体113包覆所述等电子组件111的第二部分的上表面1133及侧表面1134。
参考图15D，一全覆盖屏蔽115經形成以覆盖暴露于所述光罩210的部分，其包括所述分段型屏蔽116的上表面、所述载体100的侧表面101、所述封装体113包覆所述等电子组件111的第二部分的上表面1133及侧表面1134。所述全覆盖屏蔽115与所述分段型屏蔽116电连接。接着，移除所述光罩210及所述载体200以形成半导体封装装置1011。
在部分实施例中，所述全覆盖屏蔽115是为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述全覆盖屏蔽115可藉由溅镀金属涂层或其他适合的制程来形成。所述全覆盖屏蔽115可包括单一导电层。在部分实施例中，所述全覆盖屏蔽115可包括多层导电层，其中各导电层可具有相同或不同的材料。在部分实施例中，所述全覆盖屏蔽115的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。
所述全覆盖屏蔽115及所述分段型屏蔽116不论分开抑或结合皆可降低电磁放射的影响(如电磁干扰或串音干扰)。举例而言，所述全覆盖屏蔽115及所述分段型屏蔽116可阻挡(至少部分)所述全覆盖屏蔽115及所述分段型屏蔽116外部产生的电磁放射，使其不被所述半导体封装装置1011内的电子组件111所接收；所述全覆盖屏蔽115及所述分段型屏蔽116亦可阻挡(至少部分)所述半导体封装装置1011内的电子组件111所发射的电磁放射；且所述全覆盖屏蔽115及所述分段型屏蔽116亦可阻挡(至少部分)所述封装体113的第一部分及所述封装体113的第二部分之间的电磁放射。
图16A-16C为根据本揭露的一实施例的一半导体的制造过程。图16A-16C所揭的操作是在图14C所揭的操作后执行。
参考图16A，执行分离步骤以分离个别的半导体封装装置1012b。所述分离步骤可藉由切割机、雷射或其他合适的切割技术来完成。
参考图16B，个别的半导体封装装置1012b是置于一载体200上。一光罩210形成于各半导体封装装置1012b的一部分上。所述光罩210覆盖所述载体100的侧表面102，并进一步覆盖包覆所述天线112的所述封装体113的第一部分的上表面1131及侧表面1132。所述光罩210暴露所述载体100的侧表面101，并进一步暴露所述封装体113包覆所述等电子组件111的第二部分的上表面1133及侧表面1134。
参考图16C，一全覆盖屏蔽115經形成以覆盖暴露于所述光罩210的部分，其包括所述载体100的侧表面101、所述封装体113包覆所述等电子组件111的第二部分的上表面1133及侧表面1134。所述全覆盖屏蔽115与暴露于所述载体的侧表面101的一第一接地部10G1电连接。接着，移除所述光罩210及所述载体200以形成半导体封装装置1012。
所述全覆盖屏蔽115与所述第一接地部10G1电连接，且所述分段型屏蔽116与暴露于所述载体100的上表面的第二接地部电连接。因此，所述全覆盖屏蔽115及所述分段型屏蔽116可降低如上所讨论的电磁放射的影响。
在部分实施例中，所述全覆盖屏蔽115是为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述全覆盖屏蔽115可藉由溅镀金属涂层或其他适合的制程来形成。所述全覆盖屏蔽115可包括单一导电层。在部分实施例中，所述全覆盖屏蔽115可包括多层导电层，其中各导电层可具有相同或不同的材料。在部分实施例中，所述全覆盖屏蔽115的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。
图17A-17G为根据本揭露的一实施例的一半导体的制造过程。
参考图17A，提供一载体100。所述载体100可为多个基板(如同时制造的多个基板)的其中一基板。所述载体100可为一印刷电路版，例如纸基铜箔积层板、复合铜箔积层板或聚合物浸渍玻璃纤维基铜箔积层板。所述载体100可包括内部连接结构100R，例如重新分布层，其用于置于所述载体100上的组件之间的电连接。
电子组件111是安装于各载体100的上表面上。所述等电子组件111可为主动组件或被动组件。电子组件可藉由覆晶或引线接合至所述载体111。主动组件可为集成芯片或裸片。被动组件可为电容、电阻或电感。
一被动组件147安装于各载体10的上表面上。所述被动组件147与所述等电子组件111分隔。在部分实施例中，所述被动组件147为电阻、电容或电感。在部分实施例中，所述被动组件147代表多个被动组件，如调整电路。
参考图17B，一分段型屏蔽116置于各载体100的上表面上，以将各载体100分隔为二或多个区域。在图17B所示的实施例中，分段型屏蔽116将载体100分隔为二个区域：第一区域100A及第二区域100B。所述等电子组件111是安装于所述第一区域100A上，而所述被动组件147是安装于所述第二区域100B上。所述分段型屏蔽116与一接地部10G2或其他接地部(如位于所述载体100周缘的接地部)电连接。在部分实施例中，所述分段型屏蔽116的顶部端较其底部端粗(例如以图17B水平方向测量)。在部分实施例中，所述分段型屏蔽116可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
参考图17C，一封装体113經形成以包覆所述载体100的上表面上、所述等电子组件11、所述被动组件147及所述分段型屏蔽116。在部分实施例中，所述封装体113包括具有分散填充物于其中的环氧树脂。所述封装体113可以膜制(molding)的技术形成，如转移膜制或加压膜制。
参考图17D，一孔隙116h(或孔洞)形成于所述分段型屏蔽116上方，以暴露所述分段型屏蔽116的顶部部分的上表面，且一孔隙147h(或孔洞)形成于所述被动组件147上方，以暴露所述被动组件147的一端点。在部分实施例中，所述等孔隙116h、147h可藉由蚀刻技术、钻孔技术或雷射钻孔技术形成。
参考图17E，执行分离(singulation)步骤以分离个别的半导体封装装置1017b。所述分离步骤可藉由切割机、雷射或其他合适的切割技术来完成。
参考图17F，个别的半导体封装装置1017b是置于一载体200上。一光罩210形成于各半导体封装装置1017b的一部分上。所述光罩210覆盖所述载体100的侧表面102，并进一步覆盖所述封装体113的上表面的第一部分1131A及所述封装体113包覆所述被动组件147的一部分的侧表面1132。所述光罩210暴露所述分段型屏蔽116的上表面、所述载体100的侧表面101、所述封装体113的上表面的第二部分1131B及所述被动组件147的所暴露的端点，并进一步暴露所述封装体113包覆所述等电子组件111的一部分的上表面1133及侧表面1134。
参考图17G，一全覆盖屏蔽115經形成以覆盖所述分段型屏蔽116的上表面、所述载体100的侧表面101、所述封装体113包覆所述等电子组件111的一部分的上表面1133及侧表面1134。一金属涂层天线242形成于所述封装体113的上表面的所述第一部分1131A上及所述被动组件147所暴露的端点上。接着，移除所述光罩210及所述载体200以形成半导体封装装置1017。
所述全覆盖屏蔽115与所述分段型屏蔽116电连接。因此，所述全覆盖屏蔽115及所述分段型屏蔽116可降低如上所讨论的电磁放射的影响。
在部分实施例中，所述全覆盖屏蔽115是为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述全覆盖屏蔽115可藉由溅镀金属涂层或其他适合的制程来形成。所述全覆盖屏蔽115可包括单一导电层。在部分实施例中，所述全覆盖屏蔽115可包括多层导电层，其中各导电层可具有相同或不同的材料。在部分实施例中，所述全覆盖屏蔽115的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。
在部分实施例中，在图17A所示的安装所述被动组件147的前，一印刷式天线形成于所述载体100的所述第二区域100B的上表面上，以形成如图11B所示的半导体封装装置1011。在部分实施例中，所述印刷式天线是藉由印刷过程将导电墨水图案化在如聚对苯二甲酸乙二醇酯或纸上而形成。所述导电墨水包括金属材料，如银、镍或铜。
在部分实施例中，在图17A所示的安装所述被动组件147的前，一印刷式天线形成于所述载体100的所述第二区域100B的上表面上，且一冲压金属天线是放置或形成以在所述印刷式天线上方延伸并与所述印刷式天线电连接，以形成如图12B所示的半导体封装装置1012。在部分实施例中，所述印刷式天线是藉由印刷过程将导电墨水图案化在如聚对苯二甲酸乙二醇酯或纸上而形成。所述导电墨水包括金属材料，如银、镍或铜。在部分实施例中，所述冲压金属天线是藉由冲压导电金属(如金属薄片、箔等)来形成适合的特征以产生所需的频带响应。
图18A-18D为根据本揭露的一实施例的一半导体的制造过程。
参考图18A，提供一载体100。所述载体100可为多个基板(如同时制造的多个基板)的其中一基板。所述载体100可为一印刷电路版，例如纸基铜箔积层板、复合铜箔积层板或聚合物浸渍玻璃纤维基铜箔积层板。所述载体100可包括内部连接结构100R，例如重新分布层，其用于置于所述载体100上的组件之间的电连接。
电子组件111是安装于各载体100的上表面上。所述等电子组件111可为主动组件或被动组件。电子组件可藉由覆晶或引线接合至所述载体111。主动组件可为集成芯片或裸片。被动组件可为电容、电阻或电感。
一分段型屏蔽116置于各载体100的上表面上，以将各载体100分隔为二或多个区域(例如：所述分段型屏蔽116为各区域的界线)。在图18A所示的实施例中，分段型屏蔽116将载体100分隔为二个区域：第一区域100A及第二区域100B。所述等电子组件111是安装于所述第一区域100A上。所述分段型屏蔽116与一接地部10G2或其他接地部(如位于所述载体100周缘的接地部)电连接。在部分实施例中，所述分段型屏蔽116的顶部端较其底部端粗(例如以图18B水平方向测量)。所述分段型屏蔽116可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
一封装体113經形成以包覆所述载体100的上表面上、所述等电子组件111及所述分段型屏蔽116。在部分实施例中，所述封装体113包括具有分散填充物于其中的环氧树脂。所述封装体113可以膜制(molding)的技术形成，如转移膜制或加压膜制。
一孔隙116h形成于所述分段型屏蔽116上方，以暴露所述分段型屏蔽116的顶部部分的上表面。在部分实施例中，所述孔隙116h可藉由蚀刻技术、钻孔技术或雷射钻孔技术形成。
一连通柱157經形成以贯穿所述封装体113，以接触所述载体100的一导电垫154。所述连通柱157可藉由以下步骤形成：使用雷射钻孔或蚀刻对所述封装体113钻孔以形成一孔洞而暴露所述导电垫154及以一导电材料填充所述孔洞。
参考图18B，执行分离(singulation)步骤以分离个别的半导体封装装置1018b。所述分离步骤可藉由切割机、雷射或其他合适的切割技术来完成。
参考图18C，个别的半导体封装装置1018b是置于一载体200上。一光罩210形成于各半导体封装装置1018b的一部分上。所述光罩210覆盖所述载体100的侧表面102，并进一步覆盖所述封装体113的上表面的第一部分1131A及所述封装体113包覆所述连通柱157的一部分的侧表面1132。所述光罩210暴露所述分段型屏蔽116的上表面、所述载体100的侧表面101、所述封装体113的上表面的第二部分1131B及所述连通柱157的上表面，并进一步暴露所述封装体113包覆所述等电子组件111的一部分的上表面1133及侧表面1134。
参考图18D，一全覆盖屏蔽115經形成以覆盖所述分段型屏蔽116的上表面及所述载体100的侧表面101，并进一步覆盖所述封装体113包覆所述等电子组件111的一部分的上表面1133及侧表面1134。一金属涂层天线242形成于所述封装体113的上表面的所述第一部分1131A上及所述连通柱157的上表面上。接着，移除所述光罩210及所述载体200以形成半导体封装装置1018。
所述全覆盖屏蔽115与所述分段型屏蔽116电连接。因此，所述全覆盖屏蔽115及所述分段型屏蔽116可降低如上所讨论的电磁放射的影响。
在部分实施例中，所述全覆盖屏蔽115是为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述全覆盖屏蔽115可藉由溅镀金属涂层或其他适合的制程来形成。所述全覆盖屏蔽115可包括单一导电层。在部分实施例中，所述全覆盖屏蔽115可包括多层导电层，其中各导电层可具有相同或不同的材料。在部分实施例中，所述全覆盖屏蔽115的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。
在部分实施例中，在形成所述封装体113前，一印刷式天线可形成于所述载体100的所述第二区域100B的上表面上，以形成如图10B所示的半导体封装装置1010。在部分实施例中，所述印刷式天线是藉由印刷过程将导电墨水图案化在如聚对苯二甲酸乙二醇酯或纸上而形成。所述导电墨水包括金属材料，如银、镍或铜。
图19A-19F为根据本揭露的一实施例的一半导体的制造过程。
参考图19A，提供一载体100。所述载体100可为多个基板(如同时制造的多个基板)的其中一基板。所述载体100可为一印刷电路版，例如纸基铜箔积层板、复合铜箔积层板或聚合物浸渍玻璃纤维基铜箔积层板。所述载体100可包括内部连接结构100R，例如重新分布层，其用于置于所述载体100上的组件之间的电连接。
电子组件111是安装于各载体100的上表面上。所述等电子组件111可为主动组件或被动组件。电子组件可藉由覆晶或引线接合至所述载体111。主动组件可为集成芯片或裸片。被动组件可为电容、电阻或电感。
一印刷式天线122形成于所述载体10的上表面上。所述印刷式天线122与所述等电子组件111分离。在部分实施例中，所述印刷式天线122是藉由印刷过程将导电墨水图案化于如聚对苯二甲酸乙二醇酯或纸上而形成。所述导电墨水包括金属材料，如银、镍或铜。
一冲压金属天线232是放置或形成以在所述印刷式天线122上方延伸并与所述印刷式天线122电连接。在部分实施例中，所述冲压金属天线232是藉由冲压导电金属(如金属薄片、箔等)来形成适合的特征以产生所需的频带响应。
一分段型屏蔽116置于各载体100的上表面上，以将各载体100分隔为二或多个区域。在图19A所示的实施例中，分段型屏蔽116将载体100分隔为二个区域：第一区域100A及第二区域100B。所述等电子组件111是安装于所述第一区域100A上，且所述冲压金属天线232是安装于所述第二区域100B上。所述分段型屏蔽116与一接地部10G2或其他接地部(如位于所述载体100周缘的接地部)电连接。在部分实施例中，所述分段型屏蔽116的顶部端较其底部端粗(例如以图19B水平方向测量)。在部分实施例中，所述分段型屏蔽116可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。
参考图19B，一封装体113經形成以包覆所述载体100的上表面上、所述等电子组件111、所述印刷式天线122、所述冲压金属天线232及所述分段型屏蔽116。在部分实施例中，所述封装体113包括具有分散填充物于其中的环氧树脂。所述封装体113可以膜制的技术形成，如转移膜制或加压膜制。
参考图19C，一孔隙116h(或孔洞)形成于所述分段型屏蔽116上方，以暴露所述分段型屏蔽116的顶部部分的上表面，且一孔隙232h(或孔洞)形成于所述冲压金属天线232上方，以暴露所述冲压金属天线232的一部分。在部分实施例中，所述等孔隙116h、232h可藉由蚀刻技术、钻孔技术或雷射钻孔技术形成。
参考图19D，执行分离步骤以分离个别的半导体封装装置1019b。所述分离步骤可藉由切割机、雷射或其他合适的切割技术来完成。
参考图19E，个别的半导体封装装置1019b是置于一载体200上。一光罩210形成于各半导体封装装置1019b的一部分上。所述光罩210覆盖所述载体100的侧表面102，并进一步覆盖所述封装体113的上表面的第一部分1131A及所述封装体113包覆所述印刷式天线122及所述冲压金属天线232的一部分的侧表面1132。所述光罩210暴露所述分段型屏蔽116的上表面、所述载体100的侧表面101、所述封装体113的上表面的第二部分1131B及所述冲压金属天线232所暴露的部分，并进一步暴露所述封装体113包覆所述等电子组件111的一部分的上表面1133及侧表面1134。
参考图19F，一全覆盖屏蔽115經形成以覆盖所述分段型屏蔽116的上表面及所述载体100的侧表面101，并进一步覆盖所述封装体113包覆所述等电子组件111的一部分的上表面1133及侧表面1134。一金属涂层天线242形成于所述封装体113的上表面的所述第一部分1131A上及所述冲压金属天线232所暴露的部分上。接着，移除所述光罩210及所述载体200以形成半导体封装装置1019。
所述全覆盖屏蔽115与所述分段型屏蔽116电连接。因此，所述全覆盖屏蔽115及所述分段型屏蔽116可降低如上所讨论的电磁放射的影响。
在部分实施例中，所述全覆盖屏蔽115是为导电薄膜，其可包括铝、铜、铬、锡、金、银、镍、不锈钢、其混合物、合金或其他结合。所述全覆盖屏蔽115可藉由溅镀金属涂层或其他适合的制程来形成。所述全覆盖屏蔽115可包括单一导电层。在部分实施例中，所述全覆盖屏蔽115可包括多层导电层，其中各导电层可具有相同或不同的材料。在部分实施例中，所述全覆盖屏蔽115的各导电层的厚度可大于约200微米、可大于约150微米、可大于约100微米、可大于约50微米、可大于约10微米、可大于约5微米、可大于约1微米或可大于约500纳米且可小于约100纳米、可小于约50纳米或可小于约10纳米。
本揭露所载的用语「大约」、「实质上」及「约」是用以记载小变化。当所述等用语用于一般情况或状况时，其可代表精准的描述所述情况或状况，亦可代表接近所描述的情况或状况。举例而言，当所述等用语用于描述一数值，其可代表所述数值可具有小于等于±10％的变化、小于等于±5％的变化、小于等于±4％的变化、小于等于±3％的变化、小于等于±2％的变化、小于等于±1％的变化、小于等于±0.5％的变化、小于等于±0.1％的变化或小于等于±0.05％的变化。举例而言，若两个数值可视为「实质上」相同，其可代表所述等数值与所述等数值的平均数的差异小于等于±10％、小于等于±5％、小于等于±4％、小于等于±3％、小于等于±2％、小于等于±1％、小于等于±0.5％、小于等于±0.1％或小于等于±0.05％。
若两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则所述等表面可视为共平面或实质上共平面。
此外，总数、比例或其他数值以范围的形式来表示，此并非用以限制所述具体的数字，而是包括在范围内的任何数字或其子范围。
本揭露所载的用语「传导地」或「导电地」代表传导电流的能力。导电性的其中一种计量为西门子/公尺(Siemens per meter or S/m)。通常导电材料具有大于约104S/m的导电性，如至少大于约105S/m的导电性或至少大于约106S/m的导电性。材料的导电性可因温度而变化。除非特别说明，否则材料的导电性皆于室温下量测。
虽然本发明的技术内容与特征如上所述，然于本发明的技术领域具有通常知识者仍可在不悖离本发明的教导与揭露下进行许多变化与修改。因此，本发明的范畴并非限定于已揭露的实施例而是包括不悖离本发明的其他变化与修改，其如下列权利要求书所涵盖的范畴。

Claims (19)

1.一种半导体封装装置，其包括：
一载体，其具有一第一区域、一第二区域及一侧表面；
一封装体，其包括覆盖所述第一区域的一第一部分及覆盖所述第二区域的一第二部分，其中所述封装体的所述第二部分界定一孔隙，其位于所述封装体的所述第二部分的一上表面中；
一电子组件，其置于所述载体的所述第一区域上且被所述封装体的所述第一部分包覆；
一印刷式天线，其置于所述载体的所述第二区域上；
一冲压金属天线，其置于所述印刷式天线上方，所述冲压金属天线具有与所述印刷式天线电连接的一第一端及自所述孔隙暴露的一第二端；
一金属涂层天线，其置于所述封装体的所述第二部分上，所述金属涂层天线延伸通过所述孔隙与所述冲压金属天线的所述第二端直接接触。
2.如权利要求1的半导体封装装置，其中所述载体进一步包括一内部连接结构，且所述印刷式天线经由所述内部连接结构电连接至所述电子组件。
3.如权利要求1的半导体封装装置，其进一步包括一分段型屏蔽，其置于所述封装体的所述第一部分与所述封装体的所述第二部分之间，其中所述分段型屏蔽的一第一端的一部分从所述封装体暴露。
4.如权利要求3的半导体封装装置，其进一步包括一全覆盖屏蔽，其覆盖所述封装体的所述第一部分，其中所述全覆盖屏蔽电连接至所述分段型屏蔽的所述第一端的所述暴露部分。
5.如权利要求4的半导体封装装置，其中所述载体包括一第一接地部，所述第一接地部从所述侧表面暴露，且所述全覆盖屏蔽电连接至所述第一接地部。
6.如权利要求5的半导体封装装置，其中所述载体进一步包括一第二接地部，所述第二接地部从所述载体的一上表面暴露，且与所述分段型屏蔽电连接。
7.如权利要求4的半导体封装装置，其中所述全覆盖屏蔽具有与所述载体的所述侧表面实质上共平面的一侧表面。
8.如权利要求3的半导体封装装置，其中：
所述分段型屏蔽进一步包含与所述第一端相对的一第二端；
所述第一端相较于所述第二端更远离所述载体的所述上表面；
所述第二端面对所述载体的所述上表面；及
所述第一端较所述第二端粗。
9.如权利要求1的半导体封装装置，其中所述金属涂层天线自所述冲压金属天线延伸远离所述电子组件。
10.一种半导体封装装置，其包括：
一载体，其具有一顶部表面，所述顶部表面包括一天线区域及一组件区域；
一电子组件，其置于所述载体的所述组件区域上；
一被动组件，其置于所述载体的所述天线区域，所述被动组件包括一端；
一封装体，其包括覆盖所述组件区域的一第一部分及覆盖所述天线区域的一第二部分，所述封装体的所述第二部分界定一孔隙；及
一金属涂层天线，其置于所述封装体的所述第二部分上，所述金属涂层天线延伸通过所述孔隙与所述被动组件的所述端直接接触；
其中所述金属涂层天线自所述被动组件延伸远离所述电子组件。
11.如权利要求10的半导体封装装置，其中所述被动组件是一电阻、一电容或一电感。
12.如权利要求10的半导体封装装置，其中所述被动组件是一调整电路。
13.如权利要求10的半导体封装装置，其中所述载体进一步包括一内部连接结构，且所述被动组件经由所述内部连接结构电连接至所述电子组件。
14.如权利要求10的半导体封装装置，其进一步包括一分段型屏蔽，其置于所述封装体的所述第一部分与所述封装体的所述第二部分之间，其中所述分段型屏蔽的一第一端的一部分从所述封装体暴露。
15.如权利要求14的半导体封装装置，其进一步包括一全覆盖屏蔽，其覆盖所述封装体的所述第一部分，其中所述全覆盖屏蔽电连接至所述分段型屏蔽的所述第一端的所述暴露部分。
16.如权利要求15的半导体封装装置，其中所述载体包括一第一接地部，所述第一接地部从所述载体的一侧表面暴露，且所述全覆盖屏蔽电连接至所述第一接地部。
17.如权利要求16的半导体封装装置，其中所述载体进一步包括一第二接地部，所述第二接地部从所述载体的所述顶部表面暴露，且与所述分段型屏蔽电连接。
18.如权利要求14的半导体封装装置，其中：
所述分段型屏蔽进一步包含与所述第一端相对的一第二端；
所述第一端远离所述载体的所述顶部表面；
所述第二端面对所述载体的所述顶部表面；及
所述第一端较所述第二端粗。
19.如权利要求15的半导体封装装置，其中所述全覆盖屏蔽具有与所述载体的一侧表面实质上共平面的一侧表面。
CN201610812803.6A 2015-09-10 2016-09-09 半导体封装装置及其制造方法 Active CN106972005B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562216640P 2015-09-10 2015-09-10
US62/216,640 2015-09-10
US15/175,992 US10784208B2 (en) 2015-09-10 2016-06-07 Semiconductor package device and method of manufacturing the same
US15/175,992 2016-06-07

Publications (2)

Publication Number Publication Date
CN106972005A CN106972005A (zh) 2017-07-21
CN106972005B true CN106972005B (zh) 2021-01-19

Family

ID=58238964

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610812803.6A Active CN106972005B (zh) 2015-09-10 2016-09-09 半导体封装装置及其制造方法

Country Status (3)

Country Link
US (1) US10784208B2 (zh)
CN (1) CN106972005B (zh)
TW (1) TWI738664B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881882B2 (en) * 2016-01-06 2018-01-30 Mediatek Inc. Semiconductor package with three-dimensional antenna
WO2017189224A1 (en) 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
TWI622149B (zh) * 2017-01-03 2018-04-21 力成科技股份有限公司 封裝結構的製造方法
TWI612638B (zh) * 2017-01-25 2018-01-21 矽品精密工業股份有限公司 電子封裝件及其製法
US10497650B2 (en) * 2017-04-13 2019-12-03 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10622318B2 (en) * 2017-04-26 2020-04-14 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
US20190103365A1 (en) * 2017-09-29 2019-04-04 Nxp Usa, Inc. Selectively shielded semiconductor package
JP7028254B2 (ja) * 2017-11-20 2022-03-02 株式会社村田製作所 高周波モジュール
CN107910320A (zh) * 2017-12-07 2018-04-13 中芯长电半导体（江阴）有限公司 具有天线组件的半导体结构及其制备方法
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11251135B2 (en) * 2018-04-02 2022-02-15 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same
US10564679B2 (en) * 2018-04-05 2020-02-18 Samsung Electro-Mechanics Co., Ltd. Electronic device module, method of manufacturing the same and electronic apparatus
TWI647796B (zh) * 2018-04-09 2019-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
US10276511B1 (en) * 2018-04-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package and manufacturing method thereof
KR20200001102A (ko) * 2018-06-26 2020-01-06 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US10971461B2 (en) * 2018-08-16 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11088082B2 (en) * 2018-08-29 2021-08-10 STATS ChipPAC Pte. Ltd. Semiconductor device with partial EMI shielding and method of making the same
TWI695472B (zh) 2018-11-07 2020-06-01 欣興電子股份有限公司 晶片封裝結構及其製造方法
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US10784210B2 (en) * 2018-12-27 2020-09-22 STATS ChipPAC Pte. Ltd. Semiconductor device with partial EMI shielding removal using laser ablation
US10903561B2 (en) * 2019-04-18 2021-01-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN110323144B (zh) * 2019-06-24 2021-07-13 通富微电子股份有限公司技术研发分公司 一种电磁屏蔽封装器件及其制备方法
TWI707409B (zh) * 2019-07-31 2020-10-11 力成科技股份有限公司 可進行局部電磁屏蔽的晶片封裝方法
EP3817043A1 (en) * 2019-10-31 2021-05-05 Heraeus Deutschland GmbH & Co KG Electromagnetic interference shielding in recesses of electronic modules
US11316249B2 (en) * 2020-03-02 2022-04-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package
TW202135173A (zh) * 2020-03-13 2021-09-16 力成科技股份有限公司 具局部外金屬層的半導體封裝結構及其製法
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
CN111755424A (zh) * 2020-06-15 2020-10-09 深圳泰研半导体装备有限公司 一种在系统级封装实现选择性电磁屏蔽的工艺
US11664327B2 (en) * 2020-11-17 2023-05-30 STATS ChipPAC Pte. Ltd. Selective EMI shielding using preformed mask
US11616025B2 (en) 2020-12-18 2023-03-28 STATS ChipPAC Pte. Ltd. Selective EMI shielding using preformed mask with fang design
US11393698B2 (en) 2020-12-18 2022-07-19 STATS ChipPAC Pte. Ltd. Mask design for improved attach position
US11735830B2 (en) * 2021-08-06 2023-08-22 Advanced Semiconductor Engineering, Inc. Antenna device and method for manufacturing the same
US11869848B2 (en) 2021-08-11 2024-01-09 STATS ChipPAC Pte. Ltd. Semiconductor device and method of stacking devices using support frame

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102299142A (zh) * 2010-06-23 2011-12-28 环旭电子股份有限公司 具有天线的封装结构及其制作方法
US20120025356A1 (en) * 2010-08-02 2012-02-02 Kuo-Hsien Liao Semiconductor device packages having electromagnetic interference shielding and related methods
US8199518B1 (en) * 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
US20130093629A1 (en) * 2011-10-17 2013-04-18 Siliconware Precision Industries Co., Ltd. Packaging structure and method of fabricating the same
CN104157618A (zh) * 2014-08-07 2014-11-19 华进半导体封装先导技术研发中心有限公司 射频模块封装结构和封装工艺

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006008180A1 (en) * 2004-07-23 2006-01-26 Fractus S.A. Antenna in package with reduced electromagnetic interaction with on chip elements
CN1849052A (zh) * 2005-04-05 2006-10-18 鸿富锦精密工业（深圳）有限公司 电磁干扰屏蔽封装体及其制程
US8187920B2 (en) * 2009-02-20 2012-05-29 Texas Instruments Incorporated Integrated circuit micro-module
US8217272B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
US9007273B2 (en) * 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8786060B2 (en) * 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
JP2014217014A (ja) 2013-04-30 2014-11-17 株式会社東芝 無線装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199518B1 (en) * 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
CN102299142A (zh) * 2010-06-23 2011-12-28 环旭电子股份有限公司 具有天线的封装结构及其制作方法
US20120025356A1 (en) * 2010-08-02 2012-02-02 Kuo-Hsien Liao Semiconductor device packages having electromagnetic interference shielding and related methods
US20130093629A1 (en) * 2011-10-17 2013-04-18 Siliconware Precision Industries Co., Ltd. Packaging structure and method of fabricating the same
CN104157618A (zh) * 2014-08-07 2014-11-19 华进半导体封装先导技术研发中心有限公司 射频模块封装结构和封装工艺

Also Published As

Publication number Publication date
CN106972005A (zh) 2017-07-21
US10784208B2 (en) 2020-09-22
TWI738664B (zh) 2021-09-11
TW201719772A (zh) 2017-06-01
US20170077039A1 (en) 2017-03-16

Similar Documents

Publication Publication Date Title
CN106972005B (zh) 半导体封装装置及其制造方法
US9553072B2 (en) Semiconductor device package and method of manufacturing the same
US10332848B2 (en) Semiconductor package device and method of manufacturing the same
US8110902B2 (en) Chip package and manufacturing method thereof
US10424545B2 (en) Semiconductor package device and method of manufacturing the same
EP2787530B1 (en) High-frequency semiconductor package and high-frequency semiconductor device
US20180096967A1 (en) Electronic package structure and method for fabricating the same
US20100110656A1 (en) Chip package and manufacturing method thereof
CN108878407B (zh) 半导体封装装置及其制造方法
US9508657B2 (en) Semiconductor package
CN107946287B (zh) 半导体封装装置及其制造方法
US10756025B2 (en) Semiconductor package device and method of manufacturing the same
CN112053997A (zh) 半导体设备封装及其制造方法
US11996373B2 (en) Semiconductor device package and method of manufacturing the same
CN108074826A (zh) 电子封装件及其制法
US11532875B2 (en) Antenna module
US10373883B2 (en) Semiconductor package device and method of manufacturing the same
CN113675175A (zh) 半导体装置封装和其制造方法
US20120248585A1 (en) Electromagnetic interference shielding structure for integrated circuit substrate and method for fabricating the same
US20210249756A1 (en) Semiconductor device package and method of manufacturing the same
CN109411450B (zh) 半导体封装装置和其制造方法
US20220216171A1 (en) Chip package structure, preparation method, and electronic device
US20240038678A1 (en) Electronic device
US20200251449A1 (en) Semiconductor device package and method of manufacturing the same
KR20230161878A (ko) 반도체 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant