CN107644853B - 半导体装置封装和其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置封装，其包含衬底、第一电组件、第二电组件和設置于所述衬底的顶部表面上的导电框架。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述导电框架覆盖所述第一电组件，且包含所述导电框架的所述顶部部分中的至少一个开口，所述开口中的一者暴露所述第二电组件。所述导电框架的所述顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述半导体装置封装进一步包含与所述导电框架的所述顶部部分的所述顶部表面、所述导电框架的所述边沿的外部侧向表面和所述第二电组件的所述顶部表面接触的电磁干扰屏蔽体。

Description

半导体装置封装和其制造方法
本申请是申请日为2016年03月22日，申请号为201610164166.6，发明名称为“半导体装置封装和其制造方法”的申请的分案申请。
技术领域
本发明涉及半导体装置封装和其制造方法，且更特定来说，涉及具有屏蔽罩盖的半导体装置封装和其制造方法。
背景技术
在至少部分地由针对增强处理速度和较小大小的需求的驱动下，半导体装置已变得越来越复杂。增强的处理速度往往会涉及较高时钟速度，其可涉及信号电平之间更频繁的转换，此又可导致以较高频率或较短波长的较高电平的电磁发射。电磁发射可从源半导体装置辐射，且可入射于邻近半导体装置上。如果邻近半导体装置处的电磁发射的电平充分高，那么这些发射可不利地影响所述邻近半导体装置的操作。此现象有时被称作电磁干扰(EMI)。较小设定大小的半导体装置可通过在总电子系统内提供较高密度的半导体装置而使EMI加剧，且因此使邻近半导体装置处较高电平的非所要电磁发射加剧。
减少EMI的一个方式为屏蔽半导体装置封装内的一组半导体装置。特定来说，屏蔽可通过包含电接地并固定到封装外部的导电壳体或外壳而实现。当来自封装内部的电磁发射撞击壳体的内部表面时，这些发射的至少一部分可经电短接，由此减小可通过壳体并不利地影响邻近半导体装置的发射的电平。类似地，当来自邻近半导体装置的电磁发射撞击壳体的外部表面时，类似电短接可发生以减少封装内的半导体装置的EMI。
然而，EMI屏蔽增大半导体装置封装的总大小，且因此可能不满足由高密度集成电路的发展所引起的需求。
发明内容
根据本发明的实施例，半导体装置封装包含衬底、第一电组件、第二电组件、导电框架和电磁干扰屏蔽体。衬底具有顶部表面。第一电组件设置于所述衬底的顶部表面上。第二电组件设置于所述衬底的顶部表面上。第二电组件具有顶部表面。所述导电框架具有顶部部分和大体上垂直于所述顶部部分的边沿。所述顶部部分具有顶部表面。导电框架设置于所述衬底的顶部表面上以覆盖第一电组件。导电框架界定导电框架的顶部部分中的至少一个开口。至少一个开口暴露第二电组件。所述导电框架的顶部部分的顶部表面大体上与所述第二电组件的顶部表面共面。所述电磁干扰屏蔽体与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。
根据本发明的实施例，制造半导体装置封装的方法包括：(a)提供具有顶部表面的衬底；(b)将第一电组件和第二电组件附接在衬底的顶部表面上，所述第二电组件具有顶部部分；(c)将导电框架放置在衬底的顶部表面上以覆盖第一电组件，所述导电框架包含顶部部分和大体上垂直于所述顶部部分的边沿，所述顶部部分具有顶部表面，所述导电框架界定导电框架的顶部部分中的至少一个开口，至少一个开口暴露所述第二电组件，且导电框架的顶部部分的顶部表面大体上与第二电组件的顶部表面共面；(d)将电磁干扰屏蔽体放置在导电框架上以与导电框架的顶部部分的顶部表面、导电框架的边沿的外部侧向表面和第二电组件的顶部表面接触。
附图说明
图1A说明根据本发明的实施例的半导体装置封装的横截面图。
图1B说明根据本发明的实施例的半导体装置封装的俯视图。
图2A、图2B和图2C说明根据本发明的实施例的制造程序。
贯穿图式和详细描述使用共享参考数字以指示相同或类似组件。根据结合附图的以下详细描述，本发明将更为显而易见。
具体实施方式
由于呈外壳或壳体形式的EMI屏蔽增大半导体封装的大小，因此相反地指示此类屏蔽用于小半导体装置内的实施方案。本发明描述适用于较小半导体装置封装的EMI屏蔽技术，此另外减少制造成本。
图1A说明根据本发明的实施例的半导体装置封装1的横截面图。半导体装置封装1包含衬底10，多个有源电组件12、12'，多个其它电组件13、23、33，导电框架14和EMI屏蔽体16。
衬底10具有顶部表面101、与顶部表面101相反的底部表面102，和侧向表面103。侧向表面103在衬底10的外围边缘处，且在顶部表面101与底部表面102之间延伸。举例来说，衬底10可为印刷电路板，例如纸基铜箔层合物、复合物铜箔层合物或浸渍聚合物的基于玻璃纤维的铜箔层合物。衬底10可包含互连结构(图1A中未绘示)，例如，重布层(RDL)，以用于设置在衬底10的顶部表面101上的电组件13、23、33和/或有源电组件12、12'之间的电连接。
有源电组件12设置在衬底10的顶部表面101上。有源电组件12可为覆晶类型的半导体装置。根据本发明的另一实施例，有源电组件12可为线接合类型的半导体装置。举例来说，有源电组件12可为集成芯片(IC)或裸片。
有源电组件12的电接点12a由用于保护电接点12a的底胶11包覆。举例来说，底胶11可为环氧树脂或其它合适的材料。
电组件13、23、33设置在衬底10的顶部表面101上。举例来说，电组件13、23、33可为电容器、电阻器、电感器或其组合。电组件13具有两个电接点(电极)13a和13b，其各自分别具有表面13a1、13b1。
导电框架14具有顶部部分141、边沿(栅栏)142和至少一个隔室143。顶部部分141具有顶部表面1411。边沿142和隔室143大体上垂直于顶部部分141。导电框架14设置在衬底10的顶部表面101上以覆盖有源电组件12、12'和电组件33。导电框架14的顶部部分141具有至少一个开口14h以暴露电组件13、23。导电框架14的顶部部分141的顶部表面1411大体上与第一电组件13的表面13a1、13b1共面，所述第一电组件为在半导体装置封装1中垂直延伸之最高组件，其中术语“垂直地”指图1A中所绘示的定向。导电框架14可包含一或多种金属，或其混合物、合金，或其它组合。
导电框架14经由连接部件17设置在衬底10的顶部表面101上。即，导电框架14经由连接部件17电连接到衬底10的接地平面。举例来说，连接部件17可为导电接合材料。连接部件17通过等于或小于约0.2毫米(mm)的距离D而与有源电组件12分离，所述距离D例如小于或等于约0.19mm、约0.18mm、约0.17mm、约0.16mm、约0.15mm、约0.14mm、约0.13mm、约0.12mm、约0.11mm或约0.1mm。
隔室143从导电框架14的顶部部分141延伸以使有源电组件12与设置于衬底10的顶部表面101上的有源电组件12'分离。隔室143减小由有源电组件12'(例如，EMI或串音)所产生的电磁发射对有源电组件12的影响，且反之亦然。隔室143可进一步使第一组电组件13、33与设置于衬底10的顶部表面101上的第二组电组件23分离，从而减小由电组件13、33所产生的电磁发射对电组件23的影响，且反之亦然。
举例来说，第一图案15可为条形码或其它辨识码(例如，快速响应(QR)码)，其表示对应于半导体装置封装1的信息，例如半导体装置封装1的序号和衬底10的单元数目。在一实施例中，第一图案15可从顶部表面1411形成到导电框架14的顶部部分141中。换句话说，导电框架14的顶部部分141大体上与第一图案15的顶部表面共面且EMI屏蔽体16直接接触第一图案15。举例来说，第一图案15可通过激光技术或其它合适的技术形成。
EMI屏蔽体16设置于导电框架14的外表面上。EMI屏蔽体16与导电框架14的顶部部分141的顶部表面1411、导电框架14的边沿142的外部侧向表面1421和第一电组件13的表面13a1、13b1接触。EMI屏蔽体16可为导电薄膜，且可包含(例如)铝(A1)、铜(Cu)、铬(Cr)、锡(Sn)、金(Au)、银(Ag)、镍(Ni)或不锈钢，或其混合物、合金或其它组合。因此，EMI屏蔽体16和导电框架14可减小由半导体封装1外部的半导体装置所产生的电磁发射对设置于半导体装置封装1中的有源电组件12、12'和电组件13、23、33的影响。由于导电框架14经由连接部件17接地，且EMI屏蔽体16直接接触导电框架14，因此EMI屏蔽体16经由导电框架14接地。
EMI屏蔽体16具有顶部表面161、与顶部表面161相反的底部表面162，和侧向表面163。在一实施例中，如图1A中所说明，在半导体封装1的一侧或两侧上，衬底10的侧向表面103水平地延伸超出EMI屏蔽体16的侧向表面163，其中术语“水平地”是相对于由图1A所说明的半导体封装1的定向。在另一实施例中，在半导体封装1的一侧或两侧上，EMI屏蔽体16的侧向表面163大体上与衬底10的侧向表面103共面。在一实施例中，至少一个绝缘垫173形成在EMI屏蔽体16的底部表面162上且接触电组件13的表面13a1、13b1以使EMI屏蔽体16与电组件13的表面13a1、13b1电隔离。在另一实施例中，电组件13的表面13a1、13b1可为分别定位于接点13a、13b上的电绝缘体的表面，且因此EMI屏蔽体16可与电组件13的表面13a1、13b1直接接触，且可去除绝缘垫173。
EMI屏蔽体16可包含单个导电层。根据本发明的另一实施例，EMI屏蔽体16可包含由相同材料或不同材料形成的若干导电层。在一些实施例中，每一导电层可具有(例如)高达约200μm、高达约150μm、高达约100μm、高达约50μm、高达约10μm、高达约5μm、高达约1μm或高达约500nm；和低到约100nm或100nm以下、低到约50nm或50nm以下或低到约10nm或10nm以下的厚度。
举例来说，第二图案18可为条形码或其它辨识码，其表示对应于半导体装置封装1的信息，例如，半导体封装1的装运数目。在一实施例中，第二图案18可从顶部表面161形成到EMI屏蔽体16中。即，第二图案18的顶部表面与EMI屏蔽体16的顶部表面161共面。举例来说，第二图案18可通过激光技术或其它合适的技术形成。
在一些实施例中，可应用包含条形码或另一代码的贴纸，而非形成第一图案15和第二图案18。举例来说，贴纸可应用于导电框架14的顶部部分141和EMI屏蔽体16的顶部表面161中的一者或两者。然而，此贴纸可具有大约0.02mm的厚度，此可导致半导体装置封装1的高度增大。因此，通过使用激光技术形成条形码或另一代码可减小半导体装置封装1的总高度。
图1B说明根据本发明的实施例的半导体装置封装1的俯视图。图1B中所绘示的半导体装置封装1类似于图1A中所绘示的半导体装置封装，除不包含EMI屏蔽体16以外。对应于在半导体封装1中垂直延伸最高的组件(例如，图1A中的电组件13)的位置形成开口14h1，以使得EMI屏蔽体16的底部表面162与组件的最高部分共面。以此方式，在包含EMI屏蔽体16的实施例中，沿着平面放置EMI屏蔽体16以覆盖半导体装置封装1的顶部表面。通过包含暴露电组件13的顶部部分的开口14h1，图1A和1B中所描绘的半导体装置封装1的总高度可减小至少约0.25mm，此又可减少制造成本。考虑到导电框架14上的应力的平衡，开口14h2形成于导电框架14中。
图2A、图2B和图2C说明根据本发明的实施例的半导体制造程序。
参看图2A，说明包含衬底10的部分半导体装置封装1a。多个有源电组件12、12'和多个电组件13、23、33附接在衬底10的顶部表面101上。
导电框架14定位在衬底10的顶部表面101上方且经由连接部件17设置在衬底10的顶部表面101上。举例来说，连接部件17可为导电接合材料。
导电框架14具有顶部部分141、边沿142和至少一个隔室143。顶部部分141具有顶部表面1411。边沿142和隔室143大体上垂直于顶部部分141。导电框架14覆盖有源电组件12、12'和电组件33。导电框架14的顶部部分141具有至少一个开口14h以暴露电组件13、23。导电框架14的顶部部分141的顶部表面1411和第一电组件13(其为在半导体装置封装1中垂直延伸最高的组件)的表面13a1、13b1大体上共面。
隔室143从导电框架14的顶部部分141延伸以使有源电组件12与设置于衬底10的顶部表面101上的有源电组件12'分离，从而减少到达有源电组件12'的有源电组件12的电磁发射的量，且减少到达有源电组件12的有源电组件12'的电磁发射的量。在另一实施例中，隔室143可进一步使第一组电组件(例如，13、33)与设置于衬底10的顶部表面101上的第二组电组件(例如，23)分离。
有源电组件12、12'，电组件13、23、33和导电框架14通过表面粘着技术固定或设置在衬底10的顶部表面101上。接着，举例来说，执行回焊工艺以在凸块下金属化物与焊料之间形成金属互连阶段。
第一图案15(例如，表示半导体装置封装1的信息的一或多个条形码或其它辨识码)可形成于导电框架14中或可形成于导电框架14上。在一实施例中，可使用(例如)激光技术或其它合适的技术从顶部表面1411将第一图案15形成到导电框架14的顶部部分141中。或者，可例如借助于贴纸应用第一图案15。可扫描第一图案15，且经扫描的图案或其表示的信息可存储于存储装置(图2B中未绘示)中。在一些实施例中，可将第一图案15的所存储的图像映射到半导体装置封装1a的相关信息。
参看图2B，经由导电框架14的开口14h注入或分配电绝缘材料以形成用以包覆有源电组件12、12'的电接点12a的底胶11，由此形成部分半导体装置封装1b。
可执行单体化以将半导体装置封装1b的带材划分成多个半导体装置封装1b。举例来说，可通过使用切割机、激光或其它适当的切割手段执行单体化。
参看图2C，EMI屏蔽体16形成在导电框架14的外表面上以便与导电框架14的顶部部分141的顶部表面1411，导电框架14的边沿142的外部侧向表面1421和电组件13的表面13a1、13b1接触。
EMI屏蔽体16具有顶部表面161和与顶部表面161相反的底部表面162。在一实施例中，至少一个绝缘垫173形成在EMI屏蔽体16的底部表面162上且与电组件13的表面13a1、13b1接触以使EMI屏蔽体16与电组件13的表面13a1、13b1电隔离。在另一实施例中，电组件13的表面13a1、13b1可为电绝缘体材料的表面，且因此EMI屏蔽体16可与电组件13的表面13a1、13b1直接接触，且去除绝缘垫173。
EMI屏蔽体16可沉积为导电薄膜，且可包含(例如)铝(A1)、铜(Cu)、铬(Cr)、锡(Sn)、金(Au)、银(Ag)、镍(Ni)或不锈钢，或其混合物、合金或其它组合。EMI屏蔽体16可包含单个导电层。根据本发明的另一实施例，EMI屏蔽体16可包含由相同材料或不同材料形成的若干导电层。
第二图案18(例如，对应于与半导体装置封装1相关的信息的条形码或其它代码)形成或置于EMI屏蔽体16的顶部表面161上。在一实施例中，第二图案18可从顶部表面161形成到EMI屏蔽体16中以形成如参看图1A所描述和说明的半导体装置封装1。举例来说，第二图案18可使用激光技术或其它合适的技术形成。
如关于图2B所描述，经由导电框架14的开口14h引入电绝缘材料以形成底胶11。因此，可通过单一表面粘着程序，继而回焊而将导电框架14，有源电组件12、12'，电组件13、23、33和导电框架14放置和设置在衬底10的顶部表面101上。借助于对比，如果导电框架14不具有开口14h，那么底胶11将必须在放置导电框架14之前引入，且将包含后续第二表面粘着程序和回焊以将导电框架14放置在衬底10上。因此，使用导电框架14中的开口14h可减小制造成本。
另外，由于在连接导电框架14和连接部件17之后形成底胶11，因此连接部件17可充当底胶11的挡板。借助于对比，如果导电框架14不具有开口14h，那么将在将导电框架14设置到衬底10之前引入底胶11。图2A、图2B和图2C中所展示的半导体制造程序允许有源电组件12的边缘与连接部件17之间的距离D小于约0.2mm。相比之下，如果导电框架14不具有开口14h，使得在设置导电框架14之前应用底胶11，那么可保留距有源电组件12的边缘大于约0.55mm的距离以允许底胶11的水平膨胀。换句话说，为了防止底胶11膨胀占据随后将形成连接部件17的空间，将保留约0.55mm或0.55mm以上的空间。因此，图2A、图2B和图2C中所绘示的半导体制造程序可减小一侧上半导体装置封装1的总宽度至少约0.35mm，此又可减少制造成本。
如本文中所使用，术语“大体上”、“大致”、“大约”和“约”用于指小变化。举例来说，所述术语可指小于或等于±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。术语“大体上共面”可指位于沿着相同平面的在数微米(μm)内的两个表面，例如，位于沿着相同平面的在100μm内、在80μm内、在60μm内、在40μm内、在30μm内、在20μm内、在10μm内或在1μm内。如果两个表面或组件之间的角为(例如)90°±10°(例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°)，那么两个表面或组件可被认为“大体上垂直”。当结合事件或情形使用时，术语“大体上”、“大致”、“大约”和“约”可指事件或情形精确发生的情况以及事件或情形近似发生的情况。
另外，有时在本文中按范围格式呈现量、比率和其它数值。可理解，此类范围格式用于便利和简洁起见，且应灵活地理解为不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
尽管已参看本发明的特定实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不会脱离如由所附权利要求书所界定的本发明的真实精神和范围。说明可不必按比例绘制。归因于制造程序的类中的变量，本发明中的技术再现与实际设备之间可存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性而非限制性的。可做出修改，以使特定情形、材料、物质组成、方法或程序适应于本发明的目标、精神和范围。所有这些修改希望在此处所附的权利要求书的范围内。尽管已参看按特定次序执行的特定操作描述本文中所揭示的方法，但可理解，在不脱离本发明的教示的情况下，可组合、细分或重新定序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非本发明的限制。

Claims (19)

1.一种半导体装置封装，其包括：
衬底；
多个电组件，其设置于所述衬底上；
导电框架，设置于所述衬底面上，所述导电框架包括：
顶部部分，具有至少一个开口；
边沿，连接所述顶部部分，且所述边沿环绕多个电组件；以及
至少一隔室，从导电框架的顶部部分延伸并使所述多个电组件中至少一个或多个电组件与其它电组件分离；以及
电磁干扰屏蔽体，其与所述导电框架的所述顶部部分和所述导电框架的所述边沿接触。
2.根据权利要求1所述的半导体装置封装，其中至少一个电组件从至少一个开口暴露。
3.根据权利要求2所述的半导体装置封装，其中所述导电框架的所述顶部部分的一顶部表面大体上与至少一电组件的一顶部表面共面。
4.根据权利要求3所述的半导体装置封装，其中与所述导电框架的所述顶部部分的所述顶部表面大体上共面的所述电组件在所述半导体封装中的所有电组件中垂直延伸最高。
5.根据权利要求1所述的半导体装置封装，其进一步包括一连接部件设置在衬底与所述导电框架之间。
6.根据权利要求1所述的半导体装置封装，其进一步包括形成于所述导电框架的所述顶部部分中的图案。
7.根据权利要求1所述的半导体装置封装，其进一步包括形成于所述电磁干扰屏蔽体中的图案。
8.权利要求1所述的半导体装置封装，其中所述电磁干扰屏蔽体包括一底部表面接触所述导电框架的所述顶部部分及一侧向表面接触所述导电框架的所述边沿。
9.一种半导体装置封装，其包括：
衬底；
多个电组件，其设置于所述衬底上；
导电框架，设置于所述衬底面上，所述导电框架包括：
顶部部分，具有至少一个开口暴露所述多个电组件中至少一个电组件；
至少一隔室，从导电框架的顶部部分延伸并使所述多个电组件中至少一个或多个电组件与其它电组件分离；以及
边沿，连接所述顶部部分，且所述边沿环绕所述至少一个电组件；以及
电磁干扰屏蔽体，其与所述导电框架的所述边沿接触和暴露於所述至少一个开口的至少一电组件中的至少一第一电组件接触。
10.权利要求9所述的半导体装置封装，其进一步包括形成于所述电磁干扰屏蔽体的一底部表面上的至少一个绝缘垫，其中所述至少一个绝缘垫中的每一者接触所述多个电组件中的一第二电组件。
11.根据权利要求9所述的半导体装置封装，其中所述导电框架的所述顶部部分的一顶部表面大体上与所述多个电组件中暴露於所述至少一个开口的所述第一电组件或一第二电组件的一顶部表面共面。
12.根据权利要求9所述的半导体装置封装，其中接触所述电磁干扰屏蔽体的所述第一电组件在所述半导体封装中的所有电组件中垂直延伸最高。
13.根据权利要求9所述的半导体装置封装，其进一步包括形成于所述导电框架的所述顶部部分中的图案。
14.根据权利要求9所述的半导体装置封装，其进一步包括形成于所述电磁干扰屏蔽体中的图案。
15.一种半导体装置封装，其包括：
衬底；
连接部件，设置于所述衬底上；
导电框架，设置于所述连接部件上；
第一电组件，设置于所述衬底上，所述第一电组件具有多个电接点电性连接所述衬底；
第二电组件，设置于所述衬底上，且相邻所述第一电组件；
设置于所述衬底的第三电组件，其中所述导电框架包含从所述导电框架的一顶部部分延伸的至少一个隔室以使所述第一电组件及第二电组件与所述第三电组件分离；以及
底胶，包覆所述第一电组件的所述多个电接点，所述底胶填充于所述第二电组件及所述连接部件之间，且接触所述第二电组件及所述连接部件。
16.根据权利要求15所述的半导体装置封装，其中所述导电框架包括：
顶部部分；以及
边沿，连接所述顶部部分，所述边沿环绕所述第一电组件及第二电组件。
17.根据权利要求15所述的半导体装置封装，其进一步包括电磁干扰屏蔽体接触所述导电框架的所述顶部部分，其中所述顶部部分具有至少一个开口暴露所述第三电组件。
18.根据权利要求15所述的半导体装置封装，所述导电框架的所述顶部部分的一顶部表面大体上与第三电组件的一顶部表面共面。
19.根据权利要求15所述的半导体装置封装，所述底胶接触所述连接部件的一侧面。
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