TWI624915B - 封裝結構 - Google Patents

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Abstract

一種封裝結構，其包括線路載板、第一晶片、封裝層、電容器以及電磁干擾屏蔽層。線路載板包括第一接墊以及第二接墊。第一晶片配置於線路載板上並且與線路載板電性連接。封裝層配置於線路載板上以覆蓋第一晶片。電容器包括電性分離的第一電容電極與第二電容電極。第一電容電極與第二電容電極嵌於封裝層內。電磁干擾屏蔽層至少覆蓋封裝層。第一電容電極與第二電容電極從線路載板朝向電磁干擾屏蔽層延伸。電磁干擾屏蔽層藉由第一電容電極以及第一接墊而接地。第二電容電極與第二接墊電性連接。

Description

封裝結構
本發明是有關於一種封裝結構，且特別是有關於一種具有電磁干擾屏蔽（Electromagnetic Interference Shielding，EMI Shielding）功效的封裝結構。
在現今的封裝結構中，晶片透過銲線（Bondwire）或凸塊（Bump）與線路載板形成電性連接，以使得電子信號能夠在晶片與線路載板或晶片彼此之間傳遞。然而，有些晶片，例如通訊晶片，會產生電磁干擾（Electromagnetic Interference，EMI）而影響封裝結構內的其他晶片（例如：資料儲存用晶片）運作，以致於晶片間的電子信號傳遞過程中伴隨雜訊，進而影響了晶片的正常運作。除此之外，在基於電源完整性（Power integrity，PI）的考量下，如何確保能提供穩定電壓至封裝結構內的晶片，特別是當封裝結構中多個具有不同功能的晶片同時運作時。
為了維持封裝結構的電源完整性，常見的作法是設置去耦合電容元件（Decoupling Capacitor，De-Cap）於晶片封裝結構，使去耦合電容元件電性連接於線路載板的電源端與接地端，並等效電性連接至晶片的電源端與接地端，藉以提供高速訊號操作時所需之瞬間充電電流與放電電流於電源與接地迴路間。然而，受制於去耦合電容元件的尺寸大小，會使得封裝結構的體積增加，故無法滿足微小化的設計需求。另一種去耦合電容元件設置方式是將其內埋（或內藏）於線路載板中，此實施方式將使得線路載板的線路層之層數增加或佈線複雜度增加，同樣無法滿足微小化的設計需求。
因此，如何在能夠滿足微小化半導體封裝體的設計需求之前提下，同時達到防止電磁干擾以及維持封裝結構的電源完整性之功效，便成為當前亟待解決的問題之一。
本發明提供一種封裝結構，其包括線路載板、第一晶片、封裝層、電容器以及電磁干擾屏蔽層。線路載板包括第一接墊及第二接墊。第一晶片配置於線路載板上並且與線路載板電性連接。封裝層配置於線路載板上以覆蓋第一晶片。電容器包括電性分離的第一電容電極與第二電容電極，第一電容電極與第二電容電極嵌於封裝層內。電磁干擾屏蔽層覆蓋封裝層，其中第一電容電極與第二電容電極從線路載板朝向電磁干擾屏蔽層延伸。電磁干擾屏蔽層藉由第一電容電極以及第一接墊而接地，且第二電容電極與第二接墊電性連接。
基於上述，本發明可以藉由封裝結構的電磁干擾屏蔽層以避免電磁干擾影響內部晶片運作，進而降低電磁干擾對運作中的電子元件的影響程度。並且，可以藉由去耦合電容元件使得封裝結構的電源完整性可以有效地被控制。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A、圖1B、圖1D、圖1F至圖1I是依照本發明第一實施例的封裝結構的製造流程的剖面示意圖。首先，請參照圖1A，提供已配置有第一晶片120以及第二晶片122、122a的線路載板110，其中線路載板110具有第一表面110a以及相對於第一表面110a的第二表面110b，且線路載板110包括第一接墊111以及第二接墊112。第一接墊111以及第二接墊112位於線路載板110的第一表面110a上，且第一接墊111或第二接墊112的形狀、尺寸或數量並不加以限制。舉例來說，第一接墊111或第二接墊112的形狀可為長條狀、圓盤狀或方盤狀。在本實施例中，第一接墊111可以是接地墊（ground pad），且第二接墊112可以電性連接至電壓源（power pad）。
在本實施例中，封裝結構100更包括第三接墊113，且第一接墊111位於第二接墊112以及第三接墊113之間。第三接墊113可以電性連接至與第二接墊112相同或不同的電壓源，但本發明不限於此。
第一晶片120配置在線路載板110的第一表面110a上，並電性連接線路載板110。第一晶片120的數量可以是一個或多個。第一晶片120可以是晶粒（die）、封裝後晶片（packaged chip）或是堆疊式的晶片封裝件（stacked chip package）。在本實施例中，第一晶片120可用覆晶（flip chip）的方式藉由連接端子121與線路載板110電性連接，但本發明不限於此。在其他實施例中，第一晶片120也可以是利用打線接合的方式（wire bonding）藉由導線123與線路載板110電性連接。在相關封裝實施方式中，第一晶片120亦可置於線路載板110的第二表面110b上，亦即第一晶片120與第二晶片122、122a分別置於線路載板110之對向側向，未顯示於本發明說明書之相關圖示。在另一實施例中，第一晶片120及/或第二晶片122、122a亦可經由線路載板110之增層或減層技術將各式晶片單獨或多個晶片置於線路載板110內部，未顯示於本發明說明書之相關圖示。
在本實施例中，第一晶片120包括通訊晶片。通訊晶片可以是具有長期演進（long term evolution，LTE）、先進的長期演進（LTE-advanced，LTE-A）、分碼多重存取（code division multiple access，CDMA）、寬頻分碼多重存取（wideband CDMA，WCDMA）、通用行動電訊系統（universal mobile telecommunications system，UMTS）、無線寬頻（wireless broadband，WiBro）、全球行動通訊系統（global system for mobile communication，GSM）、無線保真（wireless fidelity，WiFi）、藍牙（Bluetooth，BT）、近場通訊（near field communication，NFC）或全球定位系統（Global Positioning System，GPS）通訊功能的晶片，但本發明不限於此。在其他實施例中，第一晶片可以為通訊晶片、運算晶片、資料儲存晶片、電源晶片或上述之組合。
在本實施例中，封裝結構100更包括第二晶片122、122a，且第一接墊111位於第一晶片120及第二晶片122、122a之間。第二晶片122、122a配置在線路載板110的第一表面110a上，並電性連接線路載板110。第二晶片122、122a的數量可以是一個或多個，且各個第二晶片122、122a可以是具有相同或不同功能（function）的晶粒（die）、封裝後晶片（packaged chip）、堆疊式的晶片封裝件（stacked chip package）或是特殊應用積體電路（Application-Specific Integrated Circuit；ASIC），但本發明不限於此。第二晶片122、122a與線路載板110的連接方式可以類似於第一晶片120與線路載板110的連接方式，故在此就不再贅述。舉例而言，第二晶片122與線路載板110的連接方式可以不同於第二晶片122a與線路載板110的連接方式，且/或第二晶片122的功能可以與第二晶片122a相同或不同，但本發明不限於此。
在本實施例中，線路載板110為雙面線路板（double sided wiring board），但本發明不限於此。在其他實施例中，線路載板110也可以是多層線路板（multi-layered wiring board）。當線路載板110為多層線路板時，第一晶片120以及第二晶片122、122a設置於線路載板110的外層線路層上，並且分別電性連接此外層線路層，而線路載板110中的至少兩層線路層之間可用通孔（through hole）或者是盲孔（blind hole）來電性連接。
接著，請參考圖1B，在線路載板110上形成第一封裝層131，以包封第一晶片120以及第二晶片122、122a。在一些實施例中，第一封裝層131例如是藉由模塑製程（molding process）或其他合適的方法將熔融的模塑化合物（molding compound）形成於第一晶片120以及第二晶片122、122a上。然後，使熔融的模塑化合物冷卻並且固化以形成第一封裝層131。換言之，第一晶片120以及第二晶片122、122a並不會露出來，而是被第一封裝層131很好地保護住。
請同時參考圖1C以及圖1D，圖1C是本發明第一實施例的封裝結構的部分製作流程的俯視示意圖，且圖1D是沿圖1C的A-A’剖線的剖面示意圖。值得注意的是，為求簡潔，在圖1C的俯視示意圖中省略繪示線路載板110，且繪示出第一晶片120、第二晶片122、122a以及用以連接線路載板110與第二晶片122、122a的多條導線123的投影位置，以表示其位置的對應關係。
形成第一封裝層131之後，在第一封裝層131中形成多條溝渠（trench），溝渠包括第一溝渠130a以及第二溝渠130b。第一溝渠130a暴露出線路載板110的第一接墊111，第二溝渠130b暴露出線路載板110的第二接墊112。在一些實施例中，可以藉由蝕刻、機械鑽孔（mechanical drill）、雷射鑽孔（laser drill）或其他合適的製程於第一封裝層131中形成第一溝渠130a以及第二溝渠130b。在一些實施例中，透過模塑治具的設計，可預先的在線路載板110之特定區塊，使其不填充模塑化合物，使完成模塑製程之第一封裝層131中形成多條溝渠（trench）。在一些實施例中，第一溝渠130a的兩端貫穿第一封裝層131的側面131c，以使第一封裝層131具有彼此分離的第一部份131a以及第二部份131b。換言之，第一封裝層131包括彼此分離第一部份131a以及第二部份131b，且第一部份131a以及第二部份131b位於第一溝渠130a的兩相對側。第一封裝層131的第一部份131a包封第一晶片120，且第一封裝層131的第二部份131b包封第二晶片122、122a。
在一些實施例中，可以事先將已配置有第一晶片120以及第二晶片122、122a的線路載板110（如圖1A所示）先預置（preplace）於一模具（未繪示）中，且模具的一部份與線路載板110的第一接墊111以及第二接墊112接觸。接著，例如是藉由壓縮成型（compression molding，CM）、注射成型（injection molding，IM）、轉注成型（transfer molding，TM）或其他合適的方法將模塑化合物形成於第一晶片120以及第二晶片122、122a上。然後，使模塑化合物固化（curing）並脫模，以形成具有第一溝渠130a以及第二溝渠130b的第一封裝層131於線路載板110上（如圖1D所示）。
在本實施例中，更可在第一封裝層131的第二部份131b中形成第三溝渠130c，且第三溝渠130c暴露出線路載板110的第三接墊113。第三溝渠130c的形成方式可以類似於第二溝渠130b，故在此就不再贅述。
在一些實施例中，在形成多條溝渠之後，可進行去膠渣製程（desmear process）。在一些實施例中，可以用化學藥液或電漿來去除殘留在第一接墊111、第二接墊112或第三接墊113上的部分第一封裝層131。在一些實施例中，可以用雷射來去除除殘留在第一接墊111、第二接墊112或第三接墊113上的部分第一封裝層131。如此一來，可維持或提升第一接墊111、第二接墊112或第三接墊113的電性連接品質。
接著，請參考圖1E以及圖1F，圖1E是本發明第一實施例的封裝結構的部分製作流程的俯視示意圖，且圖1F是沿圖1E的B-B’剖線的剖面示意圖。值得注意的是，在圖1E的俯視示意圖中，且繪示出第一晶片120、第二晶片122、122a以及用以連接線路載板110與第二晶片122、122a的多條導線123的投影位置，以表示其位置的對應關係。
形成第一溝渠130a以及第二溝渠130b之後，在第一溝渠130a以及二溝渠中填入導電材料，以分別形成第一電容電極141以及第二電容電極142。如圖1F所示，第一電容電極141穿過第一封裝層131而與線路載板110的第一接墊111電性連接，第二電容電極142穿過第一封裝層131而與線路載板110的第二接墊112電性連接。在一些實施例中，可以藉由濺鍍（sputter）、電鍍（plating）或是其他類似的方法，將導電材料形成在第一接墊111或第二接墊112上，以分別形成第一電容電極141以及第二電容電極142。然而，本發明不限於此。在其他實施例中，可以於第一溝渠130a或第二溝渠130b內填入錫膏、銀漿或類似的導電材料，以分別形成第一電容電極141以及第二電容電極142。在一些實施例中，第一電容電極141的兩端與第一封裝層131的側面131c齊平或是凸出於第一封裝層131的側面131c，以使第一封裝層131的第一部份131a以及第二部份131b之間具有第一電容電極141而彼此分離。換言之，第一封裝層131包括彼此分離第一部份131a以及第二部份131b，且第一部份131a以及第二部份131b位於第一電容電極141的兩相對側。
在本實施例中，更可在第三溝渠130c中填入導電材料，以形成第三電容電極143，且第三電容電極143穿過第一封裝層131而與線路載板110的第三接墊113電性連接。第三電容電極143的形成方式可以類似於第二電容電極142，故在此就不再贅述。
請參考圖1G，在形成第一電容電極141以及第二電容電極142之後，於第一封裝層131上形成第二封裝層133。第二封裝層133覆蓋第一封裝層131、第一電容電極141以及第二電容電極142的各個上表面。在本實施例中，第二封裝層133的材料以及形成方式可以類似於第一封裝層131，故在此就不再贅述。在本實施例中，第二封裝層133更可形成於第三電容電極143上，且第二封裝層133更覆蓋第三電容電極143的上表面。
在一些實施例中，在完成第二封裝層133的製作之後，可以對第二封裝層133的上表面實施平坦化製程（planarization process），以使後續形成的電磁干擾屏蔽層150（繪示於圖1I）可以被形成於前述的平坦表面上。
請參考圖1H，在形成第二封裝層133之後，在第二封裝層133中形成開口133a，且開口133a位於第一電容電極141的上方。第二封裝層133的開口133a可以為貫穿第二封裝層133的通孔或溝渠，以暴露出第一電容電極141的上表面。在本實施例中，形成第二封裝層133的開口133a的方式可以類似於第一封裝層131的第一溝渠130a、第二溝渠130b或第三溝渠130c的方式，故在此就不再贅述。
請參考圖1I，可以藉由物理氣相沉積法（Physical Vapor Deposition，PVD）或是化學氣相沉積法（Chemical Vapor Deposition，CVD）於第二封裝層133上沉積導電材料，且導電材料填入第二封裝層133的開口內，以形成電磁干擾屏蔽層150。如此一來，電磁干擾屏蔽層150藉由第一電容電極141以及第一接墊111而接地。
在本實施例中，電磁干擾屏蔽層150包覆第一封裝層131的外表面、第二封裝層133的外表面以及第一電容電極141的上表面，如此一來，可以使第一晶片120以及第二電容電極142位於電磁干擾屏蔽層150、第一電容電極141以及線路載板110所形成的第一容置空間R1中。在本實施例中，更可以使第二晶片122、122a以及第三電容電極143位於電磁干擾屏蔽層150、第一電容電極141以及線路載板110所形成的第二容置空間R2中。在一些實施例中，電磁干擾屏蔽層150與線路載板110的第一表面110a及/或第二表面110b及/或側壁110c形成電性連結，使電磁干擾屏蔽層150具有較佳的電磁干擾屏蔽效果（EMI Shielding effectiveness），但本發明不限於此。
在本實施例中，電磁干擾屏蔽層150可以覆蓋線路載板110的側壁110c，但本發明不限於此。在其他實施例中，電磁干擾屏蔽層150可以不覆蓋線路載板110的側壁110c。
經過上述製程後即可大致上完成本實施例之封裝結構100的製作。上述之封裝結構100包括線路載板110、第一晶片120、封裝層130、電容器140以及電磁干擾屏蔽層150。線路載板110包括第一接墊111及第二接墊112。封裝層130包括第一封裝層131以及第二封裝層133。第一晶片120配置於線路載板110上並且與線路載板110電性連接。封裝層130配置於線路載板110上以覆蓋第一晶片120。電容器140包括電性分離的第一電容電極141與第二電容電極142，第一電容電極141與第二電容電極142嵌於封裝層130內。電磁干擾屏蔽層150至少覆蓋封裝層130，其中第一電容電極141與第二電容電極142從線路載板110朝向電磁干擾屏蔽層150延伸。電磁干擾屏蔽層150藉由第一電容電極141以及第一接墊111而接地，且第二電容電極142與第二接墊112電性連接至電源。如此一來，在電路上而言，第一電容電極141與第二電容電極142可以為一電容。
在一些實施例中，線路載板110更包括第三接墊113，電容器140更包括與第二電容電極142電性分離的第三電容電極143。第三電容電極143嵌於封裝層130內，且第一電容電極141位於第二電容電極142以及第三電容電極143之間。第三電容電極143從線路載板110朝向電磁干擾屏蔽層150延伸，且第三電容電極143與第三接墊113電性連接至電源。如此一來，在電路上而言，第一電容電極141與第二電容電極142可以為一電容，且第一電容電極141與第三電容電極143可以為另一電容。在一些實施例中，第二電容電極142以及第三電容電極143所連結之電源於線路載板110中是相互電性連結的。在一些實施例中，第二電容電極142以及第三電容電極143所連結之電源於線路載板110中是相互電性隔絕的。
在一些實施例中，封裝層130具有電容介電部132，且電容介電部132位於第一電容電極141與第二電容電極142之間，或是位於第一電容電極141與第三電容電極143之間。藉由調整電容介電部132之材料特性（例如：介電常數Dielectric constant），可實現調整第一電容電極141與第二電容電極142之間的去耦合電容器之電容值（Capacitance）。相仿的，第一電容電極141與第三電容電極143之間的去耦合電容器之電容值（Capacitance）亦可被適當的設計調整。
在一些實施例中，封裝結構100更包括位於線路載板110上的多個導電端子114，其中多個導電端子114與第一晶片120位於線路載板110的相對側。導電端子114例如為陣列排列的焊球（solder balls）、凸塊（bumps）、導電柱（conductive pillars）或上述之組合等，以使第一晶片120或第二晶片122、122a藉由線路載板110以及對應的導電端子114與其他外部元件電性連接。
就製程上而言，本發明並不限定導電端子114的形成方式或順序。換言之，導電端子114可以是在形成封裝層130之前即形成於線路載板110的第二表面110b上，或是可以是在形成封裝層130之後再形成於線路載板110的第二表面110b上。
圖2A至圖2B是本發明第二實施例的封裝結構的部分製作流程的剖面示意圖。請參考圖2A與圖2B，本實施例的製作流程與上述實施例的製作流程的差異在於：在形成第一電容電極141、第二電容電極142以及第三電容電極143之後，於第一封裝層131上覆蓋絕緣層260，其中絕緣層260覆蓋第二電容電極142以及第三電容電極143的各個上表面，且不覆蓋第一電容電極141的上表面。絕緣層260例如是光阻、阻焊層（solder mask）、黏晶膠（die attach film）或類似的絕緣材料。接著，在絕緣層260之後，於第一封裝層131上形成第二封裝層233。第二封裝層233覆蓋部分的第一封裝層131以及部分的絕緣層260，且不覆蓋第一電容電極141的上表面。在此之後的製作流程大致與圖1I相同或相似（係用於在第二封裝層233之表面形成電磁干擾屏蔽層150，並藉由第一電容電極141以及第一接墊111而接地（未顯示於圖2B）），故不贅述。
圖3是本發明第三實施例的封裝結構的剖面示意圖。請參考圖3，本實施例的封裝結構300與第一實施例的封裝結構100相似，兩者的差異在於：線路載板110的第一接墊311的數量為多個，電容器340的第一電容電極341包括第一電極部分341a與第二電極部份341b，且第一電極部分341a與其中一第一接墊311a電性連接，第二電極部分341b與另一第一接墊311b電性連接。電容器340的第二電容電極342與第二接墊112電性連接，電容器340的第三電容電極343與第三接墊113電性連接。封裝層130具有絕緣部分334以隔開第一電極部分341a與第二電極部分341b。電磁干擾屏蔽層350包括第一電磁干擾屏蔽層350a以及第二電磁干擾屏蔽層350b。第一電磁干擾屏蔽層350a藉由第一電容電極341的第一電極部分341a以及其中一第一接墊311a而接地。第二電磁干擾屏蔽層350b藉由第一電容電極341的第二電極部分341b以及另一第一接墊311b而接地。第一晶片120以及第二電容電極342位於第一電磁干擾屏蔽層350a、第一電容電極341的第一電極部分341a以及線路載板110所形成的第一容置空間R1中。第二晶片122、122a以及第三電容電極343位於第二電磁干擾屏蔽層350b、第一電容電極341的第二電極部分341b以及線路載板110所形成的第二容置空間R2中。在一些實施例中，第一電容電極341的其中一第一接墊311a以及第一電容電極341的另一第一接墊311b所連結之接地於線路載板110中是相互電性連結的。在一些實施例中，第一電容電極341的其中一第一接墊311a以及第一電容電極341的另一第一接墊311b所連結之接地於是相互電性隔絕的。
綜上所述，本發明可以藉由封裝結構的電磁干擾屏蔽層以避免電磁干擾影響內部晶片運作，進而降低電磁干擾對運作中的電子元件的影響程度。並且，可以藉由去耦合電容元件使得封裝結構的電源完整性可以有效地被控制。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、300‧‧‧封裝結構
110‧‧‧線路載板
110a‧‧‧第一表面
110b‧‧‧第二表面
110c‧‧‧側壁
111、311‧‧‧第一接墊
112‧‧‧第二接墊
113‧‧‧第三接墊
114‧‧‧導電端子
120‧‧‧第一晶片
121‧‧‧連接端子
122、122a‧‧‧第二晶片
123‧‧‧導線
130‧‧‧封裝層
130a‧‧‧第一溝渠
130b‧‧‧第二溝渠
130c‧‧‧第三溝渠
131‧‧‧第一封裝層
131a‧‧‧第一部份
131b‧‧‧第二部份
131c‧‧‧側面
132‧‧‧電容介電部
133、233‧‧‧第二封裝層
133a‧‧‧開口
334‧‧‧絕緣部分
140、340‧‧‧電容器
141、341‧‧‧第一電容電極
341a‧‧‧第一電極部分
341b‧‧‧第二電極部分
142‧‧‧第二電容電極
143‧‧‧第三電容電極
150、350‧‧‧電磁干擾屏蔽層
350a‧‧‧第一電磁干擾屏蔽層
350b‧‧‧第二電磁干擾屏蔽層
260‧‧‧絕緣層
R1‧‧‧第一容置空間
R2‧‧‧第二容置空間
圖1A、圖1B、圖1D、圖1F至圖1I是依照本發明第一實施例的封裝結構的製造流程的剖面示意圖。 圖1C、圖1E是本發明第一實施例的封裝結構的部分製作流程的俯視示意圖。 圖2A至圖2B是本發明第二實施例的封裝結構的部分製作流程的剖面示意圖。 圖3是本發明第三實施例的封裝結構的剖面示意圖。

Claims (10)

  1. 一種封裝結構，包括： 線路載板，包括第一接墊以及第二接墊； 第一晶片，配置於所述線路載板上並且與所述線路載板電性連接； 封裝層，配置於所述線路載板上以覆蓋所述第一晶片； 電容器，包括電性分離的第一電容電極與第二電容電極，所述第一電容電極與所述第二電容電極嵌於所述封裝層內；以及 電磁干擾屏蔽層，至少覆蓋所述封裝層，其中所述第一電容電極與所述第二電容電極從所述線路載板朝向所述電磁干擾屏蔽層延伸，所述電磁干擾屏蔽層藉由所述第一電容電極以及所述第一接墊而接地，且所述第二電容電極與所述第二接墊電性連接。
  2. 如申請專利範圍第1項所述的封裝結構，其中所述第一晶片包括通訊晶片、運算晶片、資料儲存晶片、電源晶片或上述之組合。
  3. 如申請專利範圍第1項所述的封裝結構，其中所述封裝層包括第一封裝部分以及覆蓋所述第一封裝部分的第二封裝部分，所述第一封裝部分具有第一溝渠以及第二溝渠，所述第二封裝部分具有與所述第一溝渠連通的開口，所述第一電容電極位於所述第一溝渠及所述開口內，且所述第二電容電極位於所述第二溝渠內。
  4. 如申請專利範圍第3項所述的封裝結構，其中所述開口包括位於所述第一溝渠上方的第三溝渠。
  5. 如申請專利範圍第1項所述的封裝結構，其中所述第二電容電極藉由所述第二接墊電性連接至電壓源。
  6. 如申請專利範圍第1項所述的封裝結構，其中所述封裝層具有電容介電部，所述電容介電部位於第一電容電極與所述第二電容電極之間。
  7. 如申請專利範圍第1項所述的封裝結構，其中所述第一電容電極包括第一電極部分與第二電極部份，且所述封裝層具有絕緣部分以隔開所述第一電極部分與所述第二電極部分。
  8. 如申請專利範圍第1項所述的封裝結構，其中所述電磁干擾屏蔽層更覆蓋所述線路載板的側壁。
  9. 如申請專利範圍第1項所述的封裝結構，其中更包括第三電容電極，其中所述第三電容電極嵌於所述封裝層內，所述第三電容電極與所述第一電容電極電性分離，且所述第二電容與所述第三電容電極分別位於所述第一電容電極的兩對側。
  10. 如申請專利範圍第1項所述的封裝結構，其中所述封裝結構更包括第二晶片，配置於所述線路載板上並且與所述線路載板電性連接，其中所述第一晶片與所述第二晶片分別位於所述第一電容電極的兩對側。
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