TW201642434A - 半導體裝置封裝及其製造方法 - Google Patents

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Abstract

本發明係關於一種半導體裝置封裝，其包括一基板、一第一電組件、一第二電組件及設置於該基板之一頂部表面上之一導電框架。該導電框架具有一頂部部分及實質上垂直於該頂部部分之一邊沿。該導電框架覆蓋該第一電組件，且包括該導電框架之該頂部部分中之至少一個開口，該等開口中之一者曝露該第二電組件。該導電框架之該頂部部分之一頂部表面實質上與該第二電組件之一頂部表面共面。該半導體裝置封裝進一步包括與該導電框架之該頂部部分之該頂部表面、該導電框架之該邊沿之一外部側向表面及該第二電組件之該頂部表面接觸之一電磁干擾屏蔽體。

Description

半導體裝置封裝及其製造方法
本發明係關於半導體裝置封裝及其製造方法，且更特定而言，係關於具有屏蔽罩蓋之半導體裝置封裝及其製造方法。
在至少部分地由針對增強處理速度及較小大小之需求的驅動下，半導體裝置已變得越來越複雜。增強之處理速度往往會涉及較高時脈速度，其可涉及信號位準之間更頻繁之轉換，此又可導致以較高頻率或較短波長之較高位準之電磁發射。電磁發射可自源半導體裝置輻射，且可入射於鄰近半導體裝置上。若鄰近半導體裝置處的電磁發射之位準充分高，則此等發射可不利地影響該鄰近半導體裝置之操作。此現象有時被稱作電磁干擾(EMI)。較小設定大小之半導體裝置可藉由在總電子系統內提供較高密度之半導體裝置而使EMI加劇，且因此使鄰近半導體裝置處較高位準之非所要電磁發射加劇。
減少EMI之一個方式為屏蔽半導體裝置封裝內的一組半導體裝置。特定而言，屏蔽可藉由包括電接地並固定至封裝外部的導電殼體或外殼而實現。當來自封裝內部之電磁發射撞擊殼體之內部表面時，此等發射之至少一部分可經電短接，藉此減小可通過殼體並不利地影響鄰近半導體裝置的發射之位準。類似地，當來自鄰近半導體裝置之電磁發射撞擊殼體之外部表面時，類似電短接可發生以減少封裝內的 半導體裝置之EMI。
然而，EMI屏蔽增大半導體裝置封裝之總大小，且因此可能不滿足由高密度積體電路之發展所引起之需求。
根據本發明之一實施例，半導體裝置封裝包括基板、第一電組件、第二電組件、導電框架及電磁干擾屏蔽體。基板具有頂部表面。第一電組件設置於該基板之頂部表面上。第二電組件設置於該基板之頂部表面上。第二電組件具有頂部表面。該導電框架具有頂部部分及實質上垂直於該頂部部分之邊沿。該頂部部分具有頂部表面。導電框架設置於該基板之頂部表面上以覆蓋第一電組件。導電框架界定導電框架之頂部部分中之至少一個開口。至少一個開口曝露第二電組件。該導電框架之頂部部分之頂部表面實質上與該第二電組件之頂部表面共面。該電磁干擾屏蔽體與導電框架之頂部部分之頂部表面、導電框架之邊沿之外部側向表面及第二電組件之頂部表面接觸。
根據本發明之一實施例，製造半導體裝置封裝之方法包含：(a)提供具有頂部表面之基板；(b)將第一電組件及第二電組件附接在基板之頂部表面上，該第二電組件具有頂部部分；(c)將導電框架置放在基板之頂部表面上以覆蓋第一電組件，該導電框架包括頂部部分及實質上垂直於該頂部部分之邊沿，該頂部部分具有頂部表面，該導電框架界定導電框架之頂部部分中之至少一個開口，至少一個開口曝露該第二電組件，且導電框架之頂部部分之頂部表面實質上與第二電組件之頂部表面共面；(d)將電磁干擾屏蔽體置放在導電框架上以與導電框架之頂部部分之頂部表面、導電框架之邊沿之外部側向表面及第二電組件之頂部表面接觸。
1‧‧‧半導體裝置封裝/半導體封裝
1a‧‧‧部分半導體裝置封裝
1b‧‧‧部分半導體裝置封裝
10‧‧‧基板
11‧‧‧底膠
12‧‧‧主動電組件
12'‧‧‧主動電組件
12a‧‧‧電接點
13‧‧‧其他電組件/第一電組件
13a‧‧‧電接點(電極)/接點
13b‧‧‧電接點(電極)/接點
13a1‧‧‧表面
13b1‧‧‧表面
14‧‧‧導電框架
14h‧‧‧開口
14h1‧‧‧開口
14h2‧‧‧開口
15‧‧‧第一圖案
16‧‧‧EMI屏蔽體
17‧‧‧連接部件
18‧‧‧第二圖案
23‧‧‧其他電組件
33‧‧‧其他電組件
101‧‧‧頂部表面
102‧‧‧底部表面
103‧‧‧側向表面
141‧‧‧頂部部分
142‧‧‧邊沿(柵欄)
143‧‧‧隔室
161‧‧‧頂部表面
162‧‧‧底部表面
163‧‧‧側向表面
173‧‧‧絕緣墊
1411‧‧‧頂部表面
1421‧‧‧外部側向表面
D‧‧‧距離
圖1A說明根據本發明之一實施例的半導體裝置封裝之橫截面 圖。
圖1B說明根據本發明之一實施例的半導體裝置封裝之俯視圖。
圖2A、圖2B及圖2C說明根據本發明之一實施例的製造程序。
貫穿圖式及詳細描述使用共用參考數字以指示相同或類似組件。根據結合附圖之以下詳細描述，本發明將更為顯而易見。
由於呈外殼或殼體形式之EMI屏蔽增大半導體封裝之大小，因此相反地指示此類屏蔽用於小半導體裝置內之實施方案。本發明描述適用於較小半導體裝置封裝之EMI屏蔽技術，此另外減少製造成本。
圖1A說明根據本發明之一實施例的半導體裝置封裝1之橫截面圖。半導體裝置封裝1包括基板10，複數個主動電組件12、12'，複數個其他電組件13、23、33，導電框架14及EMI屏蔽體16。
基板10具有頂部表面101、與頂部表面101相反之底部表面102，及側向表面103。側向表面103在基板10之周邊邊緣處，且在頂部表面101與底部表面102之間延伸。舉例而言，基板10可為印刷電路板，例如紙基銅箔層合物、複合物銅箔層合物或浸漬聚合物的基於玻璃纖維之銅箔層合物。基板10可包括互連結構(圖1A中未繪示)，例如重佈層(RDL)，以用於設置在基板10之頂部表面101上之電組件13、23、33及/或主動電組件12、12'之間的電連接。
主動電組件12設置在基板10之頂部表面101上。主動電組件12可為覆晶類型之半導體裝置。根據本發明之另一實施例，主動電組件12可為線接合類型之半導體裝置。舉例而言，主動電組件12可為積體晶片(IC)或晶粒。
主動電組件12之電接點12a由用於保護電接點12a之底膠11所包覆。舉例而言，底膠11可為環氧樹脂或其他合適之材料。
電組件13、23、33設置在基板10之頂部表面101上。舉例而言， 電組件13、23、33可為電容器、電阻器、電感器或其組合。電組件13具有兩個電接點(電極)13a及13b，其各自分別具有表面13a1、13b1。
導電框架14具有頂部部分141、邊沿(柵欄)142及至少一個隔室143。頂部部分141具有頂部表面1411。邊沿142及隔室143實質上垂直於頂部部分141。導電框架14設置在基板10之頂部表面101上以覆蓋主動電組件12、12'及電組件33。導電框架14之頂部部分141具有至少一個開口14h以曝露電組件13、23。導電框架14之頂部部分141之頂部表面1411實質上與第一電組件13之表面13a1、13b1共面，該第一電組件為在半導體裝置封裝1中垂直延伸之最高組件，其中所述「垂直地」指圖1A中所繪示之定向。導電框架14可包括一或多種金屬，或其混合物、合金，或其他組合。
導電框架14經由連接部件17設置在基板10之頂部表面101上。即，導電框架14經由連接部件17電連接至基板10之接地平面。舉例而言，連接部件17可為導電接合材料。連接部件17藉由等於或小於約0.2毫米(mm)之距離D而與主動電組件12分離，該距離D例如小於或等於約0.19mm、約0.18mm、約0.17mm、約0.16mm、約0.15mm、約0.14mm、約0.13mm、約0.12mm、約0.11mm或約0.1mm。
隔室143自導電框架14之頂部部分141延伸以使主動電組件12與設置於基板10之頂部表面101上之主動電組件12'分離。隔室143減小由主動電組件12'(例如，EMI或串音)所產生之電磁發射對主動電組件12之影響，且反之亦然。隔室143可進一步使第一組電組件13、33與設置於基板10之頂部表面101上之第二組電組件23分離，從而減小由電組件13、33所產生之電磁發射對電組件23之影響，且反之亦然。
舉例而言，第一圖案15可為條形碼或其他辨識碼(例如，快速回應(QR)碼)，其表示對應於半導體裝置封裝1之資訊，例如半導體裝置封裝1之序號及基板10之單元數目。在一實施例中，第一圖案15可自 頂部表面1411形成至導電框架14之頂部部分141中。換言之，導電框架14之頂部部分141實質上與第一圖案15之頂部表面共面且EMI屏蔽體16直接接觸第一圖案15。舉例而言，第一圖案15可藉由雷射技術或其他合適之技術形成。
EMI屏蔽體16設置於導電框架14之外表面上。EMI屏蔽體16與導電框架14之頂部部分141之頂部表面1411、導電框架14之邊沿142之外部側向表面1421及第一電組件13之表面13a1、13b1接觸。EMI屏蔽體16可為導電薄膜，且可包括(例如)鋁(Al)、銅(Cu)、鉻(Cr)、錫(Sn)、金(Au)、銀(Ag)、鎳(Ni)或不鏽鋼，或其混合物、合金或其他組合。因此，EMI屏蔽體16及導電框架14可減小由半導體封裝1外部之半導體裝置所產生之電磁發射對設置於半導體裝置封裝1中之主動電組件12、12'及電組件13、23、33之影響。由於導電框架14經由連接部件17接地，且EMI屏蔽體16直接接觸導電框架14，因此EMI屏蔽體16經由導電框架14接地。
EMI屏蔽體16具有頂部表面161、與頂部表面161相反之底部表面162，及側向表面163。在一實施例中，如圖1A中所說明，在半導體封裝1之一側或兩側上，基板10之側向表面103水平地延伸超出EMI屏蔽體16之側向表面163，其中所述「水平地」係相對於由圖1A所說明之半導體封裝1之定向。在另一實施例中，在半導體封裝1之一側或兩側上，EMI屏蔽體16之側向表面163實質上與基板10之側向表面103共面。在一實施例中，至少一個絕緣墊173形成在EMI屏蔽體16之底部表面162上且接觸電組件13之表面13a1、13b1以使EMI屏蔽體16與電組件13之表面13a1、13b1電隔離。在另一實施例中，電組件13之表面13a1、13b1可為分別定位於接點13a、13b上之電絕緣體之表面，且因此EMI屏蔽體16可與電組件13之表面13a1、13b1直接接觸，且可去除絕緣墊173。
EMI屏蔽體16可包括單個導電層。根據本發明之另一實施例，EMI屏蔽體16可包括由相同材料或不同材料形成之若干導電層。在一些實施例中，每一導電層可具有(例如)高達約200μm、高達約150μm、高達約100μm、高達約50μm、高達約10μm、高達約5μm、高達約1μm或高達約500nm；及低至約100nm或100nm以下、低至約50nm或50nm以下或低至約10nm或10nm以下之厚度。
舉例而言，第二圖案18可為條形碼或其他辨識碼，其表示對應於半導體裝置封裝1之資訊，例如半導體封裝1之裝運數目。在一實施例中，第二圖案18可自頂部表面161形成至EMI屏蔽體16中。即，第二圖案18之頂部表面與EMI屏蔽體16之頂部表面161共面。舉例而言，第二圖案18可藉由雷射技術或其他合適之技術形成。
在一些實施例中，可應用包括條形碼或另一代碼之貼紙，而非形成第一圖案15及第二圖案18。舉例而言，貼紙可應用於導電框架14之頂部部分141及EMI屏蔽體16之頂部表面161中之一者或兩者。然而，此貼紙可具有大約0.02mm之厚度，此可導致半導體裝置封裝1之高度增大。因此，藉由使用雷射技術形成條形碼或另一代碼可減小半導體裝置封裝1之總高度。
圖1B說明根據本發明之一實施例的半導體裝置封裝1之俯視圖。圖1B中所繪示之半導體裝置封裝1類似於圖1A中所繪示之半導體裝置封裝，除不包括EMI屏蔽體16以外。對應於在半導體封裝1中垂直延伸最高之組件(例如，圖1A中之電組件13)之位置形成開口14h1，以使得EMI屏蔽體16之底部表面162與組件之最高部分共面。以此方式，在包括EMI屏蔽體16之實施例中，沿著平面置放EMI屏蔽體16以覆蓋半導體裝置封裝1之頂部表面。藉由包括曝露電組件13之頂部部分之開口14h1，圖1A及1B中所描繪之半導體裝置封裝1之總高度可減小至少約0.25mm，此又可減少製造成本。考慮到導電框架14上之應力之 平衡，開口14h2形成於導電框架14中。
圖2A、圖2B及圖2C說明根據本發明之一實施例的半導體製造程序。
參看圖2A，說明包括基板10之部分半導體裝置封裝1a。複數個主動電組件12、12'及複數個電組件13、23、33附接在基板10之頂部表面101上。
導電框架14定位在基板10之頂部表面101上方且經由連接部件17設置在基板10之頂部表面101上。舉例而言，連接部件17可為導電接合材料。
導電框架14具有頂部部分141、邊沿142及至少一個隔室143。頂部部分141具有頂部表面1411。邊沿142及隔室143實質上垂直於頂部部分141。導電框架14覆蓋主動電組件12、12'及電組件33。導電框架14之頂部部分141具有至少一個開口14h以曝露電組件13、23。導電框架14之頂部部分141之頂部表面1411及第一電組件13(其為在半導體裝置封裝1中垂直延伸最高之組件)之表面13a1、13b1實質上共面。
隔室143自導電框架14之頂部部分141延伸以使主動電組件12與設置於基板10之頂部表面101上之主動電組件12'分離，從而減少到達主動電組件12'之主動電組件12之電磁發射之量，且減少到達主動電組件12之主動電組件12'之電磁發射之量。在另一實施例中，隔室143可進一步使第一組電組件(例如，13、33)與設置於基板10之頂部表面101上之第二組電組件(例如，23)分離。
主動電組件12、12'，電組件13、23、33及導電框架14藉由表面黏著技術固定或設置在基板10之頂部表面101上。接著，舉例而言，執行回焊製程以在凸塊下金屬化物與焊料之間形成金屬互連階段。
第一圖案15(例如，表示半導體裝置封裝1之資訊的一或多個條形碼或其他辨識碼)可形成於導電框架14中或可形成於導電框架14 上。在一實施例中，可使用(例如)雷射技術或其他合適之技術自頂部表面1411將第一圖案15形成至導電框架14之頂部部分141中。或者，可例如藉助於貼紙應用第一圖案15。可掃描第一圖案15，且經掃描之圖案或其表示之資訊可儲存於儲存裝置(圖2B中未繪示)中。在一些實施例中，可將第一圖案15之所儲存之影像映射至半導體裝置封裝1a之相關資訊。
參看圖2B，經由導電框架14之開口14h注入或分配電絕緣材料以形成用以包覆主動電組件12、12'之電接點12a之底膠11，由此形成部分半導體裝置封裝1b。
可執行單體化以將半導體裝置封裝1b的帶材劃分成複數個半導體裝置封裝1b。舉例而言，可藉由使用切割機、雷射或其他適當之切割手段執行單體化。
參看圖2C，EMI屏蔽體16形成在導電框架14之外表面上以便與導電框架14之頂部部分141之頂部表面1411，導電框架14之邊沿142之外部側向表面1421及電組件13之表面13a1、13b1接觸。
EMI屏蔽體16具有頂部表面161及與頂部表面161相反之底部表面162。在一實施例中，至少一個絕緣墊173形成在EMI屏蔽體16之底部表面162上且與電組件13之表面13a1、13b1接觸以使EMI屏蔽體16與電組件13之表面13a1、13b1電隔離。在另一實施例中，電組件13之表面13a1、13b1可為電絕緣體材料之表面，且因此EMI屏蔽體16可與電組件13之表面13a1、13b1直接接觸，且去除絕緣墊173。
EMI屏蔽體16可沈積為導電薄膜，且可包括(例如)鋁(Al)、銅(Cu)、鉻(Cr)、錫(Sn)、金(Au)、銀(Ag)、鎳(Ni)或不鏽鋼，或其混合物、合金或其他組合。EMI屏蔽體16可包括單個導電層。根據本發明之另一實施例，EMI屏蔽體16可包括由相同材料或不同材料形成之若干導電層。
第二圖案18(例如，對應於與半導體裝置封裝1相關之資訊的條形碼或其他代碼)形成或置於EMI屏蔽體16之頂部表面161上。在一實施例中，第二圖案18可自頂部表面161形成至EMI屏蔽體16中以形成如參看圖1A所描述及說明之半導體裝置封裝1。舉例而言，第二圖案18可使用雷射技術或其他合適之技術形成。
如關於圖2B所描述，經由導電框架14之開口14h引入電絕緣材料以形成底膠11。因此，可藉由單一表面黏著程序，繼而回焊而將導電框架14，主動電組件12、12'，電組件13、23、33及導電框架14置放及設置在基板10之頂部表面101上。藉助於對比，若導電框架14不具有開口14h，則底膠11將必須在置放導電框架14之前引入，且將包括後續第二表面黏著程序及回焊以將導電框架14置放在基板10上。因此，使用導電框架14中之開口14h可減小製造成本。
另外，由於在連接導電框架14及連接部件17之後形成底膠11，因此連接部件17可充當底膠11之擋板。藉助於對比，若導電框架14不具有開口14h，則將在將導電框架14設置至基板10之前引入底膠11。圖2A、圖2B及圖2C中所展示之半導體製造程序允許主動電組件12之邊緣與連接部件17之間的距離D小於約0.2mm。相比之下，若導電框架14不具有開口14h，使得在設置導電框架14之前應用底膠11，則可保留距主動電組件12之邊緣大於約0.55mm之距離以允許底膠11之水平膨脹。換言之，為了防止底膠11膨脹佔據隨後將形成連接部件17之空間，將保留約0.55mm或0.55mm以上之空間。因此，圖2A、圖2B及圖2C中所繪示之半導體製造程序可減小一側上半導體裝置封裝1之總寬度至少約0.35mm，此又可減少製造成本。
如本文中所使用，所述「實質上」、「大致」、「大約」及「約」用於指小變化。舉例而言，該等所述可指小於或等於±10%，例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於 ±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%或小於或等於±0.05%。所述「實質上共面」可指位於沿著相同平面之在數微米(μm)內之兩個表面，例如位於沿著相同平面之在100μm內、在80μm內、在60μm內、在40μm內、在30μm內、在20μm內、在10μm內或在1μm內。若兩個表面或組件之間的角為(例如)90°±10°(例如，±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°)，則兩個表面或組件可被認為「實質上垂直」。當結合事件或情形使用時，所述「實質上」、「大致」、「大約」及「約」可指事件或情形精確發生之情況以及事件或情形近似發生之情況。
另外，有時在本文中按範圍格式呈現量、比率及其他數值。可理解，此類範圍格式用於便利及簡潔起見，且應靈活地理解為不僅包括明確地指定為範圍限制之數值，而且包括涵蓋於該範圍內之所有個別數值或子範圍，如同明確地指定每一數值及子範圍一般。
儘管已參看本發明之特定實施例描述並說明本發明，但此等描述及說明並不限制本發明。熟習此項技術者可清楚地理解，可進行各種改變，且可在實施例內替代等效元件而不會脫離如由所附申請專利範圍所界定之本發明之真實精神及範疇。說明可不必按比例繪製。歸因於製造程序之類中的變數，本發明中之藝術再現與實際設備之間可存在區別。可存在並未特定說明之本發明的其他實施例。應將本說明書及圖式視為說明性而非限制性的。可做出修改，以使特定情形、材料、物質組成、方法或程序適應於本發明之目標、精神及範疇。所有此等修改意欲在此處所附之申請專利範圍之範疇內。儘管已參看按特定次序執行之特定操作描述本文中所揭示的方法，但可理解，在不脫離本發明之教示的情況下，可組合、細分，或重新定序此等操作以形成等效方法。因此，除非在本文中特定指示，否則操作之次序及分組並非本發明之限制。
1‧‧‧半導體裝置封裝
10‧‧‧基板
11‧‧‧底膠
12‧‧‧主動電組件
12'‧‧‧主動電組件
12a‧‧‧電接點
13‧‧‧其他電組件/第一電組件
13a‧‧‧電接點(電極)/接點
13b‧‧‧電接點(電極)/接點
13a1‧‧‧表面
13b1‧‧‧表面
14‧‧‧導電框架
14h‧‧‧開口
15‧‧‧第一圖案
16‧‧‧EMI屏蔽體
17‧‧‧連接部件
18‧‧‧第二圖案
23‧‧‧其他電組件
33‧‧‧其他電組件
101‧‧‧頂部表面
102‧‧‧底部表面
103‧‧‧側向表面
141‧‧‧頂部部分
142‧‧‧邊沿(柵欄)
143‧‧‧隔室
161‧‧‧頂部表面
162‧‧‧底部表面
163‧‧‧側向表面
173‧‧‧絕緣墊
1411‧‧‧頂部表面
1421‧‧‧外部側向表面
D‧‧‧距離

Claims (20)

  1. 一種半導體裝置封裝，其包含：一基板，其具有一頂部表面；一第一電組件，其設置於該基板之該頂部表面上；一第二電組件，其設置於該基板之該頂部表面上，該第二電組件具有一頂部表面；一導電框架，其界定一頂部部分及實質上垂直於該頂部部分之一邊沿，該頂部部分具有一頂部表面，該導電框架設置於該基板之該頂部表面上以覆蓋該第一電組件，該導電框架包括該導電框架之該頂部部分中之至少一個開口，該至少一個開口曝露該第二電組件，且該導電框架之該頂部部分之該頂部表面實質上與該第二電組件之該頂部表面共面；及一電磁干擾屏蔽體，其與該導電框架之該頂部部分之該頂部表面、該導電框架之該邊沿之一外部側向表面及該第二電組件之該頂部表面接觸。
  2. 如請求項1之半導體裝置封裝，其中該第一電組件包括複數個電接點，進一步包含一底膠以包覆該複數個電接點。
  3. 如請求項1之半導體裝置封裝，其中該導電框架經由一連接部件設置於該基板之該頂部表面上。
  4. 如請求項3之半導體裝置封裝，其中該連接部件藉由等於或小於0.2毫米之一距離而與該第一電組件分離。
  5. 如請求項1之半導體裝置封裝，其進一步包含形成於該導電框架之該頂部部分中之一圖案。
  6. 如請求項1之半導體裝置封裝，其進一步包含形成於該電磁干擾屏蔽體中之一圖案。
  7. 如請求項1之半導體裝置封裝，其進一步包含形成於該電磁干擾屏蔽體之一底部表面上之至少一個絕緣墊，其中該至少一個絕緣墊中之每一者接觸該第二電組件之該頂部表面。
  8. 如請求項1之半導體裝置封裝，其進一步包含設置於該基板之該頂部表面上之一第三電組件，其中該導電框架包括自該導電框架之該頂部部分延伸之至少一個隔室以使該第一電組件與該第三電組件分離。
  9. 如請求項1之半導體裝置封裝，其中該第二電組件在該半導體封裝中垂直延伸最高。
  10. 一種製造一半導體裝置封裝之方法，其包含：(a)提供具有一頂部表面之一基板；(b)將一第一電組件及一第二電組件附接在該基板之該頂部表面上；(c)將一導電框架置放於該基板之該頂部表面上以覆蓋該第一電組件，該導電框架包括一頂部部分及實質上垂直於該頂部部分之一邊沿，該頂部部分具有一頂部表面，該導電框架界定該導電框架之該頂部部分中之至少一個開口，該至少一個開口曝露該第二電組件，且該導電框架之該頂部部分之該頂部表面實質上與該第二電組件之一頂部表面共面；及(d)將一電磁干擾屏蔽體置放在該導電框架上以與該導電框架之該頂部部分之該頂部表面、該導電框架之該邊沿之一外部側向表面及該第二電組件之該頂部表面接觸。
  11. 如請求項10之方法，其進一步包含形成一底膠以包覆該第一電組件之複數個電接點。
  12. 如請求項11之方法，其中藉由經由在該第一電組件上方之該導電框架之該開口注入或分配一電絕緣材料而形成該底膠。
  13. 如請求項11之方法，其中在(c)中置放該導電框架之後形成該底膠。
  14. 如請求項10之方法，其中藉由一回焊製程將該第一電組件、該第二電組件及該導電框架固定在該基板之該頂部表面上。
  15. 如請求項10之方法，其進一步包含在該導電框架之該頂部部分中形成一圖案。
  16. 如請求項15之方法，其中在(d)中置放該EMI屏蔽體之前，掃描該圖案以讀取對應於該半導體裝置封裝之資訊。
  17. 如請求項10之方法，其中在(c)中置放該導電框架時，將該導電框架置於位於該基板之該頂部表面上之一連接部件上。
  18. 如請求項10之方法，其進一步包含在該電磁干擾屏蔽體之一底部表面上形成至少一個絕緣墊，該至少一個絕緣墊經定位以便與該第二電組件之該頂部表面接觸。
  19. 如請求項10之方法，其進一步包含形成自該導電框架之該頂部部分延伸之至少一個隔室以使該第一電組件與設置於該基板之該頂部表面上之一第三電組件分離。
  20. 如請求項10之方法，其進一步包含在該電磁干擾屏蔽體中形成一圖案。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624915B (zh) * 2017-04-25 2018-05-21 力成科技股份有限公司 封裝結構
TWI837845B (zh) * 2021-09-30 2024-04-01 日商芝浦機械電子裝置股份有限公司 成膜方法、樹脂層形成裝置、成膜裝置以及帶電磁波遮罩的電路基板

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461001B1 (en) 2015-07-22 2016-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device package integrated with coil for wireless charging and electromagnetic interference shielding, and method of manufacturing the same
US9659878B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same
US20170245361A1 (en) * 2016-01-06 2017-08-24 Nokomis, Inc. Electronic device and methods to customize electronic device electromagnetic emissions
TWI622149B (zh) 2017-01-03 2018-04-21 力成科技股份有限公司 封裝結構的製造方法
TWI612638B (zh) * 2017-01-25 2018-01-21 矽品精密工業股份有限公司 電子封裝件及其製法
US10950555B2 (en) 2017-03-30 2021-03-16 Intel Corporation Ultra-low profile package shielding technique using magnetic and conductive layers for integrated switching voltage regulator
CN107481977B (zh) * 2017-08-21 2020-02-07 华进半导体封装先导技术研发中心有限公司 一种晶圆级扇出型封装结构及封装方法
KR102669080B1 (ko) * 2019-02-12 2024-05-24 삼성디스플레이 주식회사 라이너 및 그를 포함하는 표시 장치
KR102652484B1 (ko) * 2019-08-20 2024-03-29 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법
US11830859B2 (en) * 2021-08-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method for forming the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917708A (en) * 1997-03-24 1999-06-29 Qualcomm Incorporated EMI shield apparatus for printed wiring board
US5844784A (en) * 1997-03-24 1998-12-01 Qualcomm Incorporated Brace apparatus and method for printed wiring board assembly
US7161252B2 (en) * 2002-07-19 2007-01-09 Matsushita Electric Industrial Co., Ltd. Module component
JP4178880B2 (ja) * 2002-08-29 2008-11-12 松下電器産業株式会社 モジュール部品
US6781231B2 (en) 2002-09-10 2004-08-24 Knowles Electronics Llc Microelectromechanical system package with environmental and interference shield
US6933173B2 (en) * 2003-05-30 2005-08-23 Texas Instruments Incorporated Method and system for flip chip packaging
JP4453509B2 (ja) * 2004-10-05 2010-04-21 パナソニック株式会社 シールドケースを装着された高周波モジュールとこの高周波モジュールを用いた電子機器
US7629674B1 (en) 2004-11-17 2009-12-08 Amkor Technology, Inc. Shielded package having shield fence
JP5051532B2 (ja) 2007-10-18 2012-10-17 日本電気株式会社 電子部品及びシールドケースとチップ部品の配置方法
US7683469B2 (en) * 2008-05-30 2010-03-23 Stats Chippac Ltd. Package-on-package system with heat spreader
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US7934306B2 (en) * 2009-01-12 2011-05-03 Tong Hsing Electric Industries, Ltd. Method for packaging micro electromechanical systems microphone
CN101800215B (zh) 2009-02-11 2012-07-04 日月光半导体制造股份有限公司 无线通讯模组封装构造
US20100207257A1 (en) * 2009-02-17 2010-08-19 Advanced Semiconductor Engineering, Inc. Semiconductor package and manufacturing method thereof
JP5375311B2 (ja) * 2009-04-28 2013-12-25 オムロン株式会社 電子部品実装装置及びその製造方法
US8064202B2 (en) * 2010-02-24 2011-11-22 Monolithic Power Systems, Inc. Sandwich structure with double-sided cooling and EMI shielding
US20110254111A1 (en) * 2010-04-19 2011-10-20 Avago Technologies Wireless Ip (Singapore) Pte. Ltd Packaged acoustic transducer device with shielding from electromagnetic interference
US8551799B2 (en) * 2010-05-06 2013-10-08 Stmicroelectronics S.R.L. Encapsulated micro-electro-mechanical device, in particular a MEMS acoustic transducer
TWI540698B (zh) * 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 半導體封裝件與其製造方法
CN101937905B (zh) * 2010-08-23 2012-09-05 日月光半导体制造股份有限公司 半导体封装件与其制造方法
US8691626B2 (en) * 2010-09-09 2014-04-08 Advanced Micro Devices, Inc. Semiconductor chip device with underfill
US8861221B2 (en) * 2010-09-24 2014-10-14 Stats Chippac Ltd. Integrated circuit packaging system with a shield and method of manufacture thereof
US8877567B2 (en) * 2010-11-18 2014-11-04 Stats Chippac, Ltd. Semiconductor device and method of forming uniform height insulating layer over interposer frame as standoff for semiconductor die
US8564125B2 (en) * 2011-09-02 2013-10-22 Stats Chippac Ltd. Integrated circuit packaging system with embedded thermal heat shield and method of manufacture thereof
US8653634B2 (en) * 2012-06-11 2014-02-18 Advanced Semiconductor Engineering, Inc. EMI-shielded semiconductor devices and methods of making
US8987872B2 (en) * 2013-03-11 2015-03-24 Qualcomm Incorporated Electromagnetic interference enclosure for radio frequency multi-chip integrated circuit packages
US9144183B2 (en) * 2013-07-31 2015-09-22 Universal Scientific Industrial (Shanghai) Co., Ltd. EMI compartment shielding structure and fabricating method thereof
CN111463192A (zh) * 2013-08-01 2020-07-28 日月光半导体制造股份有限公司 半导体封装件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624915B (zh) * 2017-04-25 2018-05-21 力成科技股份有限公司 封裝結構
TWI837845B (zh) * 2021-09-30 2024-04-01 日商芝浦機械電子裝置股份有限公司 成膜方法、樹脂層形成裝置、成膜裝置以及帶電磁波遮罩的電路基板

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