CN111463192A - 半导体封装件 - Google Patents

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CN111463192A CN202010331503.2A CN202010331503A CN111463192A CN 111463192 A CN111463192 A CN 111463192A CN 202010331503 A CN202010331503 A CN 202010331503A CN 111463192 A CN111463192 A CN 111463192A
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王琇如
叶勇谊
方绪南
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Abstract

一种半导体封装件，包括：一接地部；一封装体，包覆接地部且具有一上表面；一贯穿部，从封装体的上表面延伸至接地部；一导电元件，填满贯穿部且电性连接接地部；以及一屏蔽层，形成于封装体的上表面，且通过导电元件电性连接接地部；其中，导电元件由数个导电颗粒经过熔融过程而产生导电层。

Description

半导体封装件
本申请是2013年08月01日申请的，发明名称为“半导体封装件及其制造方法”，申请号为201310331676.4的中国发明专利申请的分案申请
技术领域
本发明是有关于一种半导体封装件，且特别是有关于一种具有导电贯孔的半导体封装件。
背景技术
受到提升工艺速度及尺寸缩小化的需求，半导体元件变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时，半导体元件的特性也出现问题。特别是指，较高的工作时脉(clock speed)在信号电平(signal level)之间导致更频繁的转态(transition)，因而导致在高频下或短波下的较高强度的电磁放射(electromagnetic emission)。电磁放射可以从半导体元件及邻近的半导体元件开始辐射。假如邻近半导体元件的电磁放射的强度较高。若整个电子系统内具有高密度分布的半导体元件，则半导体元件之间的电磁干扰更显严重。
一种降低电磁干扰的方法是，于制造半导体封装件的过程中，以表面黏贴技术，放置一电磁干扰防护框(frame)盖住半导体封装件的封装体。然而，电磁干扰防护框的体积大、重量重且厚度厚，使最终半导体封装件的尺寸过大。
发明内容
本发明有关于一种半导体封装件，可减少电磁干扰对半导体封装件的负面影响。
根据本发明，提出一种半导体封装件。半导体封装件包括：一接地部；一封装体，包覆所述接地部且具有一上表面；一贯穿部，从所述封装体的所述上表面延伸至所述接地部；一导电元件，填满所述贯穿部且电性连接所述接地部；以及一屏蔽层，形成于所述封装体的所述上表面，且通过所述导电元件电性连接所述接地部；其中，所述导电元件由数个导电颗粒经过熔融过程而产生所述导电层。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的半导体封装件的剖视图。
图1B绘示图1A的俯视图。
图2绘示依照本发明一实施例的半导体封装件的剖视图。
图3绘示依照本发明一实施例的半导体封装件的剖视图。
图4绘示依照本发明另一实施例的半导体封装件的剖视图。
图5绘示依照本发明另一实施例的半导体封装件的剖视图。
图6绘示依照本发明另一实施例的半导体封装件的剖视图。
图7绘示依照本发明另一实施例的半导体封装件的剖视图。
图8A绘示依照本发明另一实施例的半导体封装件的剖视图。
图8B绘示图8A的俯视图。
图9绘示依照本发明另一实施例的半导体封装件的剖视图。
图10绘示依照本发明另一实施例的半导体封装件的剖视图。
图11绘示依照本发明另一实施例的半导体封装件的剖视图。
图12绘示依照本发明另一实施例的半导体封装件的剖视图。
图13A至13H绘示图1A的半导体封装件的制造过程图。
图14A至14B其绘示图6的半导体封装件的制造过程图。
图15A至15B其绘示图7的半导体封装件的制造过程图。
图16A至16B绘示图8A的半导体封装件的制造过程图。
图17A至17H绘示图9的半导体封装件的制造过程图。
图18绘示图10的半导体封装件的制造过程图。
图19A至19B绘示图11的半导体封装件的制造过程图。
图20A至20D绘示图12的半导体封装件的制造过程图。
主要元件符号说明：
100、100’、100”、200、300、400、500、600、700、800、900、1000：半导体封装件
110：基板
111：接地部
110s、140s：外侧面
110u、140u、461u、462u、560u、760u：上表面
120：芯片
121：凸块
125：底胶
130：被动元件
140：封装体
150：贯穿部
151：较大开孔
151u：底面
152：较小开孔
152a：开口
153、153'、153”：切割槽
153e：切割槽
153w：内侧壁
1531'：延伸槽
160、460、560、660、760、860、960、1060：导电元件
160’：导电胶
161’：溶剂
162’：导电颗粒
1621’：铜颗粒
1622’：锡包覆层
161：孔洞
162：导电层
170：屏蔽层
170a、560a：凹陷部
180：保护层
461：种子层
462：填充层
560’：焊料球
561：空隙
661：导电片
662：导电层
780：围墙
1080'、1080：黏合层
1060'：导电胶
具体实施方式
请参照图1A，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件160及屏蔽层170。
基板110例如是单层基板或多层基板。一实施例中，基板110本身为非主动元件，即，基板110不包含任何主动元件(如主动芯片或主动线路)，例如一印刷电路板(PrintedCircuit Board)。另一例中，基板110可包含主动线路或主动芯片而成为主动元件。第一基板110具有上表面110u及接地部111。本例中，接地部111突出于基板110的上表面110u，如此封装体140的贯穿部150在不经过部分基板110的情况下即可露出接地部111。另一例中，接地部111内埋于基板110内，在此设计下，封装体140的贯穿部150可经过部分基板110而露出接地部111。接地部111可通过基板110的走线(未绘示)及/或导电孔(未绘示)电性连接于一外部接地，如电路板、芯片、半导体封装件、中介层基板或其它电子元件。
芯片120及被动元件130形成于第一基板110的上表面110u上。本例中，芯片120以其主动面朝下方位设于第一基板110上，并通过至少一凸块121电性连接于第一基板110，此种芯片称为覆晶(flip chip)。另一实施例中，芯片120可以其主动面朝上方位设于第一基板110上，并通过至少一焊线电性连接于第一基板110。被动元件130例如是电阻、电容或电感。
封装体140可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体140亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体140，例如是压缩成型(compression molding)、液态封装型(liquid encapsulation)、注射成型(injectionmolding)或转注成型(transfer molding)。
封装体140覆盖基板110的上表面110u且包覆芯片120及被动元件130。
贯穿部150从封装体140的上表面140u往基板110方向延伸，直到露出基板110的接地部111。贯穿部150隔离二芯片120，其内可填入导电元件160，而与导电元件160共同形成一电磁干扰屏蔽元件。电磁干扰屏蔽元件可避免或降低二芯片120之间的电磁干扰。
本实施例中，贯穿部150为直孔，其内径从封装体140的上表面140u到接地部111大致上一致。贯穿部150的内径介于20微米至250微米之间，深度介于300微米至1500微米之间。贯穿部150可使用例如是微影工艺(photolithography)、化学蚀刻(chemicaletching)、激光钻孔(laser drilling)或机械钻孔(mechanical drilling)形成。由于贯穿部150可由激光形成，使贯穿部150的内径甚小，因此可缩小半导体封装件100的尺寸。
导电元件160填入贯穿部150内，以电性连接屏蔽层170与基板110。导电元件160由一导电胶160’(图13E)填入贯穿部150并经由低温烧结、熔化到最后固化而形成。导电胶可采用点胶(dispensing)或涂布(apply)形成于贯穿部150内。由于导电胶可涂布形成，使导电元件160的尺寸甚小，因此可缩小半导体封装件100的尺寸。上述的涂布技术例如是印刷(printing)、旋涂(spinning)或喷涂(spraying)。
导电胶包括溶剂及导电颗粒。导电颗粒例如由铜、锡、铋、银或其组合的材料所组成，其尺寸介于25纳米至60微米之间。导电胶的导电颗粒于低温下通过溶剂的热作用彼此熔融烧结，而形成导电元件160。就工艺参数而言，导电胶可加热至摄氏140度至160度之间的一低温值，并持续三十分钟，以形成导电元件160，其中溶剂已于受热过程中挥发。由于是低温烧结，故可提升半导体封装件100的每单位时间的产出(Unit Per Hour,UPH)。
导电颗粒经过液态-固态过程，因此固化后的导电元件160形成一共晶结构。导电元件160包含数个孔洞161及导电层162，其中导电层162因为经过熔融过程而连续地延伸孔洞161之间，孔洞161是因为冷却收缩而产生。此些孔洞161占导电元件160的比例(例如是剖面积的比例)小于50％。当比例愈小时，表示导电元件160的组织愈致密，对电磁干扰的屏蔽作用愈佳。在一测试结果中，导电元件160的电磁干扰屏蔽效能大于30dB。由于已知导电胶未经过熔化态，故其固化后为非共晶结构，孔洞较多而组织松散，因此对电磁干扰的屏蔽作用劣于本实施例的导电元件160。
此外，由于导电元件160的组织致密，故即使缩小导电元件160的外径，仍可发挥优良的电磁干扰屏蔽作用。在此设计下，半导体封装件100的尺寸可缩小。
屏蔽层170接触导电元件160，且通过导电元件160电性连接于接地部111而接地。屏蔽层170覆盖封装体140的外侧面140s与上表面140u，以降低半导体封装件100受到电磁干扰的负面影响。
屏蔽层170的材料铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合(如合金或物理组合)或合金所制成，其可应用例如是化学蒸镀(Chemical Vapor Deposition,CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成。屏蔽层170可以是单层或多层材料。例如，屏蔽层170三层结构，其内层不锈钢层、中间层铜层，而外层不锈钢层；或者，屏蔽层170双层结构，其内层铜层，而其外层不锈钢层。由于屏蔽层170的厚度薄，因此可缩小半导体封装件100的尺寸。
请参照图1B，其绘示图1A的俯视图。半导体封装件100的贯穿部150包括相交的数段切割槽153，其中相交的二切割槽153的至少一者于相交处突出一段距离。例如，在切割槽153的切割工艺中，切割槽153’经过切割槽153”而相交于相交处153e，然后，切割刀具可继续进刀，使切割槽153’从相交处153e突出一段延伸槽1531’。如此，可提升切割槽153的切割性。此外，由于延伸槽1531’的设计，可改善相交处153e应力集中的问题。此外，至少二切割槽153’可各自沿任意方向(如直线或曲线)延伸而相交，而形成各种图案。
请参照图2，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件100’包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件160及屏蔽层170。
本实施例中，贯穿部150包括较大开孔151及较小开孔152，其中较大开孔151从封装体140的上表面140u延伸至较小开孔152，而较小开孔152从较大开孔151延伸至接地部111。较大开孔151的底面151u环绕较小开孔152的开口152a。于导电元件160形成过程中，较大开孔151提供一额外的容胶空间，如此可避免导电胶160’(图13E)溢出到封装体140的上表面140u，进而可避免溢胶负面地影响屏蔽层170的形成。此外，较大开孔151及较小开孔152例如是直孔。
请参照图3，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件100”包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件160及屏蔽层170。
贯穿部150包括较大开孔151及较小开孔152，其中较大开孔151从封装体140的上表面140u延伸至较小开孔152，而较小开孔152从较大开孔151延伸至接地部111。较大开孔151的底面151u环绕较小开孔152的开口152a。本实施例中，贯穿部150的较大开孔151与较小开孔152至少一者可以锥孔。
请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件160及屏蔽层170。
与图1A的半导体封装件100不同的是，本实施例的贯穿部150锥孔，即贯穿部150的内径从封装体140的上表面140u往接地部111的方向渐缩。
请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件160及屏蔽层170。
贯穿部150包括较大开孔151及较小开孔152，其中较大开孔151从封装体140的上表面140u延伸至较小开孔152，而较小开孔152从较大开孔151延伸至接地部111。
与图1A的半导体封装件100不同的是，本实施例的导电元件160一薄层，其覆盖贯穿部150的内侧壁150w。由于本实施例的导电元件160的孔洞数少且组织致密，故即使形成薄层仍可发挥优良的电磁干扰屏蔽效果。当导电元件160的孔洞比例愈低，则导电元件160的厚度可愈薄，然此非用以限制本发明实施例。一实施例中，导电元件160的厚度可介于2微米至250微米之间。
请参照图6，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件460及屏蔽层170。
本实施例的贯穿部150结构可相似于图1A、2、4及5的贯穿部150，容此不在赘述。
导电元件460包括种子层461及填充层462，其中种子层461一薄层，其由无电镀法形成于贯穿部150的内侧壁上。填充层462填满贯穿部150，而与种子层461共同形成导电元件460。种子层461及填充层462突出超过封装体140的上表面140u；另一实施例中，种子层461的上表面461u及填充层462的上表面462u与封装体140的上表面140u大致上对齐，如齐平。
种子层461可由例如镍、铜、银或其组合的材料所制成。由于种子层461的组织致密，因此即使形成薄层仍可发挥优良的电磁干扰屏蔽效果。一实施例中，种子层461的厚度介于约5微米至20微米之间，即可发挥优良的电磁干扰屏蔽效果。
由于填充层462填满贯穿部150，故可将种子层461抵压于贯穿部150的内侧壁上，避免种子层461轻易脱离贯穿部150的内侧壁。本实施例中，填充层462可由相似或相异于上述导电元件160的材料制成。具体来说，若种子层461可产生电磁干扰屏蔽作用，则填充层462可以是绝缘层。当填充层462为导电层时，由于种子层461足以发挥电磁干扰屏蔽作用，故填充层462的金属含量可少于导电元件160，如此也可以降低用料成本，然此非用以限制本发明实施例。
请参照图7，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件500包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件560及屏蔽层170。
本实施例中，导电元件560由焊料球(solder ball)形成，因此导电元件560不含树脂，其组成全部为金属结构。由于导电元件560含大量金属结构，故其在热工艺可能会产生氧化物质。由于导电元件560全金属的由焊料球形成，在一测试结果中，导电元件160的电磁干扰屏蔽效能大于30dB。此外，焊料球也具有成本低廉的特点。
填入贯穿部150的数个焊料球560’(图15A)于受热后熔化而填补焊料球560’之间的空隙561(图15A)，因此导电元件560的上表面560u会下陷而形成一凹陷部560a。对应地，屏蔽层170顺应导电元件560的上表面560u形成一凹陷部170a，然若屏蔽层170的厚度足够，则凹陷部170a并不明显。
由于凹陷部560a的形成，使导电元件560无法填满整个贯穿部150。一实施例中，导电元件560占整个贯穿部150的体积的填充比例介于70％至99％。然而，在适当地控制焊料球的填入量下，导电元件560亦可填满整个贯穿部150，即导电元件560占整个贯穿部150的体积的填充比例100％。
请参照图8A，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件600包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件660及屏蔽层170。
本实施例中，导电元件660包括至少一导电片661及一导电层662。导电片661例如是金属片，其厚度介于20微米至250微米之间。导电层662例如是金属漆或金属胶，其以涂布方式包覆导电片661的至少一部分。此外，导电元件660的体积占贯穿部150的体积介于70％至100％之间。由于导电片661是金属片，在一测试结果中，导电元件560的电磁干扰屏蔽效能大于30dB。
请参照图8B，其绘示图8A的俯视图。导电片661的数量多个，在烘烤工艺前，各个包覆有导电层662的导电片661塞入贯穿部150内。于烘烤工艺中，导电层662熔化而流动包覆所有导电片661，使所有导电片661通过导电层662电性连接(如图8B所示)。导电层662在烘烤工艺的高温下产生黏结性而黏合导电片661与贯穿部150的内侧壁，并于后续的低温工艺下固化。
请参照图9，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件700包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件760及屏蔽层170。
本实施例中，导电元件760例如是导电胶，其可由金属材料制成。导电元件760于封装体140形成前设于基板110上；于封装体140的形成工艺中，封装体140包覆导电元件760而形成贯穿部150，使导电元件760的体积占满整个贯穿部150(填充率100％)。贯穿部150的剖面形状取决于导电元件760的剖面形状，本例中，贯穿部150一直孔；另一例中，导电元件760的外径从封装体140的上表面140u往基板110的方向可渐缩或渐扩，使贯穿部150对应地形成一锥孔。
本实施例中，由于封装体140与导电元件760经过平面化，故封装体140的上表面140u与导电元件760的上表面760u大致上对齐，如齐平。
请参照图10，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件800包括基板110、数个芯片120、至少一被动元件130、封装体140、导电元件860及屏蔽层170。
本实施例中，导电元件860例如是光纤维或导电颗粒，其与封装体140混合，其中导电颗粒例如是金属颗粒。导电元件860分布于二芯片120的侧面之间的区域，因此可对芯片120产生电磁干扰屏蔽作用。由于导电元件860分布于封装体140的外表面与芯片120之间，故可选择性地省略屏蔽层170。
请参照图11，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件900包括基板110、数个芯片120、至少一被动元件130、封装体140、导电元件960及屏蔽层170。
导电元件960例如是屏蔽框，其设于基板110的接地部111上。导电元件960覆盖至少一芯片120的整个区域，以对该整个区域产生电磁干扰屏蔽作用。本例中，导电元件960覆盖单个芯片的整个，以对芯片120产生电磁干扰屏蔽作用。一实施例中，导电元件960由电磁波隔离材料制成，例如，导电元件960由电磁波隔离线所制成的电磁波隔离网。
请参照图12，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件1000包括基板110、数个芯片120、至少一被动元件130、封装体140、贯穿部150、导电元件1060、屏蔽层170及残留黏合层1080。
本实施例中，在形成贯穿部150之间，先于封装体140的上表面140u贴合一黏合层，然后再以激光形成贯穿部150贯穿此黏合层及封装体140。黏合层受到激光的撕扯，导致黏合层的部分材料进入贯穿部150内且残留在贯穿部150的内侧壁150w上。此外，黏合层例如是耐热胶带。
请参照图13A至13H，其绘示图1A的半导体封装件100的制造过程图。
如图13A所示，提供基板110。基板110包括至少一接地部111。本例中，接地部111突出于基板110的上表面110u。另一例中，接地部111内埋于基板110内。
如图13A所示，可采用表面黏贴技术(SMT)，设置数个芯片120及至少一被动元件130于基板110的上表面110u上。芯片120以主动面朝下方位设于基板110且通过至少一凸块121电性连接于基板110。
然后，可以摄氏125度预加热基板110持续四小时，如此可避免后续形成的底胶125产生过多孔洞。
如图13A所示，可采用例如是点胶技术，形成底胶125包覆凸块121。然后，于摄氏165度下持续二小时，以固化底胶125。
如图13B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体140覆盖基板110的上表面110u并包覆芯片120与被动元件130。然后，于摄氏175度下持续四小时，以固化封装体140。
如图13C所示，可采用例如是激光，形成贯穿部150经过封装体140，直到露出基板110的接地部111。本实施例中，贯穿部150直孔。
如图13D所示，可采用涂布技术，形成保护层180覆盖封装体140的上表面140u，其中保护层180露出贯穿部150。然后，在20分钟内从摄氏25度加热至摄氏90度，接着在摄氏90度下持温30分钟，以固化保护层180。保护层180例如是油墨(ink)。
另一实施例中，保护层180可于贯穿部150形成前形成，如此在贯穿部150形成的同时，保护层180露出贯穿部150及接地部111。
如图13E所示，可采用例如是填胶技术或涂布技术，形成导电胶160’于贯穿部150内。由于保护层180的保护，即使导电胶溢胶至封装体140的上表面140u上方，经由保护层180的隔离，导电胶160’不会直接污染到封装体140的上表面140u，因此可让后续屏蔽层170形成于封装体140的上表面140u。
导电胶160’包括溶剂161’及数颗导电颗粒162’，其中导电颗粒162’例如由铜、锡、铋、银或其组合的材料所组成，例如，导电颗粒162’包含铜颗粒1621’及锡包覆层1622’，锡包覆层1622’包覆铜颗粒1621’。导电颗粒162’的尺寸介于25纳米至60微米之间。
如图13F所示，于回焊(reflow)或熟化(curing)工艺中，导电胶160’可加热至摄氏140度至160度之间的一低温值，并持续三十分，使导电颗粒162’于低温下通过溶剂161’的热作用彼此熔融烧结，而形成导电元件160以形成导电元件160，其中溶剂161’已于受热过程中挥发。导电颗粒162’于低温下通过溶剂161’的热作用彼此熔融烧结，而形成一连续结构的导电层162。导电颗粒162’经过液态-固态过程，因此固化后的导电层162形成一共晶结构。此外，导电颗粒162’在冷却收缩过程中会形成导电颗粒162’，孔洞161与导电层162构成导电元件160，其中导电层162因为经过熔融过程而连续地延伸孔洞161之间。此些孔洞161占导电元件160的比例(例如是剖面积的比例)小于50％。当比例愈小时，表示导电元件160的组织愈致密，对电磁干扰的屏蔽作用愈佳。在一测试结果中，导电元件160的电磁干扰屏蔽效能大于30dB。此外，由于是低温烧结，故可提升半导体封装件100的每单位时间的产出(Unit Per Hour,UPH)。
然后，可采用化学方式，移除保护层180。另一实施例中，保护层180可于导电元件160形成前移除。
如图13G所示，可采用例如是激光或刀具，形成至少一切割道P经过整个封装体140及整个基板110，以切断封装体140与基板110，这样的切割方式称为全穿切(full-cut)。另一例中，切割道P可经过整个封装体140及部分基板110，而不切断基板110；待屏蔽层170形成后再切断基板110的剩余厚度，这样的切割方式称为半穿切(half-cut)。在半穿切的另一种方式中，切割道P可经过封装体140的部分厚度但不经过基板110，待屏蔽层170形成后再切断封装体140与基板110。以半穿切形成的半导体封装件，其封装体的外侧面与基板的外侧面之间具有一横向段差；或者，封装体具有二侧面，封装体的二外侧面之间具有一横向段差；或者，基板具有二侧面，基板的二外侧面之间具有一横向段差。本发明所有实施例的半导体封装件都可采用此种半穿切方式形成。
切割后，封装体140及基板110分别形成外侧面140s及110s，其中外侧面140s与110s大致上对齐，如齐平。
如图13H所示，可采用例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积等技术，形成屏蔽层170覆盖封装体140的外侧面140s、封装体140的上表面140u与基板110的外侧面110s，以形成至少一如图1A所示的半导体封装件100。
半导体封装件100’、100”、200及300的制造方法相似于半导体封装件100，容此不再赘述。
请参照图14A至14B，其绘示图6的半导体封装件400的制造过程图。
如图14A所示，可采用无电镀技术，形成种子层461于贯穿部150的内侧壁150w上。由于种子层461亦形成于保护层180的内侧壁上，故种子层461突出超过封装体140的上表面140u。
如图14B所示，可采用填胶技术或涂布技术，形成填充层462填满贯穿部150，以将种子层461抵压于贯穿部150的内侧壁150w上，如此可避免种子层461脱离贯穿部150的内侧壁150w。此外，填充层462突出超过封装体140的上表面140u。
半导体封装件400的其余制造步骤相似于半导体封装件100的对应制造步骤，容此不再赘述。
请参照图15A至15B，其绘示图7的半导体封装件500的制造过程图。
如图15A所示，可采用例如是SBBP方式，形成数颗焊料球560’于贯穿部150内。数个焊料球560’之间具有空隙561。由于SBBP方式不会污染到封装体140的上表面140u，因此可选择性地省略上述的保护层180。
如图15B所示，可采用例如是回焊或烘烤，加热焊料球560’，使焊料球560’经熔化、固化后形成导电元件560。以回焊工艺来说，以摄氏260度加热焊料球560’持续15分钟。以烘烤工艺来说，以摄氏250度加热焊料球560’持续30分钟。由于导电元件560由焊料球560’形成，故导电元件560不含树脂，其组成全部为金属结构。此外，由于焊料球560’于受热后熔化而填补焊料球560’之间的空隙561，因此导电元件560的上表面560u会下陷而形成一凹陷部560a。对应地，后续形成的屏蔽层170也顺应导电元件560的上表面560u而形成一凹陷部170a(图7)。
半导体封装件500的制造方法可省略保护层180的形成，因此可节省工艺成本及时间。半导体封装件500的制造方法的其余制造步骤相似于半导体封装件100的对应制造步骤，容此不再赘述。
请参照图16A至16B，其绘示图8A的半导体封装件600的制造过程图。
如图16A所示，提供至少一导电元件660’。各导电元件660’包括导电片661及导电层662，其中导电层662包覆导电片661。然后，将导电元件660’插置于贯穿部150内。二导电元件660’之间具有空隙而无法电性连接。
如图16B所示，可采用例如是烘烤工艺，加热导电元件660’，使导电层662熔化而流动填补空隙，各导电片661通过导电层662电性连接。导电层662连接所有的导电片661后，与此些导电片661共同构成导电元件660。在烘烤工艺中，于20分钟内从摄氏25度加热导电层662至摄氏90度，然后在摄氏90度下持温30分钟。
半导体封装件600的制造方法可省略保护层180的形成，因此可节省工艺成本及时间。半导体封装件600的制造方法的其余制造步骤相似于半导体封装件100的对应制造步骤，容此不再赘述。
请参照图17A至17H，其绘示图9的半导体封装件700的制造过程图。
如图17A所示，提供基板110。基板110具有上表面110u及接地部111，其中接地部111形成于上表面110u上。
如图17B所示，可采用例如是网版印刷方式，形成导电元件760于基板110的接地部111上。导电元件760例如是导电胶。
如图17C所示，可采用例如是表面黏贴技术，设置数个芯片120及被动元件130于基板110的上表面110u上。
如图17D所示，可采用例如是表面黏贴技术或涂布技术，可形成围墙(dam)780于基板110的上表面110u上，其中围墙780围绕芯片120及被动元件130。
如图17E所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体140于围墙780内覆盖基板110，其中封装体140覆盖芯片120及被动元件130。
然后，可移除围墙780，以露出封装体140的外侧面140s。
如图17F所示，可采用例如是磨削技术，移除封装体140的部分材料与导电元件760部分材料，使封装体140及导电元件760分别形成上表面140u及760u，其中上表面140u与760u大致上对齐，如齐平。
如图17G所示，可采用例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积等技术，形成屏蔽层170覆盖封装体140的外侧面140s、封装体140的上表面140u与基板110的上表面110u。
如图17H所示，可采用例如是激光或刀具，形成至少一切割道P经过屏蔽层170与基板110，以切断屏蔽层170与基板110，以形成至少一如图7所示的半导体封装件700
请参照图18，其绘示图10的半导体封装件800的制造过程图。于封装体140的形成步骤中，封装体140内掺杂有数个导电元件860，导电元件860例如是光纤维或导电颗粒，例如是金属颗粒。
半导体封装件800的制造方法可省略形成保护层180、形成贯穿部150与填充导电胶的步骤，因此可节省工艺成本及时间。半导体封装件800的制造方法的其余制造步骤相似于半导体封装件100的对应制造步骤，容此不再赘述。
请参照图19A至19B，其绘示图11的半导体封装件900的制造过程图。
如图19A所示，可采用例如是表面黏贴技术，设置导电元件960于基板110的接地部111上。导电元件960例如是屏蔽框。
如图19B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体140覆盖基板110的上表面110u上并包覆导电元件960及未被导电元件960覆盖的芯片120及被动元件130。
半导体封装件900的制造方法可省略形成保护层180、形成贯穿部150与填充导电胶的步骤，因此可节省工艺成本及时间。半导体封装件900的制造方法的其余制造步骤相似于半导体封装件100的对应制造步骤，容此不再赘述。
请参照图20A至20D，其绘示图12的半导体封装件1000的制造过程图。
如图20A所示，黏贴黏合层1080’于封装体140的上表面140u上。黏合层1080’例如是耐热胶带。
如图20B所示，可采用例如是激光，形成贯穿部150经过封装体140，直到露出基板110的接地部111。黏合层1080’受到激光的撕扯，导致黏合层1080’的部分材料1080进入贯穿部150内且残留在贯穿部150的内侧壁150w上。
如图20C所示，可采用例如是填胶技术或涂布技术，形成导电胶1060’于贯穿部150内。导电胶1060’覆盖贯穿部150的内侧壁150w与残留在贯穿部150的内侧壁150w上的黏合层1080。由于导电胶1060’更覆盖封装体140的上表面140u的黏合层1080’的外侧面，使导电胶1060’突出超过封装体140的上表面140u。然后，加热导电胶1060’，以固化导电胶1060’成为导电元件1060。
如图20D所示，撕除黏合层1080’，以露出封装体140的上表面140u。
半导体封装件1000的制造方法可省略形成保护层180的步骤，因此可节省工艺成本及时间。半导体封装件1000的制造方法的其余制造步骤相似于半导体封装件100的对应制造步骤，容此不再赘述。
此外，虽然图未绘示，然另一实施例中，在半导体封装件100、100’、100”、200、300、400、600、800、900及1000的封装体140的形成步骤中，可采用图17D的围墙780形成封装体140，以形成相似于图9的半导体封装件700的切割结构。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种半导体封装件，包括：
一接地部；
一封装体，包覆所述接地部且具有一上表面；
一贯穿部，从所述封装体的所述上表面延伸至所述接地部；
一导电元件，填满所述贯穿部且电性连接所述接地部；以及
一屏蔽层，形成于所述封装体的所述上表面，且通过所述导电元件电性连接所述接地部；
其中，所述导电元件由数个导电颗粒经过熔融过程而产生所述导电层。
2.如权利要求1所述的半导体封装件，其特征在于，所述导电元件的上表面会下陷形成一个凹陷部，且所述屏蔽层顺应设置于所述凹陷部上。
3.如权利要求1所述的半导体封装件，其特征在于，所述导电元件为一共晶结构。
4.如权利要求1所述的半导体封装件，其特征在于，所述导电元件包含导电颗粒与包覆层用以包覆所述导电颗粒。
5.如权利要求1所述的半导体封装件，其特征在于，所述贯穿部的内径由所述封装体的所述上表面往所述接地部的方向渐缩。
6.如权利要求1所述的半导体封装件，其特征在于，所述贯穿部包括一较大开孔及一较小开孔，所述较大开孔从所述封装体的所述上表面往所述接地部的方向延伸而与所述较小开孔相通，且所述较大开孔的底面环绕所述较小开孔的开口。
7.如权利要求1所述的半导体封装件，其特征在于，所述导电元件为一连续导电元件。
8.如权利要求1所述的半导体封装件，其特征在于，所述导电元件为一薄层，所述薄层覆盖所述贯穿部的内侧壁上。
9.如权利要求1所述的半导体封装件，其进一步包括多个芯片，所述贯穿部及所述导电元件将所述多个芯片分开。
10.如权利要求9所述的半导体封装件，其特征在于，被动元件与所述多个芯片的至少一者为在所述导电元件的一相同侧。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112437535A (zh) * 2020-11-02 2021-03-02 中国电子科技集团公司第三十八研究所 一种具有高稳定性的射频前端
CN113611688A (zh) * 2021-08-03 2021-11-05 东莞记忆存储科技有限公司 一种芯片结构及其加工方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437576B1 (en) * 2015-03-23 2016-09-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
JP6679162B2 (ja) * 2016-02-17 2020-04-15 株式会社ディスコ 半導体パッケージの製造方法
JP6798472B2 (ja) * 2017-11-15 2020-12-09 オムロン株式会社 電子装置およびその製造方法
US10535612B2 (en) * 2017-12-15 2020-01-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
WO2019135376A1 (ja) * 2018-01-05 2019-07-11 株式会社村田製作所 高周波モジュール
TWI659684B (zh) * 2018-08-10 2019-05-11 香港商冠捷投資有限公司 電磁波隔離罩
CN114868245A (zh) * 2019-12-27 2022-08-05 株式会社村田制作所 模块
CN111162755B (zh) * 2020-01-16 2021-09-21 诺思(天津)微系统有限责任公司 一种体声波双工滤波器

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1085343A (zh) * 1992-10-05 1994-04-13 E·I·内穆尔杜邦公司 通孔填料组合物
JP2005116696A (ja) * 2003-10-06 2005-04-28 Matsushita Electric Ind Co Ltd 部品内蔵モジュールの製造方法
WO2010034995A1 (en) * 2008-09-23 2010-04-01 Imperial Innovations Limited Method and apparatus for forming an interconnection through a substrate
US20100154211A1 (en) * 2008-12-19 2010-06-24 Canon Kabushiki Kaisha Method for manufacturing wiring board and method for manufacturing inkjet printhead substrate
CN102054821A (zh) * 2009-10-30 2011-05-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
CN102238814A (zh) * 2010-04-28 2011-11-09 株式会社电装 多层基板
CN102403268A (zh) * 2010-09-10 2012-04-04 英飞凌科技股份有限公司 用于在芯片封装装置中填充接触孔的方法以及芯片封装装置
CN102738069A (zh) * 2011-03-30 2012-10-17 东京毅力科创株式会社 半导体装置的制造方法
CN102918937A (zh) * 2011-04-05 2013-02-06 住友电气工业株式会社 印刷电路板以及该印刷电路板的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102683311B (zh) * 2011-03-10 2014-12-10 精材科技股份有限公司 晶片封装体及其形成方法
CN102306645A (zh) * 2011-09-29 2012-01-04 日月光半导体制造股份有限公司 具有电磁干扰屏蔽膜的半导体封装件及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1085343A (zh) * 1992-10-05 1994-04-13 E·I·内穆尔杜邦公司 通孔填料组合物
JP2005116696A (ja) * 2003-10-06 2005-04-28 Matsushita Electric Ind Co Ltd 部品内蔵モジュールの製造方法
WO2010034995A1 (en) * 2008-09-23 2010-04-01 Imperial Innovations Limited Method and apparatus for forming an interconnection through a substrate
US20100154211A1 (en) * 2008-12-19 2010-06-24 Canon Kabushiki Kaisha Method for manufacturing wiring board and method for manufacturing inkjet printhead substrate
CN102054821A (zh) * 2009-10-30 2011-05-11 日月光半导体制造股份有限公司 具有内屏蔽体的封装结构及其制造方法
CN102238814A (zh) * 2010-04-28 2011-11-09 株式会社电装 多层基板
CN102403268A (zh) * 2010-09-10 2012-04-04 英飞凌科技股份有限公司 用于在芯片封装装置中填充接触孔的方法以及芯片封装装置
CN102738069A (zh) * 2011-03-30 2012-10-17 东京毅力科创株式会社 半导体装置的制造方法
CN102918937A (zh) * 2011-04-05 2013-02-06 住友电气工业株式会社 印刷电路板以及该印刷电路板的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112437535A (zh) * 2020-11-02 2021-03-02 中国电子科技集团公司第三十八研究所 一种具有高稳定性的射频前端
CN113611688A (zh) * 2021-08-03 2021-11-05 东莞记忆存储科技有限公司 一种芯片结构及其加工方法

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