CN108735716A - 封装结构 - Google Patents

封装结构 Download PDF

Info

Publication number
CN108735716A
CN108735716A CN201710426219.1A CN201710426219A CN108735716A CN 108735716 A CN108735716 A CN 108735716A CN 201710426219 A CN201710426219 A CN 201710426219A CN 108735716 A CN108735716 A CN 108735716A
Authority
CN
China
Prior art keywords
capacitance electrode
chip
carrier plate
line carrier
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710426219.1A
Other languages
English (en)
Other versions
CN108735716B (zh
Inventor
潘吉良
周建玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of CN108735716A publication Critical patent/CN108735716A/zh
Application granted granted Critical
Publication of CN108735716B publication Critical patent/CN108735716B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明提供一种封装结构，其包括线路载板、第一芯片、封装层、电容器以及电磁干扰屏蔽层。线路载板包括第一接垫以及第二接垫。第一芯片设置于线路载板上并且与线路载板电连接。封装层设置于线路载板上以覆盖第一芯片。电容器包括电性分离的第一电容电极与第二电容电极。第一电容电极与第二电容电极嵌于封装层内。电磁干扰屏蔽层至少覆盖封装层。第一电容电极与第二电容电极从线路载板朝向电磁干扰屏蔽层延伸。电磁干扰屏蔽层通过第一电容电极以及第一接垫而接地。第二电容电极与第二接垫电连接。

Description

封装结构
技术领域
本发明涉及一种封装结构，尤其涉及一种具有电磁干扰屏蔽(ElectromagneticInterference Shielding，EMI Shielding)功效的封装结构。
背景技术
在现今的封装结构中，芯片通过焊线(Bondwire)或凸块(Bump)与线路载板形成电连接，以使得电子信号能够在芯片与线路载板或芯片彼此之间传递。然而，有些芯片，例如通讯芯片，会产生电磁干扰(Electromagnetic Interference，EMI)而影响封装结构内的其他芯片(例如：数据存储用芯片)运作，以致于芯片间的电子信号传递过程中伴随杂讯，进而影响了芯片的正常运作。除此之外，在基于电源完整性(Power integrity，PI)的考量下，如何确保能提供稳定电压至封装结构内的芯片，特别是当封装结构中多个具有不同功能的芯片同时运作时。
为了维持封装结构的电源完整性，常见的作法是设置去耦合电容元件(Decoupling Capacitor，De-Cap)于芯片封装结构，使去耦合电容元件电连接于线路载板的电源端与接地端，并等效电连接至芯片的电源端与接地端，藉以提供高速讯号操作时所需的瞬间充电电流与放电电流于电源与接地回路间。然而，受制于去耦合电容元件的尺寸大小，会使得封装结构的体积增加，故无法满足微小化的设计需求。另一种去耦合电容元件设置方式是将其内埋(或内藏)于线路载板中，此实施方式将使得线路载板的线路层的层数增加或布线复杂度增加，同样无法满足微小化的设计需求。
因此，如何在能够满足微小化半导体封装体的设计需求的前提下，同时达到防止电磁干扰以及维持封装结构的电源完整性的功效，便成为当前亟待解决的问题之一。
发明内容
本发明提供一种封装结构，其包括线路载板、第一芯片、封装层、电容器以及电磁干扰屏蔽层。线路载板包括第一接垫及第二接垫。第一芯片设置于线路载板上并且与线路载板电连接。封装层设置于线路载板上以覆盖第一芯片。电容器包括电性分离的第一电容电极与第二电容电极，第一电容电极与第二电容电极嵌于封装层内。电磁干扰屏蔽层覆盖封装层，其中第一电容电极与第二电容电极从线路载板朝向电磁干扰屏蔽层延伸。电磁干扰屏蔽层通过第一电容电极以及第一接垫而接地，且第二电容电极与第二接垫电连接。
基于上述，本发明可以通过封装结构的电磁干扰屏蔽层以避免电磁干扰影响内部芯片运作，进而降低电磁干扰对运作中的电子元件的影响程度。并且，可以通过去耦合电容元件使得封装结构的电源完整性可以有效地被控制。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A、图1B、图1D、图1F至图1I是依照本发明第一实施例的封装结构的制造流程的剖面示意图。
图1C、图1E是本发明第一实施例的封装结构的部分制作流程的俯视示意图。
图2A至图2B是本发明第二实施例的封装结构的部分制作流程的剖面示意图。
图3是本发明第三实施例的封装结构的剖面示意图。
附图标记说明
100、300：封装结构
110：线路载板
110a：第一表面
110b：第二表面
110c：侧壁
111、311：第一接垫
112：第二接垫
113：第三接垫
114：导电端子
120：第一芯片
121：连接端子
122、122a：第二芯片
123：导线
130：封装层
130a：第一沟渠
130b：第二沟渠
130c：第三沟渠
131：第一封装层
131a：第一部份
131b：第二部份
131c：侧面
132：电容介电部
133、233：第二封装层
133a：开口
334：绝缘部分
140、340：电容器
141、341：第一电容电极
341a：第一电极部分
341b：第二电极部分
142：第二电容电极
143：第三电容电极
150、350：电磁干扰屏蔽层
350a：第一电磁干扰屏蔽层
350b：第二电磁干扰屏蔽层
260：绝缘层
R1：第一容置空间
R2：第二容置空间
具体实施方式
图1A、图1B、图1D、图1F至图1I是依照本发明第一实施例的封装结构的制造流程的剖面示意图。首先，请参照图1A，提供已设置有第一芯片120以及第二芯片122、122a的线路载板110，其中线路载板110具有第一表面110a以及相对于第一表面110a的第二表面110b，且线路载板110包括第一接垫111以及第二接垫112。第一接垫111以及第二接垫112位于线路载板110的第一表面110a上，且第一接垫111或第二接垫112的形状、尺寸或数量并不加以限制。举例来说，第一接垫111或第二接垫112的形状可为长条状、圆盘状或方盘状。在本实施例中，第一接垫111可以是接地垫(ground pad)，且第二接垫112可以电连接至电压源(power pad)。
在本实施例中，封装结构100还包括第三接垫113，且第一接垫111位于第二接垫112以及第三接垫113之间。第三接垫113可以电连接至与第二接垫112相同或不同的电压源，但本发明不限于此。
第一芯片120设置在线路载板110的第一表面110a上，并电连接线路载板110。第一芯片120的数量可以是一个或多个。第一芯片120可以是晶粒(die)、封装后芯片(packagedchip)或是堆叠式的芯片封装件(stacked chip package)。在本实施例中，第一芯片120可用芯片倒装(flip chip)的方式通过连接端子121与线路载板110电连接，但本发明不限于此。在其他实施例中，第一芯片120也可以是利用引线焊接的方式(wire bonding)通过导线123与线路载板110电连接。在相关封装实施方式中，第一芯片120也可置于线路载板110的第二表面110b上，也即第一芯片120与第二芯片122、122a分别置于线路载板110的对向侧向，未显示于本发明说明书的相关图示。在另一实施例中，第一芯片120和/或第二芯片122、122a也可经由线路载板110的增层或减层技术将各式芯片单独或多个芯片置于线路载板110内部，未显示于本发明说明书的相关图示。
在本实施例中，第一芯片120包括通讯芯片。通讯芯片可以是具有长期演进(longterm evolution，LTE)、第四代半行动通讯(LTE-advanced，LTE-A)、分码多工存取(codedivision multiple access，CDMA)、宽带分码多工存取(wideband CDMA，WCDMA)、通用移动电讯系统(universal mobile telecommunications system，UMTS)、无线宽带(wirelessbroadband，WiBro)、全球移动通讯系统(global system for mobile communication，GSM)、无线保真(wireless fidelity，WiFi)、蓝牙(Bluetooth，BT)、近场通讯(near fieldcommunication，NFC)或全球定位系统(Global Positioning System，GPS)通讯功能的芯片，但本发明不限于此。在其他实施例中，第一芯片可以为通讯芯片、运算芯片、数据存储芯片、电源芯片或上述的组合。
在本实施例中，封装结构100还包括第二芯片122、122a，且第一接垫111位于第一芯片120及第二芯片122、122a之间。第二芯片122、122a设置在线路载板110的第一表面110a上，并电连接线路载板110。第二芯片122、122a的数量可以是一个或多个，且各个第二芯片122、122a可以是具有相同或不同功能(function)的晶粒(die)、封装后芯片(packagedchip)、堆叠式的芯片封装件(stacked chip package)或是特殊应用集成电路(Application-Specific Integrated Circuit；ASIC)，但本发明不限于此。第二芯片122、122a与线路载板110的连接方式可以类似于第一芯片120与线路载板110的连接方式，故在此就不再赘述。举例而言，第二芯片122与线路载板110的连接方式可以不同于第二芯片122a与线路载板110的连接方式，且/或第二芯片122的功能可以与第二芯片122a相同或不同，但本发明不限于此。
在本实施例中，线路载板110为双面线路板(double sided wiring board)，但本发明不限于此。在其他实施例中，线路载板110也可以是多层线路板(multi-layeredwiring board)。当线路载板110为多层线路板时，第一芯片120以及第二芯片122、122a设置于线路载板110的外层线路层上，并且分别电连接此外层线路层，而线路载板110中的至少两层线路层之间可用通孔(through hole)或者是盲孔(blind hole)来电连接。
接着，请参考图1B，在线路载板110上形成第一封装层131，以包封第一芯片120以及第二芯片122、122a。在一些实施例中，第一封装层131例如是通过模塑工艺(moldingprocess)或其他合适的方法将熔融的模塑化合物(molding compound)形成于第一芯片120以及第二芯片122、122a上。然后，使熔融的模塑化合物冷却并且固化以形成第一封装层131。换言之，第一芯片120以及第二芯片122、122a并不会露出来，而是被第一封装层131很好地保护住。
请同时参考图1C以及图1D，图1C是本发明第一实施例的封装结构的部分制作流程的俯视示意图，且图1D是沿图1C的A-A’剖线的剖面示意图。值得注意的是，为求简洁，在图1C的俯视示意图中省略示出线路载板110，且示出出第一芯片120、第二芯片122、122a以及用以连接线路载板110与第二芯片122、122a的多条导线123的投影位置，以表示其位置的对应关系。
形成第一封装层131之后，在第一封装层131中形成多条沟渠(trench)，沟渠包括第一沟渠130a以及第二沟渠130b。第一沟渠130a暴露出线路载板110的第一接垫111，第二沟渠130b暴露出线路载板110的第二接垫112。在一些实施例中，可以通过蚀刻、机械钻孔(mechanical drill)、激光钻孔(laser drill)或其他合适的工艺于第一封装层131中形成第一沟渠130a以及第二沟渠130b。在一些实施例中，通过模塑治具的设计，可预先的在线路载板110的特定区块，使其不填充模塑化合物，使完成模塑工艺的第一封装层131中形成多条沟渠(trench)。在一些实施例中，第一沟渠130a的两端贯穿第一封装层131的侧面131c，以使第一封装层131具有彼此分离的第一部份131a以及第二部份131b。换言之，第一封装层131包括彼此分离第一部份131a以及第二部份131b，且第一部份131a以及第二部份131b位于第一沟渠130a的两相对侧。第一封装层131的第一部份131a包封第一芯片120，且第一封装层131的第二部份131b包封第二芯片122、122a。
在一些实施例中，可以事先将已设置有第一芯片120以及第二芯片122、122a的线路载板110(如图1A所示)先预置(preplace)于一模具(未示出)中，且模具的一部份与线路载板110的第一接垫111以及第二接垫112接触。接着，例如是通过压缩成型(compressionmolding，CM)、注射成型(injection molding，IM)、转注成型(transfer molding，TM)或其他合适的方法将模塑化合物形成于第一芯片120以及第二芯片122、122a上。然后，使模塑化合物固化(curing)并脱模，以形成具有第一沟渠130a以及第二沟渠130b的第一封装层131于线路载板110上(如图1D所示)。
在本实施例中，还可在第一封装层131的第二部份131b中形成第三沟渠130c，且第三沟渠130c暴露出线路载板110的第三接垫113。第三沟渠130c的形成方式可以类似于第二沟渠130b，故在此就不再赘述。
在一些实施例中，在形成多条沟渠之后，可进行去胶渣工艺(desmear process)。在一些实施例中，可以用化学药液或电浆来去除残留在第一接垫111、第二接垫112或第三接垫113上的部分第一封装层131。在一些实施例中，可以用激光来去除除残留在第一接垫111、第二接垫112或第三接垫113上的部分第一封装层131。如此一来，可维持或提升第一接垫111、第二接垫112或第三接垫113的电连接品质。
接着，请参考图1E以及图1F，图1E是本发明第一实施例的封装结构的部分制作流程的俯视示意图，且图1F是沿图1E的B-B’剖线的剖面示意图。值得注意的是，在图1E的俯视示意图中，且示出出第一芯片120、第二芯片122、122a以及用以连接线路载板110与第二芯片122、122a的多条导线123的投影位置，以表示其位置的对应关系。
形成第一沟渠130a以及第二沟渠130b之后，在第一沟渠130a以及二沟渠中填入导电材料，以分别形成第一电容电极141以及第二电容电极142。如图1F所示，第一电容电极141穿过第一封装层131而与线路载板110的第一接垫111电连接，第二电容电极142穿过第一封装层131而与线路载板110的第二接垫112电连接。在一些实施例中，可以通过溅镀(sputter)、电镀(plating)或是其他类似的方法，将导电材料形成在第一接垫111或第二接垫112上，以分别形成第一电容电极141以及第二电容电极142。然而，本发明不限于此。在其他实施例中，可以于第一沟渠130a或第二沟渠130b内填入锡膏、银浆或类似的导电材料，以分别形成第一电容电极141以及第二电容电极142。在一些实施例中，第一电容电极141的两端与第一封装层131的侧面131c齐平或是凸出于第一封装层131的侧面131c，以使第一封装层131的第一部份131a以及第二部份131b之间具有第一电容电极141而彼此分离。换言之，第一封装层131包括彼此分离第一部份131a以及第二部份131b，且第一部份131a以及第二部份131b位于第一电容电极141的两相对侧。
在本实施例中，还可在第三沟渠130c中填入导电材料，以形成第三电容电极143，且第三电容电极143穿过第一封装层131而与线路载板110的第三接垫113电连接。第三电容电极143的形成方式可以类似于第二电容电极142，故在此就不再赘述。
请参考图1G，在形成第一电容电极141以及第二电容电极142之后，在第一封装层131上形成第二封装层133。第二封装层133覆盖第一封装层131、第一电容电极141以及第二电容电极142的各个上表面。在本实施例中，第二封装层133的材料以及形成方式可以类似于第一封装层131，故在此就不再赘述。在本实施例中，第二封装层133还可形成于第三电容电极143上，且第二封装层133还覆盖第三电容电极143的上表面。
在一些实施例中，在完成第二封装层133的制作之后，可以对第二封装层133的上表面实施平坦化工艺(planarization process)，以使后续形成的电磁干扰屏蔽层150(示出于图1I)可以被形成于前述的平坦表面上。
请参考图1H，在形成第二封装层133之后，在第二封装层133中形成开口133a，且开口133a位于第一电容电极141的上方。第二封装层133的开口133a可以为贯穿第二封装层133的通孔或沟渠，以暴露出第一电容电极141的上表面。在本实施例中，形成第二封装层133的开口133a的方式可以类似于第一封装层131的第一沟渠130a、第二沟渠130b或第三沟渠130c的方式，故在此就不再赘述。
请参考图1I，可以通过物理气相沉积法(Physical Vapor Deposition，PVD)或是化学气相沉积法(Chemical Vapor Deposition，CVD)于第二封装层133上沉积导电材料，且导电材料填入第二封装层133的开口内，以形成电磁干扰屏蔽层150。如此一来，电磁干扰屏蔽层150通过第一电容电极141以及第一接垫111而接地。
在本实施例中，电磁干扰屏蔽层150包覆第一封装层131的外表面、第二封装层133的外表面以及第一电容电极141的上表面，如此一来，可以使第一芯片120以及第二电容电极142位于电磁干扰屏蔽层150、第一电容电极141以及线路载板110所形成的第一容置空间R1中。在本实施例中，还可以使第二芯片122、122a以及第三电容电极143位于电磁干扰屏蔽层150、第一电容电极141以及线路载板110所形成的第二容置空间R2中。在一些实施例中，电磁干扰屏蔽层150与线路载板110的第一表面110a和/或第二表面110b和/或侧壁110c形成电性连结，使电磁干扰屏蔽层150具有较佳的电磁干扰屏蔽效果(EMI Shieldingeffectiveness)，但本发明不限于此。
在本实施例中，电磁干扰屏蔽层150可以覆盖线路载板110的侧壁110c，但本发明不限于此。在其他实施例中，电磁干扰屏蔽层150可以不覆盖线路载板110的侧壁110c。
经过上述工艺后即可大致上完成本实施例的封装结构100的制作。上述的封装结构100包括线路载板110、第一芯片120、封装层130、电容器140以及电磁干扰屏蔽层150。线路载板110包括第一接垫111及第二接垫112。封装层130包括第一封装层131以及第二封装层133。第一芯片120设置于线路载板110上并且与线路载板110电连接。封装层130设置于线路载板110上以覆盖第一芯片120。电容器140包括电性分离的第一电容电极141与第二电容电极142，第一电容电极141与第二电容电极142嵌于封装层130内。电磁干扰屏蔽层150至少覆盖封装层130，其中第一电容电极141与第二电容电极142从线路载板110朝向电磁干扰屏蔽层150延伸。电磁干扰屏蔽层150通过第一电容电极141以及第一接垫111而接地，且第二电容电极142与第二接垫112电连接至电源。如此一来，在电路上而言，第一电容电极141与第二电容电极142可以为一电容。
在一些实施例中，线路载板110还包括第三接垫113，电容器140还包括与第二电容电极142电性分离的第三电容电极143。第三电容电极143嵌于封装层130内，且第一电容电极141位于第二电容电极142以及第三电容电极143之间。第三电容电极143从线路载板110朝向电磁干扰屏蔽层150延伸，且第三电容电极143与第三接垫113电连接至电源。如此一来，在电路上而言，第一电容电极141与第二电容电极142可以为一电容，且第一电容电极141与第三电容电极143可以为另一电容。在一些实施例中，第二电容电极142以及第三电容电极143所连结的电源于线路载板110中是相互电性连结的。在一些实施例中，第二电容电极142以及第三电容电极143所连结的电源于线路载板110中是相互电性隔绝的。
在一些实施例中，封装层130具有电容介电部132，且电容介电部132位于第一电容电极141与第二电容电极142之间，或是位于第一电容电极141与第三电容电极143之间。通过调整电容介电部132的材料特性(例如：介电常数Dielectric constant)，可实现调整第一电容电极141与第二电容电极142之间的去耦合电容器的电容值(Capacitance)。相仿的，第一电容电极141与第三电容电极143之间的去耦合电容器的电容值(Capacitance)也可被适当的设计调整。
在一些实施例中，封装结构100还包括位于线路载板110上的多个导电端子114，其中多个导电端子114与第一芯片120位于线路载板110的相对侧。导电端子114例如为阵列排列的焊球(solder balls)、凸块(bumps)、导电柱(conductive pillars)或上述的组合等，以使第一芯片120或第二芯片122、122a通过线路载板110以及对应的导电端子114与其他外部元件电连接。
就工艺上而言，本发明并不限定导电端子114的形成方式或顺序。换言之，导电端子114可以是在形成封装层130之前即形成于线路载板110的第二表面110b上，或是可以是在形成封装层130之后再形成于线路载板110的第二表面110b上。
图2A至图2B是本发明第二实施例的封装结构的部分制作流程的剖面示意图。请参考图2A与图2B，本实施例的制作流程与上述实施例的制作流程的差异在于：在形成第一电容电极141、第二电容电极142以及第三电容电极143之后，在第一封装层131上覆盖绝缘层260，其中绝缘层260覆盖第二电容电极142以及第三电容电极143的各个上表面，且不覆盖第一电容电极141的上表面。绝缘层260例如是光阻、阻焊层(solder mask)、黏晶胶(dieattach film)或类似的绝缘材料。接着，在绝缘层260之后，在第一封装层131上形成第二封装层233。第二封装层233覆盖部分的第一封装层131以及部分的绝缘层260，且不覆盖第一电容电极141的上表面。在此之后的制作流程大致与图1I相同或相似(是用于在第二封装层233的表面形成电磁干扰屏蔽层150，并通过第一电容电极141以及第一接垫111而接地(未显示于图2B))，故不赘述。
图3是本发明第三实施例的封装结构的剖面示意图。请参考图3，本实施例的封装结构300与第一实施例的封装结构100相似，两者的差异在于：线路载板110的第一接垫311的数量为多个，电容器340的第一电容电极341包括第一电极部分341a与第二电极部份341b，且第一电极部分341a与其中一第一接垫311a电连接，第二电极部分341b与另一第一接垫311b电连接。电容器340的第二电容电极342与第二接垫112电连接，电容器340的第三电容电极343与第三接垫113电连接。封装层130具有绝缘部分334以隔开第一电极部分341a与第二电极部分341b。电磁干扰屏蔽层350包括第一电磁干扰屏蔽层350a以及第二电磁干扰屏蔽层350b。第一电磁干扰屏蔽层350a通过第一电容电极341的第一电极部分341a以及其中一第一接垫311a而接地。第二电磁干扰屏蔽层350b通过第一电容电极341的第二电极部分341b以及另一第一接垫311b而接地。第一芯片120以及第二电容电极342位于第一电磁干扰屏蔽层350a、第一电容电极341的第一电极部分341a以及线路载板110所形成的第一容置空间R1中。第二芯片122、122a以及第三电容电极343位于第二电磁干扰屏蔽层350b、第一电容电极341的第二电极部分341b以及线路载板110所形成的第二容置空间R2中。在一些实施例中，第一电容电极341的其中一第一接垫311a以及第一电容电极341的另一第一接垫311b所连结的接地于线路载板110中是相互电性连结的。在一些实施例中，第一电容电极341的其中一第一接垫311a以及第一电容电极341的另一第一接垫311b所连结的接地于是相互电性隔绝的。
综上所述，本发明可以通过封装结构的电磁干扰屏蔽层以避免电磁干扰影响内部芯片运作，进而降低电磁干扰对运作中的电子元件的影响程度。并且，可以通过去耦合电容元件使得封装结构的电源完整性可以有效地被控制。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种封装结构，包括：
线路载板，包括第一接垫以及第二接垫；
第一芯片，设置于所述线路载板上并且与所述线路载板电连接；
封装层，设置于所述线路载板上以覆盖所述第一芯片；
电容器，包括电性分离的第一电容电极与第二电容电极，所述第一电容电极与所述第二电容电极嵌于所述封装层内；以及
电磁干扰屏蔽层，至少覆盖所述封装层，其中所述第一电容电极与所述第二电容电极从所述线路载板朝向所述电磁干扰屏蔽层延伸，所述电磁干扰屏蔽层通过所述第一电容电极以及所述第一接垫而接地，且所述第二电容电极与所述第二接垫电连接。
2.根据权利要求1所述的封装结构，其中所述第一芯片包括通讯芯片、运算芯片、数据存储芯片、电源芯片或上述的组合。
3.根据权利要求1所述的封装结构，其中所述封装层包括第一封装部分以及覆盖所述第一封装部分的第二封装部分，所述第一封装部分具有第一沟渠以及第二沟渠，所述第二封装部分具有与所述第一沟渠连通的开口，所述第一电容电极位于所述第一沟渠及所述开口内，且所述第二电容电极位于所述第二沟渠内。
4.根据权利要求3所述的封装结构，其中所述开口包括位于所述第一沟渠上方的第三沟渠。
5.根据权利要求1所述的封装结构，其中所述第二电容电极通过所述第二接垫电连接至电压源。
6.根据权利要求1所述的封装结构，其中所述封装层具有电容介电部，所述电容介电部位于第一电容电极与所述第二电容电极之间。
7.根据权利要求1所述的封装结构，其中所述第一电容电极包括第一电极部分与第二电极部份，且所述封装层具有绝缘部分以隔开所述第一电极部分与所述第二电极部分。
8.根据权利要求1所述的封装结构，其中所述电磁干扰屏蔽层还覆盖所述线路载板的侧壁。
9.根据权利要求1所述的封装结构，其中还包括第三电容电极，其中所述第三电容电极嵌于所述封装层内，所述第三电容电极与所述第一电容电极电性分离，且所述第二电容与所述第三电容电极分别位于所述第一电容电极的两对侧。
10.根据权利要求1所述的封装结构，其中所述封装结构还包括第二芯片，设置于所述线路载板上并且与所述线路载板电连接，其中所述第一芯片与所述第二芯片分别位于所述第一电容电极的两对侧。
CN201710426219.1A 2017-04-25 2017-06-08 封装结构 Active CN108735716B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106113684 2017-04-25
TW106113684A TWI624915B (zh) 2017-04-25 2017-04-25 封裝結構

Publications (2)

Publication Number Publication Date
CN108735716A true CN108735716A (zh) 2018-11-02
CN108735716B CN108735716B (zh) 2020-02-14

Family

ID=62951583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710426219.1A Active CN108735716B (zh) 2017-04-25 2017-06-08 封装结构

Country Status (2)

Country Link
CN (1) CN108735716B (zh)
TW (1) TWI624915B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415913A (zh) * 2020-04-09 2020-07-14 环维电子(上海)有限公司 一种具有电磁屏蔽结构的选择性封装sip模组及其制备方法
CN112103282A (zh) * 2020-11-03 2020-12-18 甬矽电子(宁波)股份有限公司 系统封装结构和系统封装结构的制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037883B2 (en) 2018-11-16 2021-06-15 Analog Devices International Unlimited Company Regulator circuit package techniques
TWI719854B (zh) * 2020-03-06 2021-02-21 力成科技股份有限公司 具電磁遮蔽層之半導體封裝結構及其製法
US11670599B2 (en) 2020-07-09 2023-06-06 Qualcomm Incorporated Package comprising passive device configured as electromagnetic interference shield

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233726A1 (en) * 2009-03-13 2011-09-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Three-Dimensional Vertically Oriented Integrated Capacitors
CN102683329A (zh) * 2011-03-18 2012-09-19 矽品精密工业股份有限公司 半导体封装件及其制法
CN103579204A (zh) * 2012-07-18 2014-02-12 台湾积体电路制造股份有限公司 包括电容器的封装结构及其形成方法
CN104105387A (zh) * 2013-04-02 2014-10-15 太阳诱电株式会社 电路模组及其制造方法
US20150043171A1 (en) * 2013-08-07 2015-02-12 Taiyo Yuden Co., Ltd. Circuit module

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI550728B (zh) * 2014-03-10 2016-09-21 日月光半導體製造股份有限公司 封裝結構及其製造方法
US9437576B1 (en) * 2015-03-23 2016-09-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233726A1 (en) * 2009-03-13 2011-09-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Three-Dimensional Vertically Oriented Integrated Capacitors
CN102683329A (zh) * 2011-03-18 2012-09-19 矽品精密工业股份有限公司 半导体封装件及其制法
CN103579204A (zh) * 2012-07-18 2014-02-12 台湾积体电路制造股份有限公司 包括电容器的封装结构及其形成方法
CN104105387A (zh) * 2013-04-02 2014-10-15 太阳诱电株式会社 电路模组及其制造方法
US20150043171A1 (en) * 2013-08-07 2015-02-12 Taiyo Yuden Co., Ltd. Circuit module

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415913A (zh) * 2020-04-09 2020-07-14 环维电子(上海)有限公司 一种具有电磁屏蔽结构的选择性封装sip模组及其制备方法
CN111415913B (zh) * 2020-04-09 2021-10-01 环维电子(上海)有限公司 一种具有电磁屏蔽结构的选择性封装sip模组及其制备方法
CN112103282A (zh) * 2020-11-03 2020-12-18 甬矽电子(宁波)股份有限公司 系统封装结构和系统封装结构的制备方法
CN112103282B (zh) * 2020-11-03 2021-02-05 甬矽电子(宁波)股份有限公司 系统封装结构和系统封装结构的制备方法

Also Published As

Publication number Publication date
TWI624915B (zh) 2018-05-21
TW201839929A (zh) 2018-11-01
CN108735716B (zh) 2020-02-14

Similar Documents

Publication Publication Date Title
CN108735716A (zh) 封装结构
US10128214B2 (en) Substrate and the method to fabricate thereof
JP5042623B2 (ja) 半導体デバイス
US11764163B2 (en) Semiconductor encapsulation structure and encapsulation method
CN107408547A (zh) 扇出型系统级封装件及其形成方法
CN106711094A (zh) 半导体封装件及其制造方法
CN109300863A (zh) 半导体封装结构以及半导体封装方法
CN109075154A (zh) 背侧钻孔嵌入式管芯衬底
CN109427759A (zh) 一种芯片封装结构及其制作方法、电子设备
CN107667427A (zh) 用于将器件嵌入面朝上的工件中的系统、装置和方法
CN108878380A (zh) 扇出型电子器件封装件
CN106992170A (zh) 具有嵌入式电子装置的多个平面的封装装置
CN102569268A (zh) 半导体装置及其制造方法
US20180366393A1 (en) Chip packaging method and package structure
CN108695269A (zh) 半导体装置封装及其制造方法
CN108010889A (zh) 芯片封装结构及封装方法
CN105359267B (zh) 包括具有至少部分被电介质层包围的多个金属芯的互连件的互连系统
CN106711123A (zh) 半导体封装件及其制造方法
CN107958882A (zh) 芯片的封装结构及其制作方法
CN105280624A (zh) 电子装置模块及其制造方法
CN109801883A (zh) 一种扇出型堆叠封装方法及结构
CN106601634A (zh) 芯片封装工艺以及芯片封装结构
CN106935517A (zh) 集成无源器件的框架封装结构及其制备方法
US20140167276A1 (en) Substrate for semiconductor package, semiconductor package using the substrate, and method of manufacturing the semiconductor package
CN104347431B (zh) 一种暴露器件顶面和底面的封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant