CN109427759A - 一种芯片封装结构及其制作方法、电子设备 - Google Patents

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Abstract

本申请公开了一种芯片封装结构及其制作方法、电子设备，涉及电子封装技术领域，解决了芯片封装结构厚度较大的问题。具体方案：该芯片封装结构包括：主芯片；第一重布线层，设置于主芯片的主动面，且与主芯片电连接；第二重布线层，设置于主芯片的背面，且与主芯片的背面相接触；第一电连接件，设置于第一重布线层和第二重布线层之间，第一电连接件用于将第一重布线层和第二重布线层电连接；叠加芯片，设置于第二重布线层背离主芯片的一侧，且与第二重布线层电连接。本申请提供的芯片封装结构用于与电子设备中的电路板相连接。

Description

一种芯片封装结构及其制作方法、电子设备
技术领域
本申请涉及电子封装技术领域，尤其涉及一种芯片封装结构及其制作方法、电子设备。
背景技术
随着无线通信、汽车电子和其他消费类电子产品的快速发展，电子器件向着多功能的方向发展。基于此，现有技术在制作上述电子器件时，通常将不同功能的芯片分别进行封装，然后再进行集成，并将集成后的部件设置于上述电子器件内。
目前采用的封装与集成技术为堆叠封装(Package on Package，POP)技术，具体的，通过该堆叠封装技术形成的芯片封装结构包括堆叠而成的下封装体和上封装体。其中，下封装体包括通过模塑料(Molding Compound，MC)封装于下基板上，或者下基板与转接板之间的第一功能芯片；上封装体包括通过模塑料封装于上基板上的第二功能芯片。上封装体和下封装体之间之间设置有用于将该上封装体和下封装体进行电气互连的焊球。
由于上述上基板、下基板以及转接板受限于基板自身的制作工艺，使得该基板中金属层的厚度在20μm左右，介电层的厚度在45μm左右，此外金属线间距同城在16～18μm左右。因此，上述基板的厚度较大，导致整个芯片封装结构的厚度较大，从而造成封装结构信号传输路径较长，散热性能较差的问题。
发明内容
本申请提供一种芯片封装结构及其制作方法、电子设备，解决了芯片封装结构厚度较大的问题。
为达到上述目的，本申请采用如下技术方案：
本申请的第一方面，提供一种芯片封装结构包括：主芯片；第一重布线层，设置于主芯片的主动面，且与主芯片电连接；第二重布线层，设置于主芯片的背面，且与主芯片的背面相接触；第一电连接件，设置于第一重布线层和第二重布线层之间，且与主芯片并行设置，第一电连接件用于将第一重布线层和第二重布线层电连接；叠加芯片，设置于第二重布线层背离主芯片的一侧，且与第二重布线层电连接。其中，主芯片为逻辑芯片，叠加芯片为存储芯片。由上述可知，该芯片封装结构中无需设置用于将封装有不同功能的芯片的封装体电气连接的转接板以及焊球，因此整个芯片封装结构的厚度更小，且主芯片到叠加芯片的信号传输路径更短。在此基础上，由于第一重布线层、第二重布线层中的任意一种重布线层中包括由树脂薄膜层构成的介电层，以及与该介电层交替设置的金属布线层。因此，采用上述介电层构成的重布线层相对于采用压合工艺形成的基板而言，重布线层的厚度更小。此外，由于叠加芯片与主芯片之间只具有厚度较薄的第二重布线层，因此有利于降低整个芯片封装结构的热阻，利于芯片散热。
本申请提供的芯片封装结构，结合第一方面，在一种可能的实现方式中，芯片封装结构还包括第二电连接件。该第二电连接件设置于主芯片主动面与第一重布线层之间，第二电连接件用于将主芯片与第一重布线层电连接。其中，第二电连接件为铜柱。
本申请提供的芯片封装结构，结合第一方面，在另一种可能的实现方式中，芯片封装结构还包括用于将主芯片与第一重布线层电连接的第二电连接件，该第二电连接件包括相接触且电连接的互连端子和焊盘。该互连端子设置于主芯片主动面上。该焊盘设置于第一重布线层靠近主芯片的一侧表面上。
结合第一方面，在另一种可能的实现方式中，互连端子包括靠近主芯片的第一子部和靠近焊盘一侧的第二子部。其中，构成第一子部的材料包括金属铜、钛、镍、钨以及银中的至少一种，构成第二子部的材料包括焊料。在此情况下，第一子部可以为互连端子提供一定的硬度。此外，对第二子部进行点焊工艺可以将互连端子与焊盘相连接。
结合第一方面，在另一种可能的实现方式中，第一电连接件为柱状，构成第一电连接件的材料为金属铜、金属铝、金属银或者焊料中的至少一种。考虑到生产成本的原因，可以采用金属铜或者焊料。
结合第一方面，在另一种可能的实现方式中，芯片封装结构还包括：第一模塑层和第二模塑层。其中第一模塑层填充于第一重布线层和第二重布线层之间，且包裹于主芯片和第一电连接件的四周，从而可以利用第一模塑层对主芯片进行封装。此外，第二模塑层覆盖叠加芯片，且与第二重布线层相接触，从而利用第二模塑层对叠加芯片进行封装。在此情况下，可以使得该芯片封装结构中的主芯片和叠加芯片独立封装。
结合第一方面，在另一种可能的实现方式中，芯片封装结构还包括键合引线，键合引线用于将叠加芯片与第二重布线层电连接。通过键合引线实现叠加芯片与第二重布线层电连接的方式工艺更加简单。
结合第一方面以及上述可能的实现方式，在另一种可能的实现方式中，芯片封装结构还包括依次设置于第一重布线层背离主芯片一侧的凸点下金属层和焊球。通过焊球可以将该芯片封装结构与外界电路板相连接。
本申请的第二方面，提供一种电子设备，包括电路板以及如上所述的任意一种芯片封装结构。其中，在芯片封装结构的第一重布线层背离主芯片的一侧设置有焊球的情况下，该电路板与上述焊球电连接。上述电子设备与第一方面提供的芯片封装结构具有相同的技术效果，此处不再赘述。
本申请的第三方面，提供一种芯片封装结构的制作方法，在该芯片封装结构包括第二电连接件，且第二连接件为铜柱的情况下，上述制作方法包括：首先，在第一载板上形成第一保护层；接下来，在第一保护层上形成第二重布线层；接下来，将主芯片的背面与第二重布线层相连接；接下来，在第二重布线层背离第一载板的一侧表面，形成与主芯片并行设置的第一电连接件，第一电连接件与第二重布线层电连接；接下来，在第二重布线层背离第一载板的一侧表面，形成包裹于主芯片和第一电连接件的四周的第一模塑层；接下来，在主芯片的主动面，形成与第一电连接件和主芯片电连接的第一重布线层；接下来，去除第一载板和第一保护层；接下来，在第一重布线层背离主芯片的一侧表面，依次形成第二保护层和第二载板；接下来，在第二载板的承载下，在第二重布线层背离主芯片的一侧表面，形成与第二重布线层电连接的叠加芯片；接下来，在第二重布线层背离主芯片的一侧表面，形成覆盖叠加芯片的第二模塑层；接下来，去除第二载板和第二保护层；最后，在第一重布线层背离主芯片的一侧，依次形成凸点下金属层和焊球。上述芯片封装结构的制作方法与第一方面提供的芯片封装结构具有相同的技术效果，此处不再赘述。
本申请的第四方面，提供一种芯片封装结构的制作方法，在芯片封装结构包括第二电连接件，且第二电连接件包括相接触且电连接的互连端子和焊盘的情况下，上述制作方法包括：首先，在第一载板上形成第一保护层；接下来，在第一保护层上形成第一重布线层；接下来，将主芯片的主动面与第一重布线层电连接；接下来，在第一重布线层背离第一载板的一侧表面，形成于主芯片并行设置的第一电连接件，该第一电连接件与第一重布线层电连接；接下来，在第一重布线层背离第一载板的一侧表面，形成包裹于主芯片和第一电连接件的四周的第一模塑层；接下来，在主芯片的背面，形成与第一电连接件电连接的第二重布线层；接下来，在第二重布线层背离主芯片的一侧表面，形成与第二重布线层电连接的叠加芯片；接下来，在第二重布线层背离主芯片的一侧表面，形成覆盖叠加芯片的第二模塑层；接下来，去除第一载板和第一保护层；最后，在第一重布线层背离主芯片的一侧，依次形成凸点下金属层和焊球。上述芯片封装结构的制作方法与第一方面提供的芯片封装结构具有相同的技术效果，此处不再赘述。
附图说明
图1为本申请提供的一种芯片封装结构的结构示意图；
图2为本申请提供的另一种芯片封装结构的结构示意图；
图3为本申请提供的又一种芯片封装结构的结构示意图；
图4为图3中第二电连接件的具体结构示意图；
图5为本申请提供的再一种芯片封装结构的结构示意图；
图6为本申请提供的一种采用HBPOP工艺制作的封装结构的结构示意图；
图7为本申请提供的一种采用InFO POP工艺制作的封装结构的结构示意图；
图8为本申请提供的一种制作芯片封装结构的方法流程图；
图9a、图9b、图9c、图9d、图9e、图9f分别为执行图8所示的各个制作步骤分别得到的结构示意图；
图10本申请提供的另一种制作芯片封装结构的方法流程图；
图11a、图11b、图11c、图11d、图11e分别为执行图10所示的各个制作步骤分别得到的结构示意图。
附图标记：
01-芯片封装结构；10-主芯片；11-叠加芯片；20-第一重布线层；21-第二重布线层；201-介电层；202-金属布线层；310-互连端子；320-焊盘；30-第一电连接件；31-第二电连接件；310-互连端子；3111-第一子部；3112-第二子部；320-焊盘；32-键合引线；40-第一模塑层；41-第二模塑层；50-凸点下金属层；51-焊球；60-转接板；61-存储芯片基板；62-逻辑芯片基板；70-存储芯片焊球；80-第一载板；81-第二载板；90-第一保护层；91-第二保护层。
具体实施方式
本申请提供一种芯片封装结构01，如图1所示，包括：主芯片10、第一重布线层20、第二重布线层21、第一电连接件30以及叠加芯片11。
需要说明的是，本申请对上述主芯片10和叠加芯片11的数量不做限定。此外，上述主芯片10和叠加芯片11通常具有不同的功能。例如，该主芯片10可以为逻辑芯片，而叠加芯片11可以为存储芯片。在此情况下，当上述芯片封装结构01具有多个作为主芯片10的逻辑芯片时，上述多个主芯片10可以位于同一平面且间隔设置。在此情况下，相邻两个主芯片10之间可以设置上述第一电连接件30，也可以不设置。本领域技术人员可以根据需要进行设定。
此外，当上述芯片封装结构01具有多个作为叠加芯片11的存储芯片时，上述多个叠加芯片11可以并行设置，也可以如图1所示，堆叠设置。
基于此，上述第一重布线层20、第二重布线层21中的任意一种重布线层(Redistribution Layer，RDL)如图1所示，包括多层介电层201以及多层金属布线层202。其中，一层金属布线层202与一层介电层201交替设置。上述多层金属布线层202构成该重布线层中的金属线路结构。此外，上述介电层201上还设置有用于将相邻两层金属布线层202电连接的过孔。
其中，上述重布线层的介电层201可以为采用绝缘的树脂材料，例如聚苯并噁唑(Polybenzoxazole，PBO)或者聚酰亚胺(Polyimide，PI)等，并通过旋转涂覆工艺形成的薄膜层。而上述金属布线层202可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺并结合电镀工艺形成，且构成该金属布线层202的材料可以包括金属铜等。
以下，对上述主芯片10、第一重布线层20、第二重布线层21、第一电连接件30以及叠加芯片11的设置位置以及连接方式，结合附图进行详细的说明。
具体的，上述主芯片10包括主动面以及与该主动面相对设置的背面，主动面上设置有信号接口，用于为主芯片10内部的电路提供对外信号通路。主芯片10的主动面通过第二连接件31被固定在第一重布线层20上，并且主动面上的信号接口通过第二连接件31与第一重布线层20中的金属线路结构电连接。在此情况下，主芯片10可以通过主动面与第一重布线层20进行信号传输。
在本发明实施例中，第二电连接件31的一端与主芯片10的主动面相连接，另一端与第一重布线层20靠近主动面的一侧的表面上裸露出的金属布线层202相连接，达到将第二电连接件31与第一重布线层20中金属线路结构电连接的目的。这样一来，使得主芯片10的主动面与第一重布线层20通过该第二电连接件31进行电连接。
其中，上述第二电连接件31可以为如图1所示铜柱。
或者又例如，上述第二电连接件31如图2或图3所示，包括相接触且电连接的互连端子310和焊盘320。
在此情况下，上述互连端子310设置于主芯片10主动面上，而焊盘320设置于第一重布线层20靠近主芯片10的一侧表面上。
具体的，上述焊盘320可以为凸点下金属层(Under Bump Metallization，UBM)，该凸点下金属层包括多层金属薄膜层。通过凸点下金属层可以覆盖上述第一重布线层20靠近主动面的一侧表面上裸露出的金属布线层202。该凸点下金属层可以起到对互连端子310进行粘附，以及阻挡构成互连端子310的金属材料与构成第一重布线层20上裸露出的金属布线层202的材料互相扩散的作用。
在此基础上，上述互连端子310如图2所示，可以为焊球。
或者，该互连端子310可以如图3所示为含有焊料的连接柱。在此情况下，该互连端子310如图4所示，可以由两部分组成，包括靠近主芯片10的第一子部3111和靠近焊盘320一侧的第二子部3112。
其中，构成第一子部3111的材料包括金属铜、钛、镍、钨以及银中的至少一种。而构成第二子部3112的材料包括焊料。这样一来，第一子部3111可以为互连端子310提供一定的硬度。此外，对第二子部3112进行点焊工艺可以将互连端子310与焊盘320相连接。
在此基础上，为了在芯片封装结构01中集成具有不同功能的芯片，上述芯片封装结构01还包括第二重布线层21，如图1、图2或图3所示，该第二重布线层21设置于主芯片10的背面，且与该主芯片10的背面相接触。
在此情况下，在该第一重布线层20和第二重布线层21之间，与主芯片10并行设置有上述第一电连接件30。该第一电连接件30的一端与第一重布线层20的靠近主芯片10一侧的表面上裸露出的金属布线层202电连接，另一端与第二重布线层21的靠近主芯片10一侧的表面上裸露出的金属布线层202电连接，从而可以通过第一电连接件30实现第一重布线层20与第二重布线层21之间的通信。
以下，对第一电连接件30的结构进行详细的说明。
具体的，例如，如图1、图2或图3所示，该第一电连接件可以为柱状，例如圆柱体。此时，构成该第一电连接件30的材料可以为金属铜、金属铝、金属银或者焊料中的至少一种。考虑到生产成本的原因，可以采用金属铜或者焊料。以构成该第一电连接件30的材料为金属铜为例，可以在第一重布线层20靠近主芯片10的一侧，或者在第二重布线层21靠近该主芯片10的一侧通过电镀工艺形成上述第一电连接件30。
在此情况下，当对该主芯片10进行封装后，上述芯片封装结构01还包括第一模塑层40。该第一模塑层40填充于第一重布线层20和第二重布线层21之间，且包裹于该主芯片10和第一电连接件30的四周。通过该第一模塑层40能够对主芯片10进行封装，以向主芯片10提供物理保护。
此时，第一模塑层40包裹于第一电连接件30的四周形成的孔为穿集成扇出通孔(Through Integrated Fan Out Vias，TIV)。该TIV的形状由上述第一电连接件30的形状决定。
或者，又例如，上述第一电连接件30的纵向界面的形状可以如图5所示，为椭圆形。此时，构成上述第一电连接件30的材料可以为焊料。制作该第一电连接件30时，首先形成用于封装主芯片10的第一模塑层40，然后在该第一模塑层40上形成能够露出第一重布线层20上或者第二重布线层21上金属层的穿模塑通孔(Through Mold Vias，TMV)。接下来，于该TMV内进行焊球填充并回流形成焊柱，该焊柱即为上述第一电连接件30。
当然，上述仅仅是对第一电连接件30的结构、材料以及制作方法的举例说明，本申请对上述第一电连接件30的结构、材料以及制作方法不做限定。
在此基础上，将上述叠加芯片11设置于该第二重布线层21背离主芯片10的一侧，且与第二重布线层21电连接。
以该叠加芯片11为存储芯片为例，上述叠加芯片11如图5所示，可以通过键合引线32与第二重布线层21上裸露的金属层相连接，从而可以通过该键合引线32键合引线将叠加芯片11与第二重布线层21电连接。
基于此，为了对上述叠加芯片11进行封装，上述芯片封装结构01还包括第二模塑层41。该第二模塑层41覆盖叠加芯片11，且与第二重布线层21靠近该叠加芯片11的一侧表面相接触。通过第二模塑层41可以对叠加芯片11进行封装，并向该叠加芯片11提供物理保护。
需要说明的是，可以通过模塑工艺形成上述第一模塑层40和第二模塑层41，且构成该第一模塑层40和第二模塑层41的材料为模塑(Molding Compand)材料。
此外，为了使得上述芯片封装结构01能够与电子设备中的电路板(PrintedCircuit Board，PCB)相连接，该芯片封装结构如图3所示，还包括依次设置于第一重布线层20背离主芯片10一侧的凸点下金属层50和焊球51。
由上述可知，本申请提供一种芯片封装结构01主芯片10、第一重布线层20、第二重布线层21、第一电连接件30以及叠加芯片11。在此情况下，可以依次通过键合引线32、第二重布线层21、第一电连接件30、第一重布线层20以及第二电连接件31，实现叠加芯片11主芯片10之间的通信。在此基础上，通过位于第一重布线层20背离主芯片10一侧的焊球51实现与外部电子系统的通信。
基于此，对于采用高带宽堆叠封装(High Bandwidth Package on Package，HBPOP)技术制作的如图6所示的封装结构而言，为了实现逻辑芯片与存储芯片之间的通信，该HBPOP结构中逻辑芯片通过模塑材料封装于逻辑芯片基板62与转接板60之间，以形成一独立的封装体。而存储芯片通过模塑材料封装于存储芯片基板61上，以形成另一独立的封装体。然后，在将上述两个独立的封装体通过存储芯片焊球70电连接。其中，上述逻辑芯片基板62、转接板60以及存储芯片基板61的介电层采用压合工艺形成，被压合的半固化材料具有较大的厚度，因此上述基板的厚度较大。具体的，上述HBPOP结构的厚度H为1.1～1.3mm。在此情况下，存储芯片需要依次通过存储芯片基板61、存储芯片焊球70、转接板60、TMV以及逻辑芯片基板62与逻辑芯片进行通信，因此存储芯片到逻辑芯片的信号传输路径为10～15mm，该信号传输路径较长。
此外，对于采用集成扇出型堆叠封装(Integrated Fan Out Package onPackage，InFO POP)技术制作的如图7所示的封装结构而言，为了实现逻辑芯片与存储芯片之间的通信，该InFO POP结构中逻辑芯片通过模塑材料封装于两个相对设置的重布线层之间，以形成一独立的封装体。而存储芯片通过模塑材料封装于存储芯片基板61上，以形成另一独立的封装体。然后，在将上述两个独立的封装体通过存储芯片焊球70电连接。其中，该InFO POP结构中只有存储芯片基板61的介电层采用压合工艺形成。因此相对于HBPOP结构而言，InFO POP结构的厚度H有所减小，为0.9～1.1mm。在此情况下，存储芯片需要依次通过存储芯片基板61、存储芯片焊球70、逻辑芯片上方的重布线层、TIV以及逻辑芯片下方的重布线层与逻辑芯片进行通信，存储芯片到逻辑芯片的信号传输路径可以减小至8～12mm。
由上述可知，本申请提供的芯片封装结构01中，是将主芯片10封装于第一重布线层20和第二重布线层21之间，然后再将叠加芯片封装于第二重布线层21上方。因此，相对于图6所示的HBPOP结构而言，本申请提供的芯片封装结构01中，主芯片10和叠加芯片11之间只具有第二重布线层21，从而使得该第二重布线层21能够代替存储芯片基板61。以省去图6中的转接板60和存储芯片焊球70，并使得第一重布线层20代替逻辑芯片基板62。此外，相对于图7所示的InFO POP结构而言，本申请提供的芯片封装结构01同样可以使得第二重布线层21能够代替存储芯片基板61，因此可以省去图7中的存储芯片焊球70。这样一来，省去的结构可以使得整个芯片封装结构01的厚度H更小，且主芯片10到叠加芯片11的信号传输路径更短。在此基础上，由于第一重布线层20、第二重布线层21中的任意一种重布线层中包括采用旋转涂覆工艺形成的薄膜层作为介电层201，以及位于相邻两层介电层201之间的采用PVD工艺结合电镀工艺形成的金属布线层202。因此，采用上述介电层201构成的重布线层相对于采用压合工艺形成的基板(例如上述存储芯片基板61或者逻辑芯片基板62)而言，重布线层的厚度更小。此外，该重布线层内的金属线的线宽和线间距最小可以制作到2μm左右。从而使得电路的集成率更高。综上所述，本申请提供的芯片封装结构01采用上述重布线层后，可以使得整个芯片封装结构01的厚度H可以小于0.9mm，主芯片10到叠加芯片11的信号传输路径可以达到5～8mm。
此外，上述芯片封装结构01中的主芯片10的散热途径之一是使得热量向上传导，在此情况下，由上述可知，叠加芯片11与主芯片10之间只具有厚度较薄的第二重布线层21，因此有利于降低整个芯片封装结构01的热阻，利于芯片散热。
本申请提供一种电子设备，该电子设备包括电路板以及如上所述的任意一种芯片封装结构01。在此情况下，如图3所示，在该芯片封装结构01的第一重布线层20背离主芯片01的一侧设置有焊球51的情况下，上述电路板可以与焊球51电连接，从而可以实现芯片封装结构01与该电子设备中的电子系统进行信号传输。
需要说明的是，上述电子设备具有与前述实施例提供的芯片封装结构01相同的技术效果，此处不再赘述。
本申请提供另一种用于对如上所述的任意一种芯片封装结构01进行制作的方法，在该芯片封装结构01如图1所示包括第二连接件31，且该第二连接件31为铜柱的情况下，如图8所示，该方法包括：
S101、如图9a所示，在第一载板80上形成第一保护层90。
S102、如图9a所示，在第一保护层80上形成第二重布线层21。
S103、如图9b所示，将主芯片10的背面与第二重布线层21相连接。
S104、如图9c所示，在第二重布线层21背离第一载板80的一侧表面，形成与主芯片10并行设置的第一电连接件30，该第一电连接件30与第二重布线层21电连接。
S105、如图9c所示，在第二重布线层21背离第一载板80的一侧表面，形成包裹于主芯片10和第一电连接件30的四周的第一模塑层40。
需要说明的是，形成第一电连接件30的步骤S104、形成第一模塑层40的步骤S105，以及将主芯片10与第二重布线层21相连接的步骤S103的顺序同上所述，此处不再赘述。
S106、如图9d所示，在主芯片10的主动面，形成与第一电连接件30和主芯片10电连接的第一重布线层20。
S107、去除上述第一载板80和第一保护层90。
S108、如图9e所示，在第一重布线层20背离主芯片10的一侧表面，依次形成第二保护层91和第二载板81。
S109、如图9f所示，在第二载板91的承载下，在第二重布线层21背离主芯片10的一侧表面，形成与第二重布线层21电连接的叠加芯片11。
其中，叠加芯片11与第二重布线层21电连接的方式此处不再赘述。
S110、在第二重布线层21背离主芯片10的一侧表面，形成覆盖叠加芯片11的第二模塑层41。
S111、去除第二载板81和第二保护层91。
S112、如图1所示，在第一重布线层20背离主芯片10的一侧，依次形成凸点下金属层50和焊球51。
或者，本申请提供一种用于对如上所述的任意一种芯片封装结构01进行制作的方法，在上述封装结构01如图2或图3所示，包括第二连接件31，且该第二连接件31包括相接触且电连接的互连端子310和焊盘320的情况下，如图10所示，该方法包括：
S201、如图11a所示，在第一载板80上形成第一保护层90。
其中，上述第一载板80可以为玻璃基板或者采用硬质树脂材料构成的基板。上述第一保护层90可以采用质地较软的树脂材料构成，从而有利于在后续步骤中将第一载板80和第一保护层90剥离。此外由于该第一保护层90的质地较软，从而在有外力作用于第一载板80后，通过该第一保护层90能够对形成与该第一保护层90上的结构起到缓冲的作用。
S202、如图11a所示，在第一保护层90上形成第一重布线层20。
S203、将主芯片10的主动面与第一重布线层20电连接。
具体的，上述第二电连接件31如图11b所示，为通过电镀工艺形成于主芯片10的主动面上的互连端子310，以及制作于上述第一重布线层20上的焊盘320。其中，互连端子310的结构如上所述，此处不再赘述。
S204、如图11c所示，在第一重布线层20背离第一载板80的一侧表面，形成与主芯片10并行设置的第一电连接件30，该第一电连接件30与第一重布线层20电连接。
S205、如图11c所示，在第一重布线层20背离第一载板80的一侧表面，形成包裹于主芯片10和第一电连接件30的四周的第一模塑层40。从而完成对主芯片10的封装。
具体的，可以采用模塑材料，通过模塑工艺形成包裹于主芯片10和第一电连接件30的四周的模塑层。在此基础上，为了降低主芯片10与叠加芯片11之间的距离，并露出第一电连接件30，可以通过减薄工艺减小上述模塑层的厚度，以形成上述第一模塑层40。
要说明的是，本申请对上述步骤的先后顺序不做限定，根据制作工艺的不同，可以对上述步骤的先后顺序进行调整。例如，上述步骤S204可以位于步骤S205之前，即在制作第一模塑层40之前，可以先通过电镀工艺如图11a所示，在第一重布线层20的表面制作上述第一电连接件30。此时，步骤S204可以位于步骤S203之前，即当第一电连接件30制作好之后，再将主芯片10放置于至少一个第一连接件30的一侧。
或者，又例如，上述步骤S204可以位于步骤S205之后，即在制作第一模塑层40之后，在该第一模塑层40上形成上述TMV孔，并在该TMV孔内填充焊球并回流以形成上述第一电连接件30。
S206、如图11d所示，在主芯片10的背面，形成与第一电连接件30电连接的第二重布线层21。
S207、如图11e所示，在第二重布线层21背离主芯片10的一侧表面，形成与第二重布线层21电连接的叠加芯片11。
其中，可以通过键合工艺，使得叠加芯片11通过键合引线32与第二重布线层21电连接。
S208、如图11e所示，在第二重布线层21背离主芯片10的一侧表面，形成覆盖叠加芯片11的第二模塑层41，以完成对该主芯片11的封装。
由上述可知，主芯片10通过第一模塑层40进行封装，叠加芯片11通过第二模塑层41进行封装。本申请提供的芯片封装结构中主芯片10和叠加芯片11采用独立封装，不同芯片之间的性能不会相互影响，且主芯片10和叠加芯片11在封装阶段完成了集成。其中，构成上述第一模塑层40和第二模塑层41的材料可以相同，也可以不同。
S209、去除上述第一载板80和第一保护层90。
具体的，可以采用剥离工艺，对第一载板80和第一保护层90进行剥离。
S210、如图3所示，在第一重布线层20背离主芯片10的一侧，依次形成凸点下金属层50和焊球51。
需要说明的是，图11b～图11e中互连端子310均是以图3中含有焊料的连接柱为例进行的示意。当该互连端子310如图2所示为焊球时，制作方法同理可得，此处不再赘述。
此外，上述芯片封装结构的制作方法与前述实施例提供的芯片封装结构具有相同的技术效果，此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何在本发明揭露的技术范围内的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种芯片封装结构，其特征在于，包括：
主芯片；
第一重布线层，设置于所述主芯片的主动面，且与所述主芯片电连接；
第二重布线层，设置于所述主芯片的背面，且与所述主芯片的背面相接触；
第一电连接件，设置于所述第一重布线层和所述第二重布线层之间，所述第一电连接件用于将所述第一重布线层和所述第二重布线层电连接；
叠加芯片，设置于所述第二重布线层背离所述主芯片的一侧，且与所述第二重布线层电连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构还包括第二电连接件；所述第二电连接件设置于所述主芯片主动面与所述第一重布线层之间，所述第二电连接件用于将所述主芯片与所述第一重布线层电连接；
其中，所述第二电连接件为铜柱。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构还包括第二电连接件；所述第二电连接件设置于所述主芯片主动面与所述第一重布线层之间，所述第二电连接件用于将所述主芯片与所述第一重布线层电连接；
其中，所述第二电连接件包括相接触且电连接的互连端子和焊盘；
所述互连端子设置于所述主芯片主动面上；所述焊盘设置于所述第一重布线层靠近所述主芯片的一侧表面上。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述互连端子包括靠近所述主芯片的第一子部和靠近所述焊盘一侧的第二子部；
构成所述第一子部的材料包括金属铜、钛、镍、钨以及银中的至少一种；
构成所述第二子部的材料包括焊料。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述第一电连接件为柱状，构成所述第一电连接件的材料为金属铜、金属铝、金属银或者焊料中的至少一种。
6.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构还包括：
第一模塑层，填充于所述第一重布线层和所述第二重布线层之间，且包裹于所述主芯片和所述第一电连接件的四周；
第二模塑层，覆盖所述叠加芯片，且与所述第二重布线层相接触。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构还包括键合引线，所述键合引线用于将所述叠加芯片与所述第二重布线层电连接。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述主芯片为逻辑芯片，所述叠加芯片为存储芯片。
9.根据权利要求1-8任一项所述的芯片封装结构，其特征在于，所述芯片封装结构还包括依次设置于所述第一重布线层背离所述主芯片一侧的凸点下金属层和焊球。
10.一种电子设备，其特征在于，所述电子设备包括电路板以及如权利要求1-9任一项所述的芯片封装结构；
在所述芯片封装结构的第一重布线层背离主芯片的一侧设置有焊球的情况下，所述电路板与所述焊球电连接。
11.一种用于对如权利要求1-9任一项所述的芯片封装结构进行制作的方法，其特征在于，在所述芯片封装结构包括第二电连接件，且所述第二连接件为铜柱的情况下，所述方法包括：
在第一载板上形成第一保护层；
在所述第一保护层上形成第二重布线层；
将主芯片的背面与所述第二重布线层相连接；
在所述第二重布线层背离所述第一载板的一侧表面，形成第一电连接件，所述第一电连接件与所述第二重布线层电连接；
在所述第二重布线层背离所述第一载板的一侧表面，形成包裹于所述主芯片和所述第一电连接件的四周的第一模塑层；
在所述主芯片的主动面，形成与所述第一电连接件和所述主芯片电连接的第一重布线层；
去除所述第一载板和所述第一保护层；
在所述第一重布线层背离所述主芯片的一侧表面，依次形成第二保护层和第二载板；
在所述第二载板的承载下，在所述第二重布线层背离所述主芯片的一侧表面，形成与所述第二重布线层电连接的叠加芯片；
在所述第二重布线层背离所述主芯片的一侧表面，形成覆盖所述叠加芯片的第二模塑层；
去除所述第二载板和所述第二保护层；
在所述第一重布线层背离所述主芯片的一侧，依次形成凸点下金属层和焊球。
12.一种用于对如权利要求1-9任一项所述的芯片封装结构进行制作的方法，其特征在于，在所述芯片封装结构包括第二电连接件，且所述第二电连接件包括相接触且电连接的互连端子和焊盘的情况下，所述方法包括：
在第一载板上形成第一保护层；
在所述第一保护层上形成第一重布线层；
将主芯片的主动面与所述第一重布线层电连接；
在所述第一重布线层背离所述第一载板的一侧表面，形成第一电连接件，所述第一电连接件与所述第一重布线层电连接；
在所述第一重布线层背离所述第一载板的一侧表面，形成包裹于所述主芯片和所述第一电连接件的四周的第一模塑层；
在所述主芯片的背面，形成与所述第一电连接件电连接的第二重布线层；
在所述第二重布线层背离所述主芯片的一侧表面，形成与所述第二重布线层电连接的叠加芯片；
在所述第二重布线层背离所述主芯片的一侧表面，形成覆盖所述叠加芯片的第二模塑层；
去除所述第一载板和所述第一保护层；
在所述第一重布线层背离所述主芯片的一侧，依次形成凸点下金属层和焊球。
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