CN110660756A - 一种多芯片封装结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种多芯片封装结构及其制备方法，上部分封装结构和下部分封装结构，下部分封装结构在基板的上部，上部分封装结构在下部分封装结构的上部；下部分封装结构主要用于放置引线较多的芯片，上部分封装结构主要用于放置相对于控制芯片较少引线的芯片，使得整个芯片中的多布线芯片和少布线芯片能够分开设置，进而整个芯片结构能够根据实际需要多放置芯片，塑封体表面布线，实现电源和部分信号的合并，减少基板承担的布线压力，增加芯片数量承载能力。同时也因为将芯片分为两层，使得该封装结构内部能够放置其他的器件，提高了整体封装结构集成度，同时第一塑封体能够保护在其内部塑封的埋入芯片，防止芯片因承担上层压力造成损坏。

Description

一种多芯片封装结构及其制备方法
【技术领域】
本发明属于多芯片封装技术领域，具体涉及一种多芯片封装结构及其制备方法。
【背景技术】
半导体芯片封装尤其是存储类芯片封装趋势是封装厚度薄，体积小，集成度高，对于超薄芯片封装，多芯片堆叠的可靠性和高集成度成为了封装的一大趋势，是这个行业技术人员的挑战。
【发明内容】
本发明的目的在于克服上述现有技术的缺点，提供一种多芯片封装结构及其制备方法；该结构和制备方法用于提高芯片堆叠的可靠性和高集成度。
为达到上述目的，本发明采用以下技术方案予以实现：
一种多芯片封装结构，包括基板，基板的上部固定设置有第一塑封体，第一塑封体的上部固定设置有第二塑封体；第一塑封体内部包裹有埋入芯片，埋入芯片和基板电连接；第二塑封体内部包裹有若干个上层芯片，每一个上层芯片分别和第一塑封体电连接。
本发明的进一步改进在于：
优选的，所述第一塑封体内部设置有第三导电体，第一塑封体的上表面铺设有塑封体上表面线路；塑封体上表面线路分别和第三导电体的上端及上层芯片电连接，第三导电体的下端和基板电连接。
优选的，所述塑封体上表面线路在第一塑封体上表面有两个铺设位置，分别为第一位置和第二位置；第一位置处的塑封体上表面线路和第三导电体的上端电连接，第二位置处的塑封体上表面线路和上层芯片电连接；第一位置处的塑封体上表面线路和第二位置处的塑封体上表面线路连接。
优选的，每一个上层芯片均通过单独的第三金属引线和塑封体上表面线路电连接；埋入芯片通过第一金属引线和基板电连接；每一个埋入芯片对应的第一金属引线的个数多于每一个上层芯片对应的第三金属引线的个数。
优选的，第一塑封体内通过钻孔电镀形成填充有第三导电体的孔洞；塑封体上表面线路通过化学镀、电镀或喷涂加电镀设置在第一塑封体的上表面。
优选的，所述若干个上层芯片堆叠设置，相邻上层芯片的边部错位设置；相邻的上层芯片之间通过第二金属引线电连接，相邻的上层芯片之间通过第二粘着层固定连接；最下部的上层芯片通过第二粘着层固定设置在第一塑封体的上表面。
优选的，第一塑封体的上表面固定设置上层芯片的区域为第三位置，第三位置处铺设有塑封体上表面线路。
优选的，第一塑封体内部包裹有器件，所述器件固定设置在基板上。
优选的，埋入芯片通过第一粘着层固定设置在基板的上表面。
一种多芯片封装结构的制备方法，包括以下步骤：
(1)在基板的上表面固定设置埋入芯片，电连接埋入芯片和基板；
(2)在基板的上表面设置第一塑封体，第一塑封体将埋入芯片包裹在其内部；
(3)在第一塑封体的上表面固定设置若干个上层芯片，电连接每一个上层芯片和第一塑封体；
(4)在第一塑封体的上表面设置第二塑封体，第二塑封体将所有的上层芯片包裹在其内部。
与现有技术相比，本发明具有以下有益效果：
本发明公开了一种多芯片封装结构，该封装结构通过第一塑封体包裹上层芯片，第二塑封体包裹埋入芯片，使得基板、埋入芯片和上层芯片形成新的导电结构，且对应的形成新的布线结构。该结构为分层塑封的结构，将部分芯片埋入第一塑封体中，其余芯片放置在第一塑封体表面。本发明通过第一塑封体包住部分底层芯片，能够实现对底层芯片的保护，防止由于底层芯片承重出现的裂片或者其他可靠性问题。通过第一塑封体表面重新布线，实现上层芯片部分电性能网络连接合并，可以有效减少底层基板的布线压力，变相增加第一塑封体表面上可容纳芯片数量，提高产品集成度。
进一步的，第一塑封体内部设置有导电体和塑封体上表面线路，实现上层芯片打线连接到第一塑封体表面重布线结构，再通过第一塑封体中导电结构和基板实现上层芯片与第一塑封体中芯片以及基板的电性连接。
进一步的，本发明中特别针对埋入芯片对应的金属引线数量多于上层芯片的金属引线的情况，减轻基板的布线压力。
进一步的，通过在第一塑封体内钻孔电镀形成导电结构，通过在塑封体表面重新布线形成重布线结构。
进一步的，上层芯片堆叠设置时，边部不对齐，保证每一个上层芯片的上表面的边部裸露，用于电连接。
进一步的，第一塑封体在放置有上层芯片的区域处铺设有塑封体表面导电线路，便于上层芯片的散热。
进一步的，第一塑封体内部包裹有器件，因为本发明中分层塑封，使得整个塑封结构内能够更多的放入其他器件，提高整个芯片的集成度和功能度。
本发明还公开了一种多芯片封装结构的制备方法，该方法在通过将芯片分别包裹在两个不同的塑封体内部，形成分层的上部塑封体和下部塑封体，塑封方法简单，易于实现。
【附图说明】
图1为本发明的封装结构图；
图2为本发明在基板上设置埋入芯片的步骤图；
图3为本发明将埋入芯片塑封的步骤图；
图4为在第一塑封体上设置上层芯片并塑封的步骤图。
其中：1-基板；2-第二导电体；3-基板线路；4-第二塑封体；5-第三金属引线；6-上层芯片；7-塑封体上表面线路；8-第三导电体；9-埋入芯片；10-第一粘着层；11-第一塑封体；12-第一导电体；13-第一金属引线；14-器件；15-第二粘着层；16-第-二金属引线；7-1-第一位置；7-2-第二位置；7-3-第三位置。
【具体实施方式】
下面结合附图对本发明做进一步详细描述：
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
参见图1，本发明包括基板1，基板1为芯片封装领域内的常见材质，基板1可以为硅、玻璃、树脂或其他适宜的芯片封装材料，基板1内分散设置有若干第一导电体12，基板1的上表面和下表面的内部均铺设有基板线路3，每一个第一导电体12的上端和基板1上表面的基板线路3连通，第一导电体12的下端和基板1下表面的基板线路3连通；基板1的下表面固定连接有第二导电体2，基板1下表面的基板线路3和第二导电体2相接触实现电连接，整个封装后的多芯片封装结构通过第二导电体2实现电连接。第一导电体12可以是铜、金、镍或合金等可导电的材料，第二导电体12可以是铜、金、镍或合金等可导电的材料。
基板1的上表面固定连接有第一粘着层10，第一粘着层10的上表面粘结有埋入芯片9，埋入芯片9通过第一粘着层10固定设置在基板1上，第一粘着层10并未满铺基板1的上表面，而是设置在埋入芯片9的安装位置处；埋入芯片9的上表面通过第一金属引线13和基板1上表面的基板线路3形成电连接，所述第一粘着层10可以为DAF固型膜或胶水层；基板1的上表面还能够固定设置有其他器件14，所述器件14可以为电容、电阻、电感以及其他小尺寸集成器件或者成品封装，基板1上的埋入芯片9和器件14均通过第一塑封体11进行塑封，所述第一塑封体11完全将埋入芯片9、第一金属引线13和器件14包裹在其内部。
第一塑封体11内设置有若干个第三导电体8，第一塑封体11的上表面和内部铺设有塑封体上表面线路7，塑封体上表面线路7的材质优选为铜质，塑封体上表面线路7在第一塑封体11上表面的铺设位置可以分为三类位置，靠近第一塑封体11外部的第一位置7-1，第一位置7-1设置在第三导电体8的上部，用于和第三导电体8接触并实现电连接，每一个第三导电体8的上端和第一塑封体11上表面的塑封体上表面线路7连通，第三导电体8的下端和基板1上表面的基板线路3接触，实现第一塑封体11上表面的塑封体上表面线路7和基板1的电连接；第二位置7-2位于相对于第一位置7-1靠内的区域，该区域内的塑封体上表面线路7用于和上层芯片6通过第三金属引线5实现电连接；第三位置7-3为优选方案，在设定堆叠上层芯片6的区域，铺设塑封体上表面线路7，且在第三位置7-3铺设的塑封体上表面线路7较为密集，因为该区域设置的塑封体上表面线路7的作用为增加上层芯片6在工作过程中的散热效果(塑封体上表面线路7的材质为金属，其散热性好于第一塑封体11的材料)。第一塑封体11内的通过钻孔电镀形成第三导电体8位于的孔洞，钻孔方式包括机械钻孔和激光钻孔。塑封体上表面线路7的铺设可以采用化学镀、电镀或喷涂加电镀等措施；第三导电体8可以是铜、金、镍等材料；第一塑封体11的材质可以是环氧树脂
第一塑封体11的上表面设置有若干个上层芯片6，若干个上层芯片6堆叠的设置在第一塑封体11的上表面，上下相邻的上层芯片6之间通过第二粘着层15固定相互之间的位置，第二粘着层15涂覆在相邻上层芯片6中下部的上层芯片6的上表面，位于最下面的上层芯片6通过第二粘着层15固定设置在第一塑封体11的上表面，同样的，第一塑封体11的上表面只需在上层芯片6的安装处铺设第二粘着层15即可，而不是满铺在第一塑封体11的上表面。上下相邻的上层芯片6边部不对齐，即堆叠的上层芯片6为错位布置，保证每一个上层芯片6的上表面能够裸露出和第一塑封体11进行电连接；每一个上层芯片6的上表面通过第二金属引线16和其相邻下部的上层芯片6的上表面实现电连接，每一个上层芯片6的上表面通过第三金属引线5和第一塑封体11上表面的第二位置7-2处的塑封体上表面线路7连接，实现二者的电连接；第一塑封体11的上部固定设置有第二塑封体4，所述第二塑封体4将所有的上层芯片6、第二金属引线16和第三金属引线5包裹在其内部。第二粘着层15的材质能够为DAF固型膜或胶水层，第二塑封体4的材质能够为环氧树脂。
每一个埋入芯片9对应的第一金属引线13的个数多于每一个上层芯片6对应的第三金属引线5的个数；这也是本发明设置的主要目的之一，将金属引线较多的芯片单独放置于塑封体中，减少基板1的布线压力，相对应的基板1上的埋入芯片9能够为控制芯片或存储芯片，优选为控制芯片。
本发明结构的制备方法包括以下步骤：
步骤1，参见图2，在基板1上涂覆粘着层10，在粘着层10上放置埋入芯片9，使得埋入芯片9固定设置在基板1的上表面；所述基板1的内部本身自带第一导电体12和基板线路3。
步骤2，参见图2，在埋入芯片9的上表面和基板1上表面的基板线路3之间设置第一金属引线13，使得埋入芯片9和基板1上表面的基板线路3之间实现电连接。
步骤3，在基板1的上表面粘结其他需要的器件14，完成基板1上所有器件的安装布置。
步骤4，参见图3，在基板1的上部进行塑封，形成第一塑封体11，使得第一塑封体11将埋入芯片9、第一金属引线13和器件14完全包裹在内，完成整个封装结构中下部结构的塑封。
步骤5，通过钻孔电镀在第一塑封体11内部的设定位置开设若干个孔洞，孔洞内部填充第三导电体8设置的材料，如铜、金、镍等材料；在第一塑封体11的上表面通过化学镀、电镀或喷涂加电镀铺设塑封体上表面线路7，第一位置7-1处的塑封体上表面线路7的铺设位置设定在第三导电体8的上端，第二位置7-2处的塑封体上表面线路7的铺设位置在设定的上层芯片6安装位置的周围，方便上层芯片6和第一塑封体11的电连接，第一位置7-1处的塑封体上表面线路7和第二位置7-2处的塑封体上表面线路7连接；优选的，塑封体上表面线路7同时第三位置7-3处铺设，同时要求第三位置7-3处的塑封体上表面线路7铺满整个上层芯片6的安装位置，保证散热效果。
步骤6，参见图4，在第一塑封体11上表面的上层芯片6的设定安装位置处铺设或涂覆第二粘着层15，将最下部上层芯片6通过第二粘着层15固定安装在第一塑封体11的上表面，在最下部上层芯片6的上表面涂覆或铺设第二粘着层15，然后固定安装第二层(从下往上计数)的上层芯片6，依次类推，直至完成所有上层芯片6的安装堆叠；需要注意的是，相邻的上层芯片6之间的边部需错开设置，保证每一个上层芯片6位于边部的上表面能够裸露出，用于和其下部的上层芯片6及第一塑封体11实现电连接。当第三位置7-3处铺设有密集的塑封体上表面线路7时，将最下部的上层芯片6通过第二粘着层15安装在第三位置7-3的塑封体上表面线路7上部。
步骤7，通过第二金属引线16电连接每一个上层芯片6上表面和与其相邻的下部上层芯片6的上表面，通过第三金属引线5电连接每一个上层芯片6的上表面和第二位置7-2处的塑封体上表面线路7；通过该步，完成上层芯片6的电连接。
步骤8，在第一塑封体11的上部形成第二塑封体4，第二塑封体4将所有的上层芯片6、第二金属引线16和第三金属引线5包裹在其内部。
步骤9，在基板1的下表面粘结若干个第二导电体2，所述第二导电体2的上端和基板1下表面的基板线路3接触，使得整个封装结构使用时，整个封装结构能够和外部的装置电连接。
至此，整个封装结构完成。
工作过程：
本发明工作过程中，相邻的上层芯片6之间通过第二金属引线16实现电连接，每一个上层芯片6通过第三金属引线5和第一塑封体11实现电连接，第一塑封体11内部通过塑封体上表面线路7和第三导电体8完成电信号的传输，第三导电体8的下端和基板1上表面的基板线路3接触，完成电信号的传输，整个基板1的内部依次通过上表面的基板线路3、第一导电体12和下表面的基板线路3实现电信号的传输，最终基板1的电信号通过下表面的基板线路3和第二导电体2的接触完成电信号的输出。
上述描述的电信号传递过程为从上层芯片6至基板1下部的第二导电体2，相对应的同样能够为反方向的电信号传递。
本发明将整个封装结构划分为两部分，上部分封装结构和下部分封装结构，下部分封装结构在基板1的上部，上部分封装结构在下部分封装结构的上部；下部分封装结构主要用于放置引线较多的控制芯片，上部分封装结构主要用于放置相对于控制芯片较少引线的存储芯片，使得整个芯片中的多布线芯片和少布线芯片能够分开设置，进而整个芯片结构能够根据实际需要多放置芯片，塑封体表面布线，实现电源和部分信号的合并，减少基板1承担的布线压力，增加芯片数量承载能力。同时也因为将芯片分为两层，使得该封装结构内部能够放置其他的器件，提高了整体封装结构集成度，同时第一塑封体11能够保护在其内部塑封的埋入芯片9，防止芯片因承担上层压力造成损坏。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多芯片封装结构，其特征在于，包括基板(1)，基板(1)的上部固定设置有第一塑封体(11)，第一塑封体(11)的上部固定设置有第二塑封体(4)；第一塑封体(11)内部包裹有埋入芯片(9)，埋入芯片(9)和基板(1)电连接；第二塑封体(4)内部包裹有若干个上层芯片(6)，每一个上层芯片(6)分别和第一塑封体(11)电连接。
2.根据权利要求1所述的一种多芯片封装结构，其特征在于，所述第一塑封体(11)内部设置有第三导电体(8)，第一塑封体(11)的上表面铺设有塑封体上表面线路(7)；塑封体上表面线路(7)分别和第三导电体(8)的上端及上层芯片(6)电连接，第三导电体(8)的下端和基板(1)电连接。
3.根据权利要求2所述的一种多芯片封装结构，其特征在于，所述塑封体上表面线路(7)在第一塑封体(11)上表面有两个铺设位置，分别为第一位置(7-1)和第二位置(7-2)；第一位置(7-1)处的塑封体上表面线路(7)和第三导电体(8)的上端电连接，第二位置(7-2)处的塑封体上表面线路(7)和上层芯片(6)电连接；第一位置(7-1)处的塑封体上表面线路(7)和第二位置(7-2)处的塑封体上表面线路(7)连接。
4.根据权利要求2所述的一种多芯片封装结构，其特征在于，每一个上层芯片(6)均通过单独的第三金属引线(5)和塑封体上表面线路(7)电连接；埋入芯片(9)通过第一金属引线(13)和基板(1)电连接；每一个埋入芯片(9)对应的第一金属引线(13)的个数多于每一个上层芯片(6)对应的第三金属引线(5)的个数。
5.根据权利要求2所述的一种多芯片封装结构，其特征在于，第一塑封体(11)内通过钻孔电镀形成填充有第三导电体(8)的孔洞；塑封体上表面线路(7)通过化学镀、电镀或喷涂加电镀设置在第一塑封体(11)的上表面。
6.根据权利要求1所述的一种多芯片封装结构，其特征在于，所述若干个上层芯片(6)堆叠设置，相邻上层芯片(6)的边部错位设置；相邻的上层芯片(6)之间通过第二金属引线(16)电连接，相邻的上层芯片(6)之间通过第二粘着层(15)固定连接；最下部的上层芯片(6)通过第二粘着层(15)固定设置在第一塑封体(11)的上表面。
7.根据权利要求6所述的一种多芯片封装结构，其特征在于，第一塑封体(11)的上表面固定设置上层芯片(6)的区域为第三位置(7-3)，第三位置(7-3)处铺设有塑封体上表面线路(7)。
8.根据权利要求1所述的一种多芯片封装结构，其特征在于，第一塑封体(11)内部包裹有器件(14)，所述器件(14)固定设置在基板(1)上。
9.根据权利要求1所述的一种多芯片封装结构，其特征在于，埋入芯片(9)通过第一粘着层(10)固定设置在基板(1)的上表面。
10.一种多芯片封装结构的制备方法，其特征在于，包括以下步骤：
(1)在基板(1)的上表面固定设置埋入芯片(9)，电连接埋入芯片(9)和基板(1)；
(2)在基板(1)的上表面设置第一塑封体(11)，第一塑封体(11)将埋入芯片(9)包裹在其内部；
(3)在第一塑封体(11)的上表面固定设置若干个上层芯片(6)，电连接每一个上层芯片(6)和第一塑封体(11)；
(4)在第一塑封体(11)的上表面设置第二塑封体(4)，第二塑封体(4)将所有的上层芯片(6)包裹在其内部。
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