CN111670496A - 包括增强型电磁屏蔽件的集成电路封装 - Google Patents

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Abstract

一些特征涉及包括增强型电磁屏蔽件的封装。该封装包括基板、耦合到该基板的电子组件、以及部分地围绕该电子组件的模塑件。该封装进一步包括在该模塑件上方的第一屏蔽件、以及在第一屏蔽件上方的第二屏蔽件。第一屏蔽件或第二屏蔽件中的一者是高磁导率屏蔽件,而其余的第一或第二屏蔽件是相对于该高磁导率屏蔽件的高电导率屏蔽件。

Description

包括增强型电磁屏蔽件的集成电路封装
背景
优先权要求
本专利申请要求于2018年8月21日提交的题为“INTEGRATED CIRCUIT PACKAGECOMPRISING AN ENHANCED ELECTROMAGNETIC SHIELD(包括增强型电磁屏蔽件的集成电路封装)”的申请No.16/106,117的优先权,该申请被转让给本申请受让人并由此通过援引纳入于此。
公开领域
各种特征涉及用于集成电路封装的增强型电磁屏蔽件。
背景技术
集成电路、集成电路封装和电子器件正在被持续地向更小的形状因子驱动。需要更小的形状因子,以使得此类器件可以被集成到移动设备(诸如移动电话、平板设备、膝上型设备等)中。集成电路封装包括若干组件(诸如基板)和电子器件(包括管芯、集成电路和无源器件)。这些电子器件(包括管芯、集成电路和无源器件)需要电磁屏蔽。电磁屏蔽件保护这些电子器件不受射频、电磁场和静电场的影响。同样,电磁屏蔽件保护在该电磁屏蔽件之外的电子器件不受由该集成电路封装上的电子器件生成的射频、电磁场和静电场的影响。实现具有改善的屏蔽有效性的小形状因子电磁屏蔽件存在挑战。
图1解说了包括常规屏蔽件的封装。具体而言,图1解说了集成电路(IC)封装100,IC封装100包括基板102、电子组件110和112(例如,管芯、或无源组件)、模塑件120、以及屏蔽件140。屏蔽件140被溅镀到模塑件120上。溅镀屏蔽件140以使得该屏蔽件的厚度可以保持较小。然而,一个缺点是溅镀过程可能导致降低的屏蔽有效性。另一缺点在于,在期望使用高磁导率材料的场合,可能难以实现薄层。
相应地,存在对于增大的屏蔽有效性而同时维持小形状因子的产业需求。换言之,存在对于不会显著增大IC封装100的高度的具有增大的屏蔽有效性的电磁屏蔽件的产业需求。
概述
各种特征涉及用于集成电路封装的增强型电磁屏蔽件。
第一示例提供了一种封装,该封装包括:基板,耦合到该基板的电子组件,以及部分地围绕该电子组件并且耦合到该基板的模塑件。该封装进一步包括:位于该模塑件上方的第一屏蔽件,以及位于第一屏蔽件上方的第二屏蔽件。第一屏蔽件或第二屏蔽件中的一者是高磁导率屏蔽件,而其余的第一或第二屏蔽件是相对于该高磁导率屏蔽件的高电导率屏蔽件。
第二示例提供了一种制造集成电路封装的方法,该方法包括:将电子组件耦合到基板,将模塑件应用于该电子组件和该基板,该模塑件部分地围绕该电子组件和该基板。该制造集成电路封装的方法进一步包括:将第一屏蔽件耦合在该模塑件上方,以及将第二屏蔽件耦合在第一屏蔽件上方。第一屏蔽件或第二屏蔽件中的一者是高磁导率屏蔽件,而其余的第一或第二屏蔽件是相对于该高磁导率屏蔽件的高电导率屏蔽件。
附图
在结合附图理解下面阐述的详细描述时,各种特征、本质和优点会变得明显,在附图中,相同的附图标记始终作相应标识。
图1解说了包括常规屏蔽件的封装。
图2解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。
图3解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。
图4解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。
图5解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。
图6解说了用于制造包括增强型电磁屏蔽件的集成电路封装的方法的示例性流程图。
图7解说了可包括本文中描述的各种基板、集成器件、集成器件封装、半导体器件、管芯、集成电路和/或封装的各种电子设备。
详细描述
在以下描述中,给出了具体细节以提供对本公开的各个方面的透彻理解。然而,本领域普通技术人员将理解,没有这些具体细节也可以实践这些方面。例如,电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中,公知的电路、结构和技术可能不被详细示出以免湮没本公开的这些方面。
概览
一些特征涉及包括耦合到基板的电子组件的封装,其包括增强型电磁屏蔽件。模塑件部分地围绕该电子组件,并且耦合到该基板。第一屏蔽件位于该模塑件上方,并且第二屏蔽件位于第一屏蔽件上方。第一屏蔽件或第二屏蔽件中的一者是高磁导率屏蔽件,而其余的第一或第二屏蔽件是相对于该高磁导率屏蔽件的高电导率屏蔽件。第一屏蔽件和第二屏蔽件是电磁屏蔽件,它们被配置成减少对该封装内的电子组件以及在该封装之外的电子组件的电磁干扰。
该模塑件包括模塑件侧壁,第一屏蔽件包括第一屏蔽件侧壁,并且该基板包括基板侧壁。第一屏蔽件位于该模塑件上方,包括位于模塑件侧壁和基板侧壁上方。第二屏蔽件位于第一屏蔽件上方,包括位于第一屏蔽件侧壁上方。
在第一方面,封装包括第一屏蔽件和第二屏蔽件,如上所述。在第二方面,封装包括位于第二屏蔽件上方(包括位于第二屏蔽件侧壁上方)的第三屏蔽件。在第三方面,封装包括位于第三屏蔽件上方(包括位于第三屏蔽件侧壁上方)的第四屏蔽件。在第四方面,封装可包括多于四个屏蔽件,包括交替的第一屏蔽层和第二屏蔽层。
在上述方面(即,第一至第四方面)中的任一方面,第一屏蔽件可以是高磁导率屏蔽件。即,第一屏蔽件由被选为具有高磁导率的材料制成。高磁导率材料是具有大于10H/m的磁导率的材料。第一屏蔽件可具有相对于第二屏蔽件而言较高的磁导率。如果第一屏蔽件是高磁导率屏蔽件,则第二屏蔽件是高电导率屏蔽件。即,第二屏蔽件的材料可由高电导率金属制成。电导率是指指定材料导电的量、水平、或程度。材料能导电越多,其电导率越高。第二屏蔽件是相对于第一屏蔽件的高电导率屏蔽件。在一个方面,第二屏蔽件的电导率比第一屏蔽件的电导率高十倍。在另一方面,第二屏蔽件是高电导率屏蔽件,因为其具有大于1x 106S/m的电导率。第三屏蔽件是可任选的,并且是高磁导率屏蔽件。第四屏蔽件是可任选的,并且是高电导率屏蔽件。
替换地,在上述方面(即,第一至第四方面)中的任一方面,第一屏蔽件可以是高电导率屏蔽件,并且第二屏蔽件可以是高磁导率屏蔽件。可任选的第三屏蔽件是高电导率屏蔽件,而可任选的第四屏蔽件是高磁导率屏蔽件。
包括增强型电磁屏蔽件的集成电路封装
图2解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。具体而言,图2解说了集成电路(IC)封装200。IC封装200包括基板202、电子组件210和212、模塑件220、第一屏蔽件232、以及第二屏蔽件240。第一屏蔽件是高电导率屏蔽件232,而第二屏蔽件240是高磁导率屏蔽件。应理解,图2是IC封装200的简化附图。IC封装200可包括未示出的附加元件,诸如介电层、钝化层、金属层、以及嵌入在基板202、或各电子组件210之一的硅基板中的电子组件。
基板202可以是封装基板。替换地,电子组件210或212中的至少一者以及基板202一起可包括晶片级封装。基板202包括基板侧壁。基板202可被耦合到接地。
电子组件210可以是IC、管芯、无源器件或任何其他类型的电子组件。电子组件212可以是IC、管芯、无源器件或任何其他类型的电子组件。IC封装200可仅具有单个电子组件(例如,210或212之一),或者可具有许多电子组件。
模塑件220部分地围绕电子组件210和/或212,并且被耦合到基板202。模塑件220具有顶侧、以及第一模塑件侧壁、第二模塑件侧壁、第三模塑件侧壁和第四模塑件侧壁(即,统称为模塑件侧壁)。模塑件220可包括以下材料中的一者或多者:环氧树脂以及熔融二氧化硅填料或任何其他有机填充材料,但并不限于此。例如,模塑件220可以是能沉积、形成或模塑在电子组件210和/或212上方并且提供对IC封装200以及电子组件210和/或212的机械支撑和环境保护的任何材料。
第一屏蔽件232位于模塑件220上方,并且在一个方面,可被直接耦合到模塑件220。第一屏蔽件232具有第一屏蔽件顶侧232a、以及第一第一屏蔽件侧壁232b、第二第一屏蔽件侧壁232c、第三第一屏蔽件侧壁(此视图中未示出)和第四第一屏蔽件侧壁(此视图中未示出)(即,统称为第一屏蔽件侧壁)。在一个方面,第一屏蔽件232位于模塑件360顶侧上方和模塑件360侧壁上方。在另一方面,第一屏蔽件232直接位于模塑件360顶侧和模塑件360侧壁上。在上述方面中的任一方面,第一屏蔽件232在基板侧壁上方。
第一屏蔽件232是高电导率屏蔽件。第一屏蔽件232的材料可由高电导率金属制成。电导率是指指定材料导电的量、水平、或程度。材料能导电越多,其电导率越高。第一屏蔽件232是相对于第二屏蔽件240的高电导率屏蔽件。换言之,第一屏蔽件232具有比第二屏蔽件240高的电导率。在一个方面,第一屏蔽件232的电导率比第二屏蔽件240的电导率高十倍,在另一方面,第一屏蔽件232是高电导率屏蔽件,因为其具有大于1x 106S/m的电导率。
第一屏蔽件232包括以下材料中的至少一者:铜(Cu)、银(Ag)、金(Au)、铝(Al)、或所述材料中的任一材料的合金、或所述材料的任何组合。
第一屏蔽件232具有长度、宽度和高度。第一屏蔽件232的长度可在X轴上测量。第一屏蔽件232的宽度可在Y轴上测量(即,从该页面里出来)。第一屏蔽件232的高度可在Z轴上测量(即,垂直测量)。例如,第一屏蔽件232的高度可通过第一屏蔽件侧壁的高度来测量(例如,从基板202底部到第一屏蔽件顶侧232a来测量)。第一屏蔽件232的长度、宽度和高度可由本领域技术人员确定。例如,第一屏蔽件232的长度、宽度和高度可足够大以覆盖电子组件210和212,和/或可足够大以覆盖基板202。
第一屏蔽件232具有厚度。厚度可被定义为第一屏蔽件232的深度。例如,第一屏蔽件顶侧232a具有厚度,并且第一第一屏蔽件侧壁232b、第二第一屏蔽件侧壁232c、第三第一屏蔽件侧壁(未示出)、以及第四第一屏蔽件侧壁(未示出)(即,统称为第一屏蔽件侧壁)中的每一者具有可相同或不同的厚度。为了保持IC封装200的形状因子较小,第一屏蔽件232的厚度可保持较小。在一方面,第一屏蔽件232的厚度可在约1μm-30μm的范围内。在另一方面,第一屏蔽件232的厚度可约等于第二屏蔽件240的厚度(例如,第一屏蔽件232的厚度和第二屏蔽件240的厚度可具有1:1的比率)。在另一方面,第一屏蔽件232的厚度可厚于第二屏蔽件240。
第二屏蔽件240位于第一屏蔽件232上方。第二屏蔽件240具有第二屏蔽件顶侧240a、以及第一第二屏蔽件侧壁240b、第二第二屏蔽件侧壁240c、第三第二屏蔽件侧壁(此视图中未示出)、以及第四第一屏蔽件侧壁(此视图中未示出)(即,统称为第一屏蔽件侧壁)。第二屏蔽件240可包封第一屏蔽件232、模塑电子组件210和212、以及基板202。
在一方面,第二屏蔽件240可以直接或间接地(例如,用居间材料)耦合到第一屏蔽件232。第二屏蔽件位于第一屏蔽件232侧壁上方和模塑件220侧壁上方以使得第二屏蔽件240环绕IC封装200。具体而言,第二屏蔽件顶侧240a位于第一屏蔽件顶侧232a上方,并且第二屏蔽件侧壁(例如,240a、240b等)位于第一屏蔽件侧壁(例如,232a、232b等)和基板202侧壁上方。即,第二屏蔽件240位于基板202侧壁上方,并且经由基板202(即,通过基板202接地连接)被耦合到接地。
第二屏蔽件240是高磁导率屏蔽件。第二屏蔽件240的材料可由高磁导率金属制成。磁导率是指材料吸引和传导磁通量线的能力。材料对磁场的传导性越强,其磁导率越高。在一个方面,材料可具有大于10H/m的磁导率。第二屏蔽件240可包括铁磁材料。第二屏蔽件240可包括以下材料中的任一者或以下材料中的一者或多者的组合、或其合金:铁磁材料、铁磁合金、铁(Fe)、镍(Ni)、或锰(Mn),然而并不限于此。第二屏蔽件240可包括铜作为铁磁合金的一部分。
第二屏蔽件240具有长度、宽度和高度。第二屏蔽件240的长度可在X轴上测量。第二屏蔽件240的宽度可在Y轴上测量(即,从该页面里出来)。第二屏蔽件240的长度和宽度可由本领域技术人员确定。例如,第二屏蔽件240的长度和宽度可足够大以覆盖电子组件210和212,或者可足够大以覆盖基板202、以及覆盖第一屏蔽件232。第二屏蔽件240的高度可在Z轴上测量(即,垂直测量)。第二屏蔽件240的高度可被测量为从基板202底部到第二屏蔽件顶侧240a的距离。
第二屏蔽件240具有厚度。厚度可被定义为第二屏蔽件240的深度。例如,第二屏蔽件顶侧240a具有厚度,并且第一第二屏蔽件侧壁240b、第二第二屏蔽件侧壁240c、第三第二屏蔽件侧壁(未示出)、以及第四第二屏蔽件侧壁(未示出)(即,统称为第二屏蔽件侧壁240)中的每一者具有可相同或不同的厚度。为了保持IC封装200的形状因子较小,第二屏蔽件240的厚度可保持较小。在一个方面,第二屏蔽件240的厚度可在约100nm到300μm的范围内。在另一方面,第二屏蔽件240的厚度可为约100μm。在另一方面,第二屏蔽件240的厚度可等于第二屏蔽件240的厚度(例如,按1:1的比率)。在另一方面,第二屏蔽件240的厚度可小于第一屏蔽件232的厚度。
在一个方面,第一屏蔽件232和第二屏蔽件240一起可具有约1.1μm到330μm的总屏蔽件厚度。
图3解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。图3与图2类似,区别在于IC封装300包括位于第二屏蔽件340上方的第三屏蔽件344,并且包括位于第三屏蔽件344上方的第四屏蔽件346。第三屏蔽件344是高电导率屏蔽件,而第四屏蔽件346是高磁导率屏蔽件。IC封装300还包括基板302(例如,封装基板)、部分地围绕电子组件(诸如310和312)的模塑件320。
模塑件320包括模塑件侧壁,第一屏蔽件332包括第一屏蔽件侧壁,第二屏蔽件340包括第二屏蔽件侧壁,第三屏蔽件344包括第三屏蔽件侧壁,第四屏蔽件346包括第四屏蔽件侧壁,并且基板302包括基板侧壁。类似于图2,第四屏蔽件346位于第三屏蔽件344顶部上方和第三屏蔽件侧壁上方。第三屏蔽件344位于第二屏蔽件340顶部上方和第二屏蔽件侧壁上方。第二屏蔽件340位于第一屏蔽件332顶部上方和第一屏蔽件侧壁上方。第一屏蔽件332位于模塑件320顶部上方、模塑件侧壁上方和基板侧壁上方。
应理解,尽管图3解说了总共四个屏蔽件(即,第一屏蔽件332、第二屏蔽件340、第三屏蔽件344和第四屏蔽件346),但是IC封装300并不限于此。在一个方面,不包括第四屏蔽件346,因此第三屏蔽件344将是最外屏蔽件。
在另一方面,存在多于四个屏蔽件。可以重复交替第一屏蔽件332(即,高电导率屏蔽件)在第二屏蔽件340(即,高磁导率屏蔽件)上方的布置。例如,第五屏蔽件(未示出)可位于第四屏蔽件346上方,其中第五屏蔽件是高电导率屏蔽件。可任选地,第六屏蔽件(未示出)可位于第五屏蔽件(未示出)上方。第六屏蔽件可以是高磁导率屏蔽件。
图4解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。具体而言,图4解说了集成电路(IC)封装400。IC封装400包括基板402、电子组件410和412、模塑件420、第一屏蔽件432、以及第二屏蔽件440。第一屏蔽件是高磁导率屏蔽件432,而第二屏蔽件440是高电导率屏蔽件。应理解,图4是IC封装400的简化附图。IC封装400可包括未示出的附加元件,诸如介电层、钝化层、金属层、以及嵌入在基板402、或各电子组件410之一的硅基板中的电子组件。
基板402可以是封装基板。替换地,电子组件410或412中的至少一者以及基板402一起可包括晶片级封装。基板402包括基板侧壁。基板402可被耦合到接地。
电子组件410可以是IC、管芯、无源器件或任何其他类型的电子组件。电子组件412可以是IC、管芯、无源器件或任何其他类型的电子组件。IC封装400可仅具有单个电子组件(例如,410或412之一),或者可具有许多电子组件。
模塑件420部分地围绕电子组件410和/或412,并且被耦合到基板402。模塑件420具有顶侧、以及第一模塑件侧壁、第二模塑件侧壁、第三模塑件侧壁和第四模塑件侧壁(即,统称为模塑件侧壁)。模塑件420可包括以下材料中的一者或多者:环氧树脂以及熔融二氧化硅填料或任何其他有机填充材料,但并不限于此。例如,模塑件420可以是能沉积、形成或模塑在电子组件410和/或412上方并且提供对IC封装400以及电子组件410和/或412的机械支撑和环境保护的任何材料。
第一屏蔽件432位于模塑件420上方,并且在一个方面,可被直接耦合到模塑件420。第一屏蔽件432具有第一屏蔽件顶侧432a、以及第一第一屏蔽件侧壁432b、第二第一屏蔽件侧壁432c、第三第一屏蔽件侧壁(此视图中未示出)和第四第一屏蔽件侧壁(此视图中未示出)(即,统称为第一屏蔽件侧壁)。在一个方面,第一屏蔽件432位于模塑件360顶侧上方和模塑件360侧壁上方。在另一方面,第一屏蔽件432直接位于模塑件360顶侧和模塑件360侧壁上。在上述方面中的任一方面,第一屏蔽件432在基板侧壁上方。
第一屏蔽件432是高磁导率屏蔽件。第一屏蔽件432的材料可由高磁导率金属制成。磁导率是指材料吸引和传导磁通量线的能力。材料对磁场的传导性越强,其磁导率越高。在一个方面,材料可具有大于10H/m的磁导率。第一屏蔽件432可包括铁磁材料。第一屏蔽件432可包括以下材料中的任一者或以下材料中的一者或多者的组合、或其合金:铁磁材料、铁(Fe)、镍(Ni)、或锰(Mn),然而并不限于此。第一屏蔽件432可包括铜作为铁磁合金的一部分。
第一屏蔽件432具有长度、宽度和高度。第一屏蔽件432的长度可在X轴上测量。第一屏蔽件432的宽度可在Y轴上测量(即,从该页面里出来)。第一屏蔽件432的长度和宽度可由本领域技术人员确定。例如,第一屏蔽件432的长度和宽度可足够大以覆盖电子组件410和412,或者可足够大以覆盖基板402、以及覆盖第一屏蔽件432。第一屏蔽件432的高度可在Z轴上测量(即,垂直测量)。第一屏蔽件432的高度可被测量为从基板402底部到第一屏蔽件顶侧432a的距离。
第一屏蔽件432具有厚度。厚度可被定义为第一屏蔽件432的深度。例如,第一屏蔽件顶侧432a具有厚度,并且第一第一屏蔽件侧壁432b、第二第一屏蔽件侧壁432c、第三第一屏蔽件侧壁(未示出)、以及第四第一屏蔽件侧壁(未示出)(即,统称为第一屏蔽件侧壁432)中的每一者具有可相同或不同的厚度。为了保持IC封装400的形状因子较小,第一屏蔽件432的厚度可保持较小。在一个方面,第一屏蔽件432的厚度可在约100nm到300μm的范围内。在另一方面,第一屏蔽件432的厚度可约为100μm。在另一方面,第一屏蔽件432的厚度可等于第一屏蔽件432的厚度(例如,按1:1的比率)。在另一方面,第一屏蔽件432的厚度可小于第一屏蔽件432的厚度。
第二屏蔽件440位于第一屏蔽件432上方。第二屏蔽件440具有第二屏蔽件顶侧440a、以及第一第二屏蔽件侧壁440b、第二第二屏蔽件侧壁440c、第三第二屏蔽件侧壁(此视图中未示出)、以及第四第一屏蔽件侧壁(此视图中未示出)(即,统称为第一屏蔽件侧壁)。第二屏蔽件440可包封第一屏蔽件432、模塑电子组件410和412、以及基板402。
在一方面,第二屏蔽件440可以直接或间接地(例如,用居间材料)耦合到第一屏蔽件432。第二屏蔽件440位于第一屏蔽件432侧壁上方和模塑件420侧壁上方以使得第二屏蔽件440环绕IC封装400。具体而言,第二屏蔽件顶侧440a位于第一屏蔽件顶侧432a上方,并且第二屏蔽件侧壁(例如,440a、440b等)位于第一屏蔽件侧壁(例如,432a、432b等)和基板402侧壁上方。即,第二屏蔽件440位于基板402侧壁上方,并且经由基板402(即,通过基板402接地连接)被耦合到接地。
第二屏蔽件440是高电导率屏蔽件。第二屏蔽件440的材料可由高电导率金属制成。电导率是指指定材料导电的量、水平、或程度。材料能导电越多,其电导率越高。第二屏蔽件440是相对于第一屏蔽件432的高电导率屏蔽件。换言之,第一屏蔽件432具有比第二屏蔽件440高的电导率。在一个方面,第二屏蔽件440的电导率比第一屏蔽件332的电导率高十倍。在另一方面,第二屏蔽件440是高电导率屏蔽件,因为其具有大于1x 106S/m的电导率。
第二屏蔽件440包括以下材料中的至少一者:铜(Cu)、银(Ag)、金(Au)、铝(Al)、或所述材料中的任一材料的合金、或所述材料的任何组合。
第二屏蔽件440具有长度、宽度和高度。第二屏蔽件440的长度可在X轴上测量。第二屏蔽件440的宽度可在Y轴上测量(即,从该页面里出来)。第二屏蔽件440的高度可在Z轴上测量(即,垂直测量)。第二屏蔽件440的高度可被测量为从基板402底部到第二屏蔽件顶侧440b的距离。第二屏蔽件440的长度、宽度和高度可由本领域技术人员确定。例如,第二屏蔽件440的长度、宽度和高度可足够大以覆盖电子组件410和412,和/或可足够大以覆盖基板402。
第二屏蔽件440具有厚度。厚度可被定义为第二屏蔽件440的深度。例如,第二屏蔽件顶侧440a具有厚度,并且第一第二屏蔽件侧壁432b、第二第二屏蔽件侧壁432c、第三第二屏蔽件侧壁(未示出)、以及第四第二屏蔽件侧壁(未示出)(即,统称为第二屏蔽件侧壁)中的每一者具有可彼此相同或不同的厚度。为了保持IC封装400的形状因子较小,第二屏蔽件440的厚度可保持较小。在一个方面,第二屏蔽件440的厚度可在约1μm-30μm的范围内。在另一方面,第二屏蔽件440的厚度可约等于第二屏蔽件440的厚度(例如,第二屏蔽件440的厚度和第二屏蔽件440的厚度可具有1:1的比率)。在另一方面,第二屏蔽件440的厚度可厚于第二屏蔽件440。
在一个方面,第一屏蔽件432和第二屏蔽件440一起可具有约1.1μm到330μm的总屏蔽件厚度。
图5解说了包括增强型电磁屏蔽件的集成电路封装的侧视图。图5与图4类似,区别在于IC封装500包括位于第二屏蔽件540上方的第三屏蔽件544,并且包括位于第三屏蔽件544上方的第四屏蔽件546。第三屏蔽件544是高磁导率屏蔽件,而第四屏蔽件546是高电导率屏蔽件。IC封装500还包括基板502(例如,封装基板)、部分地围绕电子组件(诸如510和512)的模塑件520。
模塑件520包括模塑件侧壁,第一屏蔽件532包括第一屏蔽件侧壁,第二屏蔽件540包括第二屏蔽件侧壁,第三屏蔽件544包括第三屏蔽件侧壁,第四屏蔽件546包括第四屏蔽件侧壁,并且基板502包括基板侧壁。类似于图4,第四屏蔽件546位于第三屏蔽件544顶部上方和第三屏蔽件侧壁上方。第三屏蔽件544位于第二屏蔽件540顶部上方和第二屏蔽件侧壁上方。第二屏蔽件540位于第一屏蔽件532顶部上方和第一屏蔽件侧壁上方。第一屏蔽件532位于模塑件520顶部上方、模塑件侧壁上方和基板侧壁上方。
应理解,尽管图5解说了总共四个屏蔽件(即,第一屏蔽件532、第二屏蔽件540、第三屏蔽件544和第四屏蔽件546),但是IC封装500并不限于此。在一个方面,不包括第四屏蔽件546,因此第三屏蔽件544将是最外屏蔽件。
在另一方面,存在多于四个屏蔽件。可以重复交替第一屏蔽件532(即,高磁导率屏蔽件)在第二屏蔽件540(即,高电导率屏蔽件)上方的布置。例如,第五屏蔽件(未示出)可位于第四屏蔽件546上方,其中第五屏蔽件是高磁导率屏蔽件。可任选地,第六屏蔽件(未示出)可位于第五屏蔽件(未示出)上方。第六屏蔽件可以是高电导率屏蔽件。
与常规的电磁共形屏蔽相比,所公开的具有增强型电磁屏蔽件的集成电路封装200、300、400和500在覆盖1MHz–12GHz的宽频率范围上具有高屏蔽有效性。例如,高磁导率屏蔽件(例如,240、340、346、432、532和544)提高了<3GHz的较低频率范围内的屏蔽有效性,而高电导率屏蔽件(例如,232、332、344、440、540和546)在>3GHz的较高频率下作出了贡献。
用于制造包括增强型电磁屏蔽件的集成电路封装的方法的示例性流程图
图6解说了用于制造包括增强型电磁屏蔽件的集成电路封装的方法的示例性流程图。应当注意,出于清楚和简化目的,图6的流程图并不一定包括制造包括一个或多个嵌入式互连的基板的所有步骤。此外,在一些实例中,若干步骤可能已经被组合成单个步骤,以简化工序的描述。
如图6中示出的,在步骤602,该方法包括将电子组件耦合到基板。基板可以是封装基板。替换地,电子组件和基板一起可包括晶片级封装。基板包括基板侧壁。基板可被耦合到接地。
在步骤604,该方法包括将模塑件应用到该电子组件和该基板,该模塑件部分地围绕该电子组件和该基板。模塑件可包括以下材料中的一者或多者:环氧树脂以及熔融二氧化硅填料或任何其他有机填充材料,但并不限于此。例如,模塑件可以是能沉积、形成或模塑在电子组件上方并且提供对该IC封装以及该电子组件的机械支撑和环境保护的任何材料。应用模塑件可包括:应用包覆注塑工艺以及可任选地应用模塑件下(under-mold)工艺。
在步骤606,该方法包括将第一屏蔽件耦合在该模塑件上方。第三屏蔽件的耦合发生在步骤604之后。通过以下方法中的任一者将第一屏蔽件耦合在模塑件上方:镀敷,溅镀,或喷涂。换言之,第一屏蔽件可以是溅镀屏蔽件、镀敷屏蔽件、或喷涂屏蔽件。还可以利用压塑成形。
在步骤608,该方法包括将第二屏蔽件耦合在第一屏蔽件上方,其中第一屏蔽件是高磁导率屏蔽件。通过以下方法中的任一者将第二屏蔽件耦合在第一屏蔽件上方:镀敷,溅镀,或喷涂。还可以利用压塑成形。
示例性电子设备
图7解说了可集成有包括增强型电磁屏蔽件的前述集成电路封装中的任一者的各种电子设备。例如,移动电话设备702、膝上型计算机设备704、固定位置终端设备706、可穿戴设备708可包括如本文中描述的集成器件700。集成器件700可以是例如本文中描述的基板、集成电路、管芯、集成器件、集成器件封装、集成电路器件、器件封装、集成电路(IC)封装、层叠封装器件中的任一者。图7中解说的设备702、704、706、708仅仅是示例性的。其他电子设备也可以集成器件700为特征,此类电子设备包括但不限于设备(例如,电子设备)组,该设备组包括移动设备、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、启用全球定位系统(GPS)的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读取装备)、通信设备、智能电话、平板计算机、计算机、可穿戴设备(例如,手表、眼镜)、物联网(IoT)设备、服务器、路由器、机动交通工具(例如,自主交通工具)中实现的电子设备、或者存储或检索数据或计算机指令的任何其它设备,或者其任何组合。
图2至图6中解说的各组件、过程、特征、和/或功能中的一者或多者可以被重新安排和/或组合成单个组件、过程、特征或功能,或者实施在若干组件、过程或功能中。也可添加附加元件、组件、过程、和/或功能而不会脱离本公开。在一些实现中,器件可包括管芯、集成器件、管芯封装、集成电路(IC)、器件封装、集成电路(IC)封装、晶片、半导体器件、层叠封装(PoP)器件、和/或中介体。
措辞“示例性”在本文中用于意指“用作示例、实例、或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样,术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。术语“耦合”在本文中用于指代两个对象之间的直接或间接耦合。例如,如果对象A物理地接触对象B,且对象B接触对象C,则对象A和C仍可被认为是彼此耦合的——即便它们并非彼此直接物理接触。如本文中使用的术语“穿过”意指穿越,并且包括整个穿越对象或部分穿越对象。
还注意到,本文中所包含的各种公开可以作为被描绘为流程图、流图、结构图或框图的过程来描述。尽管流程图可能会将各操作描述为顺序过程,但是这些操作中的许多操作能够并行地或并发地执行。另外,这些操作的次序可被重新安排。过程在其操作完成时终止。
本文中所描述的本公开的各种特征可实现于不同系统中而不会脱离本公开。应当注意,本公开的以上各方面仅是示例,且不应被解释成限定本公开。对本公开的各方面的描述旨在是解说性的,而非限定所附权利要求的范围。由此,本发明的教导可以现成地应用于其他类型的装置,并且许多替换、修改和变形对于本领域技术人员将是显而易见的。

Claims (25)

1.一种封装,包括:
基板;
耦合到所述基板的电子组件;
部分地围绕所述电子组件并且耦合到所述基板的模塑件;
位于所述模塑件上方的第一屏蔽件;以及
位于所述第一屏蔽件上方的第二屏蔽件,其中所述第一屏蔽件或所述第二屏蔽件中的一者是高磁导率屏蔽件,并且其余的第一屏蔽件或第二屏蔽件是相对于所述高磁导率屏蔽件的高电导率屏蔽件。
2.如权利要求1所述的封装,其特征在于,所述高磁导率屏蔽件具有大于10H/m的磁导率。
3.如权利要求2所述的封装,其特征在于,所述高磁导率屏蔽件包括选自包括以下各项的组的至少一种材料:铁磁材料、铁、镍、以及锰、或其组合。
4.如权利要求1所述的封装,其特征在于,所述高电导率屏蔽件的电导率比所述高磁导率屏蔽件的电导率高十倍。
5.如权利要求4所述的封装,其特征在于,所述高电导率屏蔽件包括选自包括以下各项的组的至少一种材料:铜、银、金、以及铝、或其组合。
6.如权利要求1所述的封装,其特征在于,进一步包括:模塑件侧壁、第一屏蔽件侧壁和基板侧壁,其中所述第二屏蔽件位于所述模塑件侧壁、所述第一屏蔽件侧壁和所述基板侧壁上方。
7.如权利要求6所述的封装,其特征在于,所述第一屏蔽件侧壁位于所述模塑件侧壁上方和所述基板侧壁上方。
8.如权利要求1所述的封装,其特征在于,所述高磁导率屏蔽件被配置成具有约100nm到300μm的厚度。
9.如权利要求8所述的封装,其特征在于,所述高电导率屏蔽件被配置成具有约1μm到30μm的厚度。
10.如权利要求1所述的封装,其特征在于,所述高磁导率屏蔽件的厚度和所述高电导率屏蔽件的厚度具有1:1的比率。
11.如权利要求1所述的封装,其特征在于,包括所述第一屏蔽件和所述第二屏蔽件的总屏蔽件厚度为约1.1μm到330μm。
12.如权利要求1所述的封装,其特征在于,所述第一屏蔽件或所述第二屏蔽件是溅镀屏蔽件、镀敷屏蔽件或喷涂屏蔽件。
13.如权利要求1所述的封装,其特征在于,所述高电导率屏蔽件包括选自包括以下各项的组的至少一种材料:铜、银、金、铝、及其合金。
14.如权利要求1所述的封装,其特征在于,所述第一屏蔽件和所述第二屏蔽件重复交替以形成多于两个屏蔽件。
15.如权利要求14所述的封装,其特征在于,进一步包括:
第三屏蔽件,其位于所述第二屏蔽件和所述第三屏蔽件上方,其中如果所述第一屏蔽件是高磁导率屏蔽件,则所述第三屏蔽件是高磁导率屏蔽件;或者如果所述第一屏蔽件是高电导率屏蔽件,则所述第三屏蔽件是高电导率屏蔽件。
16.如权利要求15所述的封装,其特征在于,进一步包括:
第四屏蔽件,其位于所述第二屏蔽件和所述第三屏蔽件上方,其中如果所述第二屏蔽件是高磁导率屏蔽件,则所述第四屏蔽件是高磁导率屏蔽件;或者如果所述第二屏蔽件是高电导率屏蔽件,则所述第四屏蔽件是高电导率屏蔽件。
17.如权利要求1所述的封装,其特征在于,所述封装被纳入到从包括以下各项的组中选择的设备中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端或服务器、平板计算机、以及膝上型计算机,并且进一步包括所述设备。
18.一种制造集成电路封装的方法,包括:
将电子组件耦合到基板;
将模塑件应用于所述电子组件和所述基板,所述模塑件部分地围绕所述电子组件和所述基板;
将第一屏蔽件耦合在所述模塑件上方;以及
将第二屏蔽件耦合在所述第一屏蔽件上方,其中所述第一屏蔽件或所述第二屏蔽件中的一者是高磁导率屏蔽件,并且其余的第一屏蔽件或第二屏蔽件是相对于所述高磁导率屏蔽件的高电导率屏蔽件。
19.如权利要求18所述的方法,其特征在于,所述高磁导率屏蔽件由具有大于10H/m的磁导率的材料制成。
20.如权利要求19所述的方法,其特征在于,所述高电导率屏蔽件由电导率比所述高磁导率屏蔽件的电导率高十倍的材料制成。
21.如权利要求18所述的方法,其特征在于,将所述第一屏蔽件耦合在所述模塑件上方发生在将所述电子组件耦合到所述模塑件之后。
22.如权利要求21所述的方法,其特征在于,所述模塑件包括模塑件侧壁,所述第一屏蔽件包括位于所述模塑件侧壁上方的第一屏蔽件侧壁,并且所述基板包括基板侧壁,并且其中所述第二屏蔽件位于所述模塑件侧壁、所述第一屏蔽件侧壁和所述基板侧壁上方。
23.如权利要求22所述的方法,其特征在于,所述第一屏蔽件位于所述基板侧壁上方。
24.如权利要求18所述的方法,其特征在于,所述高磁导率屏蔽件被配置成具有100nm到300μm的厚度。
25.如权利要求24所述的方法,其特征在于,高电导率屏蔽件被配置成具有1μm到30μm的厚度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256211A (zh) * 2020-09-25 2022-03-29 荣耀终端有限公司 封装体及其制备方法、终端和电子设备

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029422A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
TWI774008B (zh) 2020-06-19 2022-08-11 啟碁科技股份有限公司 封裝結構及其製造方法
KR102344071B1 (ko) * 2020-08-21 2021-12-28 엘지전자 주식회사 디스플레이 디바이스
US20220367381A1 (en) * 2021-05-11 2022-11-17 STATS ChipPAC Pte. Ltd. Semiconductor Device and Method of Forming Multi-Layer Shielding Structure Over the Semiconductor Device
US11792913B2 (en) 2022-10-13 2023-10-17 Google Llc Mitigation of physical impact-induced mechanical stress damage to printed circuit boards

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316129A1 (en) * 2006-06-02 2011-12-29 Honeywell International Inc. Multilayer structures for magnetic shielding
JP2012253190A (ja) * 2011-06-02 2012-12-20 Powertech Technology Inc 半導体パッケージ及びその実装方法
CN105304582A (zh) * 2014-07-25 2016-02-03 矽品精密工业股份有限公司 封装结构及其制法
CN105552061A (zh) * 2014-10-22 2016-05-04 日月光半导体制造股份有限公司 半导体封装元件
CN107431062A (zh) * 2015-03-06 2017-12-01 三星电子株式会社 电路元件封装、其制造方法及其制造装置
US20180158783A1 (en) * 2016-01-07 2018-06-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005055317A1 (ja) * 2003-12-05 2005-06-16 Matsushita Electric Industrial Co., Ltd. パッケージされた電子素子、及び電子素子パッケージの製造方法
CN102194769A (zh) * 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
JP5636497B2 (ja) 2010-08-05 2014-12-03 エプコス アーゲーEpcos Ag 電磁シールド及び放熱部を有する電子デバイス集合体の製造方法,並びに電磁シールド及び放熱部を有する電子デバイス
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
KR101862370B1 (ko) * 2011-05-30 2018-05-29 삼성전자주식회사 반도체 소자, 반도체 패키지 및 전자 장치
KR101798571B1 (ko) 2012-02-16 2017-11-16 삼성전자주식회사 반도체 패키지
CN102892279B (zh) 2012-09-06 2015-09-02 刘伟德 一种电磁屏蔽材料、应用及其制造方法
CN104039121B (zh) 2013-03-08 2017-10-31 祝琼 一种吸波导磁屏蔽膜及其制作方法
JP5988003B1 (ja) 2016-03-23 2016-09-07 Tdk株式会社 電子回路パッケージ
US10242954B2 (en) 2016-12-01 2019-03-26 Tdk Corporation Electronic circuit package having high composite shielding effect

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110316129A1 (en) * 2006-06-02 2011-12-29 Honeywell International Inc. Multilayer structures for magnetic shielding
JP2012253190A (ja) * 2011-06-02 2012-12-20 Powertech Technology Inc 半導体パッケージ及びその実装方法
CN105304582A (zh) * 2014-07-25 2016-02-03 矽品精密工业股份有限公司 封装结构及其制法
CN105552061A (zh) * 2014-10-22 2016-05-04 日月光半导体制造股份有限公司 半导体封装元件
CN107431062A (zh) * 2015-03-06 2017-12-01 三星电子株式会社 电路元件封装、其制造方法及其制造装置
US20180158783A1 (en) * 2016-01-07 2018-06-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114256211A (zh) * 2020-09-25 2022-03-29 荣耀终端有限公司 封装体及其制备方法、终端和电子设备
CN114256211B (zh) * 2020-09-25 2022-10-18 荣耀终端有限公司 封装体及其制备方法、终端和电子设备

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