KR20210021097A - 향상된 전자기 차폐부를 포함하는 집적 회로 패키지 - Google Patents
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Abstract
일부 특징들은 향상된 전자기 차폐부를 포함하는 패키지에 관한 것이다. 패키지는 기판, 기판에 커플링된 전자 컴포넌트, 및 전자 컴포넌트를 부분적으로 둘러싸는 몰드를 포함한다. 패키지는, 몰드 위의 제1 차폐부, 및 제1 차폐부 위의 제2 차폐부를 더 포함한다. 제1 차폐부 또는 제2 차폐부 중 하나는 고투자율 차폐부이고, 제1 차폐부 또는 제2 차폐부 중 나머지 하나는 고투자율 차폐부에 비해 고전도도 차폐부이다.
Description
[0001]
본 특허 출원은, "INTEGRATED CIRCUIT PACKAGE COMPRISING AN ENHANCED ELECTROMAGNETIC SHIELD"라는 명칭으로 2018년 8월 21일자로 출원되고 본원의 양수인에게 양도된 출원 번호 제16/106,117호를 우선권으로 주장하며, 이로써 이 출원은 명백하게 인용에 의해 본원에 포함된다.
[0002]
다양한 특징들은, 집적 회로 패키지를 위한 향상된 전자기 차폐부에 관한 것이다.
[0003]
집적 회로들, 집적 회로 패키지들 및 전자 디바이스들은 계속해서 더 작은 폼팩터들로 향하고 있다. 그러한 디바이스들이 모바일 디바이스들, 이를테면, 모바일 폰들, 태블릿들, 랩톱들 등에 통합될 수 있도록, 더 작은 폼 팩터들이 필요하다. 집적 회로 패키지들은, 몇몇 컴포넌트들, 이를테면, 기판, 및 다이, 집적 회로들, 및 패시브 디바이스들을 포함하는 전자 디바이스들을 포함한다. 다이, 집적 회로들, 및 패시브 디바이스들을 포함하는 이러한 전자 디바이스들은 전자기 차폐부를 필요로 한다. 전자기 차폐부는 전자 디바이스들을 라디오 주파수들, 전자기장들 및 정전기장들로부터 보호한다. 마찬가지로, 전자기 차폐부는, 전자기 차폐부 외부의 전자 디바이스들을 집적 회로 패키지 상의 전자 디바이스들에 의해 생성되는 라디오 주파수들, 전자기장들 및 정전기장들로부터 보호한다. 개선된 차폐 유효성을 갖는 소형 폼 팩터 전자기 차폐를 달성하는 데 난제가 있다.
[0004]
도 1은 종래의 차폐부를 포함하는 패키지를 예시한다. 구체적으로, 도 1은 IC(integrated circuit) 패키지(100)를 예시하며, IC 패키지(100)는 기판(102), 전자 컴포넌트들(110 및 112)(예컨대, 다이 또는 패시브 컴포넌트들), 몰드(120), 및 차폐부(140)를 포함한다. 차폐부(140)는 몰드(120) 상으로 스퍼터링된다. 차폐부(140)는, 차폐부의 두께가 더 작게 유지되도록 스퍼터링된다. 그러나, 하나의 단점은 스퍼터링 프로세스가 차폐 유효성 감소를 초래할 수 있다는 것이다. 다른 단점은, 고투자율 재료의 사용이 필요한 경우(예컨대, 제1 차폐부로서), 얇은 층을 달성하기 어려울 수 있다는 것이다.
[0005]
따라서, 소형 폼 팩터를 유지하면서 차폐 유효성을 증가시키는 것에 대한 업계의 요구가 있다. 다시 말해서, IC 패키지(100)의 높이를 크게 증가시키지 않는, 차폐 유효성이 증가된 전자기 차폐부에 대한 업계의 요구가 있다.
[0006]
다양한 특징들은, 집적 회로 패키지를 위한 향상된 전자기 차폐부에 관한 것이다.
[0007]
제1 예는 패키지를 제공하며, 패키지는, 기판, 기판에 커플링된 전자 컴포넌트, 및 전자 컴포넌트를 부분적으로 둘러싸고 그리고 기판에 커플링된 몰드를 포함한다. 패키지는, 몰드 위에 로케이팅된 제1 차폐부, 및 제1 차폐부 위에 로케이팅된 제2 차폐부를 더 포함한다. 제1 차폐부 또는 제2 차폐부 중 하나는 고투자율 차폐부이고, 제1 차폐부 또는 제2 차폐부 중 나머지 하나는 고투자율 차폐부에 비해 고전도도 차폐부이다.
[0008]
제2 예는 집적 회로 패키지를 제조하는 방법을 제공하며, 방법은, 전자 컴포넌트를 기판에 커플링하는 단계, 몰드를 전자 컴포넌트 및 기판에 적용하는 단계를 포함하며, 몰드는 전자 컴포넌트 및 기판을 부분적으로 둘러싼다. 집적 회로 패키지를 제조하는 방법은, 제1 차폐부를 몰드 위에 커플링하는 단계 및 제2 차폐부를 제1 차폐부 위에 커플링하는 단계를 더 포함한다. 제1 차폐부 또는 제2 차폐부 중 하나는 고투자율 차폐부이고, 제1 차폐부 또는 제2 차폐부 중 나머지 하나는 고투자율 차폐부에 비해 고전도도 차폐부이다.
[0009]
다양한 특징들, 속성 및 장점들은, 도면들과 관련하여 고려될 때 이하 설명된 상세한 설명으로부터 명백하게 될 수 있으며, 도면들에서 유사한 참조 문자들은 전반에 걸쳐 대응되게 식별된다.
[0010] 도 1은 종래의 차폐부를 포함하는 패키지를 예시한다.
[0011] 도 2는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0012] 도 3은 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0013] 도 4는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0014] 도 5는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0015] 도 6은 향상된 전자기 차폐부를 포함하는 집적 회로 패키지를 제조하기 위한 방법의 예시적인 흐름도를 예시한다.
[0016] 도 7은 본원에서 설명된 다양한 기판들, 통합형 디바이스들, 통합형 디바이스 패키지들, 반도체 디바이스들, 다이들, 집적 회로들, 및/또는 패키지들을 포함할 수 있는 다양한 전자 디바이스들을 예시한다.
[0010] 도 1은 종래의 차폐부를 포함하는 패키지를 예시한다.
[0011] 도 2는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0012] 도 3은 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0013] 도 4는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0014] 도 5는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다.
[0015] 도 6은 향상된 전자기 차폐부를 포함하는 집적 회로 패키지를 제조하기 위한 방법의 예시적인 흐름도를 예시한다.
[0016] 도 7은 본원에서 설명된 다양한 기판들, 통합형 디바이스들, 통합형 디바이스 패키지들, 반도체 디바이스들, 다이들, 집적 회로들, 및/또는 패키지들을 포함할 수 있는 다양한 전자 디바이스들을 예시한다.
[0017]
이하의 설명에서, 본 개시내용의 다양한 양상들의 완전한 이해를 제공하기 위해 특정 세부사항들이 제공된다. 그러나, 양상들이 이러한 특정 세부사항들 없이도 실행될 수 있다는 것이 당업자에 의해 이해될 것이다. 예컨대, 회로들은, 불필요한 세부사항으로 양상들을 모호하게 하는 것을 피하기 위해 블록도들로 도시될 수 있다. 다른 경우들에서, 잘-알려진 회로들, 구조들 및 기법들은 본 개시내용의 양상들을 모호하게 하지 않기 위해 상세하게 도시되지 않을 수 있다.
개요
[0018]
일부 특징들은 향상된 전자기 차폐부를 포함하는 기판에 커플링된 전자 컴포넌트를 포함하는 패키지에 관한 것이다. 몰드가 전자 컴포넌트를 부분적으로 둘러싸고, 그리고 기판에 커플링된다. 제1 차폐부가 몰드 위에 로케이팅되고, 제2 차폐부가 제1 차폐부 위에 로케이팅된다. 제1 차폐부 또는 제2 차폐부 중 하나는 고투자율 차폐부이고, 제1 차폐부 또는 제2 차폐부 중 나머지 하나는 고투자율 차폐부에 비해 고전도도 차폐부이다. 제1 차폐부 및 제2 차폐부는, 패키지 내의 전자 컴포넌트들 및 패키지 외부의 전자 컴포넌트들에 대한 전자기 간섭을 감소시키도록 구성된 전자기 차폐부들이다.
[0019]
몰드는 몰드 측벽들을 포함하고, 제1 차폐부는 제1 차폐부 측벽들을 포함하고, 기판은 기판 측벽들을 포함한다. 제1 차폐부는, 기판 측벽들 및 몰드 측벽들 위를 포함하여 몰드 위에 로케이팅된다. 제2 차폐부는, 제1 차폐부 측벽들을 포함하여 제1 차폐부 위에 로케이팅된다.
[0020]
제1 양상에서, 패키지는 위에서 설명된 바와 같은 제1 차폐부 및 제2 차폐부를 포함한다. 제2 양상에서, 패키지는 제2 차폐부 측벽들 위를 포함하여 제2 차폐부 위에 로케이팅된 제3 차폐부를 포함한다. 제3 양상에서, 패키지는 제3 차폐부 측벽들 위를 포함하여 제3 차폐부 위에 로케이팅된 제4 차폐부를 포함한다. 제4 양상에서, 패키지는, 교번하는 제1 차폐부 및 제2 차폐부 층들을 포함한 4개보다 많은 차폐부들을 포함할 수 있다.
[0021]
위의 양상들(즉, 제1 내지 제4 양상) 중 임의의 양상에서, 제1 차폐부는 고투자율 차폐부일 수 있다. 즉, 제1 차폐부는 고투자율을 갖도록 선택된 재료로 제조된다. 고투자율 재료는 10 H/m보다 더 큰 투자율을 갖는 재료이다. 제1 차폐부는 제2 차폐부에 비해 더 높은 투자율을 가질 수 있다. 제1 차폐부가 고투자율 차폐부인 경우, 제2 차폐부는 고전도도 차폐부이다. 즉, 제2 차폐부의 재료는 고전도도 금속으로 제조될 수 있다. 전도도는, 특정 재료가 전기를 전도하는 양, 레벨, 또는 정도를 지칭한다. 재료가 전기를 더 많이 전도할수록 그 재료의 전도도는 더 높다. 제2 차폐부는 제1 차폐부에 비해 고전도도 차폐부이다. 일 양상에서, 제2 차폐부는 제1 차폐부보다 전도성이 10배 더 높다. 다른 양상에서, 제2 차폐부가 1 x 106 S/m보다 더 큰 전도도를 갖기 때문에, 제2 차폐부는 고전도도 차폐부이다. 제3 차폐부는 선택적이며, 고투자율 차폐부이다. 제4 차폐부는 선택적이며, 고전도도 차폐부이다.
[0022]
대안적으로, 위의 양상들(즉, 제1 내지 제4 양상) 중 임의의 양상에서, 제1 차폐부는 고전도도 차폐부일 수 있고, 제2 차폐부는 고투자율 차폐부일 수 있다. 선택적인 제3 차폐부는 고전도도 차폐부이고, 선택적인 제4 차폐부는 고투자율 차폐부이다.
향상된 전자기 차폐부를 포함하는 집적 회로 패키지
[0023]
도 2는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다. 구체적으로, 도 2는 IC(integrated circuit) 패키지(200)를 예시한다. IC 패키지(200)는 기판(202), 전자 컴포넌트들(210 및 212), 몰드(220), 제1 차폐부(232), 및 제2 차폐부(240)를 포함한다. 제1 차폐부는 고전도도 차폐부(232)이고, 제2 차폐부(240)는 고투자율 차폐부이다. 도 2는 IC 패키지(200)의 간략화된 도면이라는 것이 이해될 것이다. IC 패키지(200)는, 전자 컴포넌트들(210) 중 하나의 실리콘 기판 또는 기판(202)에 임베딩된 전자 컴포넌트들, 금속 층들, 패시베이션 층들, 및 유전체 층들과 같은 도시되지 않은 추가적인 엘리먼트들을 포함할 수 있다.
[0024]
기판(202)은 패키지 기판일 수 있다. 대안적으로, 기판(202)과 전자 컴포넌트들(210 또는 212) 중 적어도 하나는 함께 웨이퍼 레벨 패키지를 포함할 수 있다. 기판(202)은 기판 측벽들을 포함한다. 기판(202)은 접지에 커플링될 수 있다.
[0025]
전자 컴포넌트(210)는 IC, 다이, 패시브 디바이스 또는 임의의 다른 유형의 전자 컴포넌트일 수 있다. 전자 컴포넌트(212)는 IC, 다이, 패시브 디바이스 또는 임의의 다른 유형의 전자 컴포넌트일 수 있다. IC 패키지(200)는 단일 전자 컴포넌트(예컨대, 210 또는 212 중 하나)만을 가질 수 있거나, 또는 많은 전자 컴포넌트들을 가질 수 있다.
[0026]
몰드(220)는 전자 컴포넌트들(210 및/또는 212)을 부분적으로 둘러싸고, 기판(202)에 커플링된다. 몰드(220)는 최상부 측, 및 제1 몰드 측벽, 제2 몰드 측벽, 제3 몰드 측벽, 및 제4 몰드 측벽(즉, 총괄적으로 몰드 측벽들)을 갖는다. 몰드(220)는 다음의 재료들: 용융된 실리카 필러 또는 임의의 다른 유기 필러 재료를 갖는 에폭시 수지 중 하나 이상을 포함할 수 있다(그러나 이에 제한되지 않음). 예컨대, 몰드(220)는, 전자 컴포넌트들(210 및/또는 212) 위에 증착되거나, 형성되거나 또는 몰딩될 수 있고 그리고 IC 패키지(200) 및 전자 컴포넌트들(210 및/또는 212)을 위한 기계적 지지 및 환경적 보호를 제공하는 임의의 재료일 수 있다.
[0027]
제1 차폐부(232)는 몰드(220) 위에 로케이팅되고, 일 양상에서, 몰드(220)에 직접 커플링될 수 있다. 제1 차폐부(232)는 제1 차폐부 최상부 측(232a), 및 제1 차폐부의 제1 측벽(232b), 제1 차폐부의 제2 측벽(232c), 제1 차폐부의 제3 측벽(이 도면에 도시되지 않음), 및 제1 차폐부의 제4 측벽(이 도면에 도시되지 않음)(즉, 총괄적으로 제1 차폐부 측벽들)을 갖는다. 일 양상에서, 제1 차폐부(232)는 몰드(360)의 최상부 측 위에 그리고 몰드(360) 측벽들 위에 로케이팅된다. 다른 양상에서, 제1 차폐부(232)는 몰드(360)의 최상부 측 바로 위에 그리고 몰드(360) 측벽들 바로 위에 로케이팅된다. 위에서 언급된 양상들 중 어느 양상에서든, 제1 차폐부(232)는 기판 측벽들 위에 있다.
[0028]
제1 차폐부(232)는 고전도도 차폐부이다. 제1 차폐부(232)의 재료는 고전도도 금속으로 제조될 수 있다. 전도도는, 특정 재료가 전기를 전도하는 양, 레벨, 또는 정도를 지칭한다. 재료가 전기를 더 많이 전도할수록 그 재료의 전도도는 더 높다. 제1 차폐부(232)는 제2 차폐부(240)에 비해 고전도도 차폐부이다. 다시 말해서, 제1 차폐부(232)는 제2 차폐부(240)보다 더 높은 전도도를 갖는다. 일 양상에서, 제1 차폐부(232)는 제2 차폐부(240)보다 전도성이 10배 높다. 다른 양상에서, 제1 차폐부(232)가 1 x 106 S/m보다 더 큰 전도도를 갖기 때문에, 제1 차폐부(232)는 고전도도 차폐부이다.
[0029]
제1 차폐부(232)는 다음의 재료들: 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al) 중 적어도 하나, 또는 상기 재료들 중 임의의 하나의 합금, 또는 상기 재료들의 임의의 조합을 포함한다.
[0030]
제1 차폐부(232)는 길이, 폭, 및 높이를 갖는다. 제1 차폐부(232)의 길이는 X-축 상에서 측정될 수 있다. 제1 차폐부(232)의 폭은 Y-축(즉, 지면(page)으로부터 나오는 방향) 상에서 측정될 수 있다. 제1 차폐부(232)의 높이는 Z-축 상에서 측정될 수 있다(즉, 수직으로 측정됨). 예컨대, 제1 차폐부(232)의 높이는 (예컨대, 기판(202)의 최하부로부터 제1 차폐부 최상부 측(232a)로 측정되는) 제1 차폐부 측벽들의 높이에 의해 측정될 수 있다. 제1 차폐부(232)의 길이, 폭, 및 높이는 당업자들에 의해 결정될 수 있다. 예컨대, 제1 차폐부(232)의 길이, 폭, 및 높이는 전자 컴포넌트들(210 및 212)을 커버하기에 충분히 클 수 있고, 그리고/또는 기판(202)을 커버하기에 충분히 클 수 있다.
[0031]
제1 차폐부(232)는 두께를 갖는다. 두께는 제1 차폐부(232)의 깊이로서 정의될 수 있다. 예컨대, 제1 차폐부 최상부 측(232a)은 두께를 갖고, 제1 차폐부의 제1 측벽(232b), 제1 차폐부의 제2 측벽(232c), 제1 차폐부의 제3 측벽(도시되지 않음), 및 제1 차폐부의 제4 측벽(도시되지 않음)(즉, 총괄적으로 제1 차폐부 측벽들) 각각은, 동일하거나 상이할 수 있는 두께를 갖는다. IC 패키지(200)의 폼 팩터를 작게 유지하기 위해, 제1 차폐부(232)의 두께는 작게 유지될 수 있다. 일 양상에서, 제1 차폐부(232)의 두께는 약 1 ㎛-30 ㎛의 범위일 수 있다. 다른 양상에서, 제1 차폐부(232)의 두께는 제2 차폐부(240)의 두께와 거의 동일할 수 있다(예컨대, 제1 차폐부(232)의 두께와 제2 차폐부(240)의 두께는 1:1의 비(ratio)를 가질 수 있음). 다른 양상에서, 제1 차폐부(232)의 두께는 제2 차폐부(240)보다 더 두꺼울 수 있다.
[0032]
제2 차폐부(240)는 제1 차폐부(232) 위에 로케이팅된다. 제2 차폐부(240)는 제2 차폐부 최상부 측(240a), 및 제2 차폐부의 제1 측벽(240b), 제2 차폐부의 제2 측벽(240c), 제2 차폐부의 제3 측벽(이 도면에 도시되지 않음), 및 제2 차폐부의 제4 측벽(이 도면에 도시되지 않음)(즉, 총괄적으로 제2 차폐부 측벽들)을 갖는다. 제2 차폐부(240)는 제1 차폐부(232), 몰딩된 전자 컴포넌트들(210 및 212), 및 기판(202)을 둘러쌀 수 있다.
[0033]
일 양상에서, 제2 차폐부(240)는 제1 차폐부(232)에 (예컨대, 개재되는 재료로) 간접적으로 또는 직접적으로 커플링될 수 있다. 제2 차폐부(240)는, 제2 차폐부(240)가 IC 패키지(200)를 에워싸도록, 제1 차폐부(232) 측벽들 위에 그리고 몰드(220) 측벽들 위에 로케이팅된다. 구체적으로, 제2 차폐부 최상부 측(240a)은 제1 차폐부 최상부 측(232a) 위에 로케이팅되고, 제2 차폐부 측벽들(예컨대, 240a, 240b 등)은 제1 차폐부 측벽들(예컨대, 232a, 232b 등) 및 기판(202) 측벽들 위에 로케이팅된다. 즉, 제2 차폐부(240)는 기판(202) 측벽들 위에 로케이팅되고, 기판(202)을 통해(즉, 기판(202) 접지 연결을 통해) 접지에 커플링된다.
[0034]
제2 차폐부(240)는 고투자율 차폐부이다. 제2 차폐부(240)의 재료는 고투자율 금속으로 제조될 수 있다. 투자율은 자속선(magnetic line of flux)들을 끌어당기고 전도하는 재료의 능력을 나타낸다. 재료가 자기장들에 대해 전도성이 더 높을수록 그 재료의 투자율은 더 높다. 일 양상에서, 재료는 10 H/m보다 더 큰 투자율을 가질 수 있다. 제2 차폐부(240)는 강자성 재료를 포함할 수 있다. 제2 차폐부(240)는 다음의 재료들: 강자성 재료, 강자성 합금, 철(Fe), 니켈(Ni), 또는 망간(Mn) 중 임의의 것 또는 그 재료들 중 하나 이상의 조합, 또는 이들의 합금을 포함할 수 있다(그러나 이에 제한되지 않음). 제2 차폐부(240)는 강자성 합금의 부분으로서 구리를 포함할 수 있다.
[0035]
제2 차폐부(240)는 길이, 폭, 및 높이를 갖는다. 제2 차폐부(240)의 길이는 X-축 상에서 측정될 수 있다. 제2 차폐부(240)의 폭은 Y-축(즉, 지면으로부터 나오는 방향) 상에서 측정될 수 있다. 제2 차폐부(240)의 길이 및 폭은 당업자들에 의해 결정될 수 있다. 예컨대, 제2 차폐부(240)의 길이 및 폭은 전자 컴포넌트들(210 및 212)을 커버하기에 충분히 클 수 있거나, 또는 제1 차폐부(232)를 커버할 뿐만 아니라 기판(202)을 커버하기에 충분히 클 수 있다. 제2 차폐부(240)의 높이는 Z-축 상에서 측정될 수 있다(즉, 수직으로 측정됨). 제2 차폐부(240)의 높이는, 기판(202)의 최하부로부터 제2 차폐부 최상부 측(240a)까지의 거리로서 측정될 수 있다.
[0036]
제2 차폐부(240)는 두께를 갖는다. 두께는 제2 차폐부(240)의 깊이로서 정의될 수 있다. 예컨대, 제2 차폐부 최상부 측(240a)은 두께를 갖고, 제2 차폐부의 제1 측벽(240b), 제2 차폐부의 제2 측벽(240c), 제2 차폐부의 제3 측벽(도시되지 않음), 및 제2 차폐부의 제4 측벽(도시되지 않음)(즉, 총괄적으로 제2 차폐부 측벽들(240)) 각각은, 동일하거나 상이할 수 있는 두께를 갖는다. IC 패키지(200)의 폼 팩터를 작게 유지하기 위해, 제2 차폐부(240)의 두께는 작게 유지될 수 있다. 일 양상에서, 제2 차폐부(240)의 두께는 약 100 nm 내지 300 ㎛의 범위일 수 있다. 다른 양상에서, 제2 차폐부(240)의 두께는 약 100 ㎛일 수 있다. 다른 양상에서, 제2 차폐부(240)의 두께는 제1 차폐부(232)의 두께와 (예컨대, 1:1의 비로) 동일할 수 있다. 다른 양상에서, 제2 차폐부(240)의 두께는 제1 차폐부(232)의 두께보다 더 작을 수 있다.
[0037]
일 양상에서, 제1 차폐부(232)와 제2 차폐부(240)는 함께 약 1.1 ㎛ 내지 330 ㎛의 총 차폐부 두께를 가질 수 있다.
[0038]
도 3은 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다. 도 3은, IC 패키지(300)가 제2 차폐부(340) 위에 로케이팅된 제3 차폐부(344)를 포함하고 그리고 제3 차폐부(344) 위에 로케이팅된 제4 차폐부(346)를 포함하는 것을 제외하고는 도 2와 유사하다. 제3 차폐부(344)는 고전도도 차폐부이고 제4 차폐부(346)는 고투자율 차폐부이다. IC 패키지(300)는 또한, 기판(302)(예컨대, 패키지 기판), 및 310 및 312와 같은 전자 컴포넌트를 부분적으로 둘러싸는 몰드(320)를 포함한다.
[0039]
몰드(320)는 몰드 측벽들을 포함하고, 제1 차폐부(332)는 제1 차폐부 측벽들을 포함하고, 제2 차폐부(340)는 제2 차폐부 측벽들을 포함하고, 제3 차폐부(344)는 제3 차폐부 측벽들을 포함하고, 제4 차폐부(346)는 제4 차폐부 측벽들을 포함하고, 기판(302)은 기판 측벽들을 포함한다. 도 2와 유사하게, 제4 차폐부(346)는 제3 차폐부(344)의 최상부 위에 그리고 제3 차폐부 측벽들 위에 로케이팅된다. 제3 차폐부(344)는 제2 차폐부(340)의 최상부 위에 그리고 제2 차폐부 측벽들 위에 로케이팅된다. 제2 차폐부(340)는 제1 차폐부(332)의 최상부 위에 그리고 제1 차폐부 측벽들 위에 로케이팅된다. 제1 차폐부(332)는, 몰드(320)의 최상부 위에, 몰드 측벽들 위에, 그리고 기판 측벽들 위에 로케이팅된다.
[0040]
도 3이 총 4개의 차폐부들(즉, 제1 차폐부(332), 제2 차폐부(340), 제3 차폐부(344), 및 제4 차폐부(346))을 예시하지만, IC 패키지(300)는 이에 제한되지 않는다는 것이 이해될 것이다. 일 양상에서, 제4 차폐부(346)가 포함되지 않으므로, 제3 차폐부(344)가 최외측 차폐부일 것이다.
[0041]
다른 양상에서, 4개보다 많은 차폐부들이 있다. 제2 차폐부(340)(즉, 고투자율 차폐부) 위의 제1 차폐부(332)(즉, 고전도도 차폐부)의 어레인지먼트가 반복적으로 교번할 수 있다. 예컨대, 제5 차폐부(도시되지 않음)가 제4 차폐부(346) 위에 로케이팅될 수 있으며, 여기서 제5 차폐부는 고전도도 차폐부이다. 선택적으로, 제6 차폐부(도시되지 않음)가 제5 차폐부(도시되지 않음) 위에 로케이팅될 수 있다. 제6 차폐부는 고투자율 차폐부일 수 있다.
[0042]
도 4는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다. 구체적으로, 도 4는 IC(integrated circuit) 패키지(400)를 예시한다. IC 패키지(400)는 기판(402), 전자 컴포넌트들(410 및 412), 몰드(420), 제1 차폐부(432), 및 제2 차폐부(440)를 포함한다. 제1 차폐부는 고투자율 차폐부(432)이고, 제2 차폐부(440)는 고전도도 차폐부이다. 도 4는 IC 패키지(400)의 간략화된 도면이라는 것이 이해될 것이다. IC 패키지(400)는, 전자 컴포넌트들(410) 중 하나의 실리콘 기판 또는 기판(402)에 임베딩된 전자 컴포넌트들, 금속 층들, 패시베이션 층들, 및 유전체 층들과 같은 도시되지 않은 추가적인 엘리먼트들을 포함할 수 있다.
[0043]
기판(402)은 패키지 기판일 수 있다. 대안적으로, 기판(402)과 전자 컴포넌트들(410 또는 412) 중 적어도 하나는 함께 웨이퍼 레벨 패키지를 포함할 수 있다. 기판(402)은 기판 측벽들을 포함한다. 기판(402)은 접지에 커플링될 수 있다.
[0044]
전자 컴포넌트(410)는 IC, 다이, 패시브 디바이스 또는 임의의 다른 유형의 전자 컴포넌트일 수 있다. 전자 컴포넌트(412)는 IC, 다이, 패시브 디바이스 또는 임의의 다른 유형의 전자 컴포넌트일 수 있다. IC 패키지(400)는 단일 전자 컴포넌트(예컨대, 410 또는 412 중 하나)만을 가질 수 있거나, 또는 많은 전자 컴포넌트들을 가질 수 있다.
[0045]
몰드(420)는 전자 컴포넌트들(410 및/또는 412)을 부분적으로 둘러싸고, 기판(402)에 커플링된다. 몰드(420)는 최상부 측, 및 제1 몰드 측벽, 제2 몰드 측벽, 제3 몰드 측벽, 및 제4 몰드 측벽(즉, 총괄적으로 몰드 측벽들)을 갖는다. 몰드(420)는 다음의 재료들: 용융된 실리카 필러 또는 임의의 다른 유기 필러 재료를 갖는 에폭시 수지 중 하나 이상을 포함할 수 있다(그러나 이에 제한되지 않음). 예컨대, 몰드(420)는, 전자 컴포넌트들(410 및/또는 412) 위에 증착되거나, 형성되거나 또는 몰딩될 수 있고 그리고 IC 패키지(400) 및 전자 컴포넌트들(410 및/또는 412)을 위한 기계적 지지 및 환경적 보호를 제공하는 임의의 재료일 수 있다.
[0046]
제1 차폐부(432)는 몰드(420) 위에 로케이팅되고, 일 양상에서, 몰드(420)에 직접 커플링될 수 있다. 제1 차폐부(432)는 제1 차폐부 최상부 측(432a), 및 제1 차폐부의 제1 측벽(432b), 제1 차폐부의 제2 측벽(432c), 제1 차폐부의 제3 측벽(이 도면에 도시되지 않음), 및 제1 차폐부의 제4 측벽(이 도면에 도시되지 않음)(즉, 총괄적으로 제1 차폐부 측벽들)을 갖는다. 일 양상에서, 제1 차폐부(432)는 몰드(360)의 최상부 측 위에 그리고 몰드(360) 측벽들 위에 로케이팅된다. 다른 양상에서, 제1 차폐부(432)는 몰드(360)의 최상부 측 바로 위에 그리고 몰드(360) 측벽들 바로 위에 로케이팅된다. 위에서 언급된 양상들 중 어느 양상에서든, 제1 차폐부(432)는 기판 측벽들 위에 있다.
[0047]
제1 차폐부(432)는 고투자율 차폐부이다. 제1 차폐부(432)의 재료는 고투자율 금속으로 제조될 수 있다. 투자율은 자속선들을 끌어당기고 전도하는 재료의 능력을 나타낸다. 재료가 자기장들에 대해 전도성이 더 높을수록 재료의 투자율은 더 높다. 일 양상에서, 재료는 10 H/m보다 더 큰 투자율을 가질 수 있다. 제1 차폐부(432)는 강자성 재료를 포함할 수 있다. 제1 차폐부(432)는 다음의 재료들: 강자성 재료, 철(Fe), 니켈(Ni), 또는 망간(Mn) 중 임의의 것 또는 그 재료들 중 하나 이상의 조합, 또는 이들의 합금을 포함할 수 있다(그러나 이에 제한되지 않음). 제1 차폐부(432)는 강자성 합금의 부분으로서 구리를 포함할 수 있다.
[0048]
제1 차폐부(432)는 길이, 폭, 및 높이를 갖는다. 제1 차폐부(432)의 길이는 X-축 상에서 측정될 수 있다. 제1 차폐부(432)의 폭은 Y-축(즉, 지면으로부터 나오는 방향) 상에서 측정될 수 있다. 제1 차폐부(432)의 길이 및 폭은 당업자들에 의해 결정될 수 있다. 예컨대, 제1 차폐부(432)의 길이 및 폭은 전자 컴포넌트들(410 및 412)을 커버하기에 충분히 클 수 있거나, 또는 제1 차폐부(432)를 커버할 뿐만 아니라 기판(402)을 커버하기에 충분히 클 수 있다. 제1 차폐부(432)의 높이는 Z-축 상에서 측정될 수 있다(즉, 수직으로 측정됨). 제1 차폐부(432)의 높이는, 기판(402)의 최하부로부터 제1 차폐부 최상부 측(432a)까지의 거리로서 측정될 수 있다.
[0049]
제1 차폐부(432)는 두께를 갖는다. 두께는 제1 차폐부(432)의 깊이로서 정의될 수 있다. 예컨대, 제1 차폐부 최상부 측(432a)은 두께를 갖고, 제1 차폐부의 제1 측벽(432b), 제1 차폐부의 제2 측벽(432c), 제1 차폐부의 제3 측벽(도시되지 않음), 및 제1 차폐부의 제4 측벽(도시되지 않음)(즉, 총괄적으로 제1 차폐부 측벽들(432)) 각각은, 동일하거나 상이할 수 있는 두께를 갖는다. IC 패키지(400)의 폼 팩터를 작게 유지하기 위해, 제1 차폐부(432)의 두께는 작게 유지될 수 있다. 일 양상에서, 제1 차폐부(432)의 두께는 약 100 nm 내지 300 ㎛의 범위일 수 있다. 다른 양상에서, 제1 차폐부(432)의 두께는 약 100 ㎛일 수 있다. 다른 양상에서, 제1 차폐부(432)의 두께는 제2 차폐부(440)의 두께와 (예컨대, 1:1의 비로) 동일할 수 있다. 다른 양상에서, 제1 차폐부(432)의 두께는 제2 차폐부(440)의 두께보다 더 작을 수 있다.
[0050]
제2 차폐부(440)는 제1 차폐부(432) 위에 로케이팅된다. 제2 차폐부(440)는 제2 차폐부 최상부 측(440a), 및 제2 차폐부의 제1 측벽(440b), 제2 차폐부의 제2 측벽(440c), 제2 차폐부의 제3 측벽(이 도면에 도시되지 않음), 및 제2 차폐부의 제4 측벽(이 도면에 도시되지 않음)(즉, 총괄적으로 제2 차폐부 측벽들)을 갖는다. 제2 차폐부(440)는 제1 차폐부(432), 몰딩된 전자 컴포넌트들(410 및 412), 및 기판(402)을 둘러쌀 수 있다.
[0051]
일 양상에서, 제2 차폐부(440)는 제1 차폐부(432)에 (예컨대, 개재되는 재료로) 간접적으로 또는 직접적으로 커플링될 수 있다. 제2 차폐부(440)는, 제2 차폐부(440)가 IC 패키지(400)를 에워싸도록, 제1 차폐부(432) 측벽들 위에 그리고 몰드(420) 측벽들 위에 로케이팅된다. 구체적으로, 제2 차폐부 최상부 측(440a)은 제1 차폐부 최상부 측(432a) 위에 로케이팅되고, 제2 차폐부 측벽들(예컨대, 440a, 440b 등)은 제1 차폐부 측벽들(예컨대, 432a, 432b 등) 및 기판(402) 측벽들 위에 로케이팅된다. 즉, 제2 차폐부(440)는 기판(402) 측벽들 위에 로케이팅되고, 기판(402)을 통해(즉, 기판(402) 접지 연결을 통해) 접지에 커플링된다.
[0052]
제2 차폐부(440)는 고전도도 차폐부이다. 제2 차폐부(440)의 재료는 고전도도 금속으로 제조될 수 있다. 전도도는, 특정 재료가 전기를 전도하는 양, 레벨, 또는 정도를 지칭한다. 재료가 전기를 더 많이 전도할수록 그 재료의 전도도는 더 높다. 제2 차폐부(440)는 제1 차폐부(432)에 비해 고전도도 차폐부이다. 다시 말해서, 제1 차폐부(432)는 제2 차폐부(440)보다 더 높은 전도도를 갖는다. 일 양상에서, 제2 차폐부(440)는 제1 차폐부(332)보다 전도성이 10배 더 높다. 다른 양상에서, 제2 차폐부(440)가 1 x 106 S/m보다 더 큰 전도도를 갖기 때문에, 제2 차폐부(440)는 고전도도 차폐부이다.
[0053]
제2 차폐부(440)는 다음의 재료들: 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al) 중 적어도 하나, 또는 상기 재료들 중 임의의 하나의 합금, 또는 상기 재료들의 임의의 조합을 포함한다.
[0054]
제2 차폐부(440)는 길이, 폭, 및 높이를 갖는다. 제2 차폐부(440)의 길이는 X-축 상에서 측정될 수 있다. 제2 차폐부(440)의 폭은 Y-축(즉, 지면으로부터 나오는 방향) 상에서 측정될 수 있다. 제2 차폐부(440)의 높이는 Z-축 상에서 측정될 수 있다(즉, 수직으로 측정됨). 제2 차폐부(440)의 높이는, 기판(402)의 최하부로부터 제2 차폐부 최상부 측(440b)까지의 거리로서 측정될 수 있다. 제2 차폐부(440)의 길이, 폭, 및 높이는 당업자들에 의해 결정될 수 있다. 예컨대, 제2 차폐부(440)의 길이, 폭, 및 높이는 전자 컴포넌트들(410 및 412)을 커버하기에 충분히 클 수 있고, 그리고/또는 기판(402)을 커버하기에 충분히 클 수 있다.
[0055]
제2 차폐부(440)는 두께를 갖는다. 두께는 제2 차폐부(440)의 깊이로서 정의될 수 있다. 예컨대, 제2 차폐부 최상부 측(440a)은 두께를 갖고, 제2 차폐부의 제1 측벽(440b), 제2 차폐부의 제2 측벽(440c), 제2 차폐부의 제3 측벽(도시되지 않음), 및 제2 차폐부의 제4 측벽(도시되지 않음)(즉, 총괄적으로 제2 차폐부 측벽들) 각각은, 서로 동일하거나 상이할 수 있는 두께를 갖는다. IC 패키지(400)의 폼 팩터를 작게 유지하기 위해, 제2 차폐부(440)의 두께는 작게 유지될 수 있다. 일 양상에서, 제2 차폐부(440)의 두께는 약 1 ㎛-30 ㎛의 범위일 수 있다. 다른 양상에서, 제2 차폐부(440)의 두께는 제1 차폐부(432)의 두께와 거의 동일할 수 있다(예컨대, 제2 차폐부(440)의 두께와 제1 차폐부(432)의 두께는 1:1의 비를 가질 수 있음). 다른 양상에서, 제2 차폐부(440)의 두께는 제1 차폐부(432)보다 더 두꺼울 수 있다.
[0056]
일 양상에서, 제1 차폐부(432)와 제2 차폐부(440)는 함께 약 1.1 ㎛ 내지 330 ㎛의 총 차폐부 두께를 가질 수 있다.
[0057]
도 5는 향상된 전자기 차폐부를 포함하는 집적 회로 패키지의 측면도를 예시한다. 도 5는, IC 패키지(500)가 제2 차폐부(540) 위에 로케이팅된 제3 차폐부(544)를 포함하고 그리고 제3 차폐부(544) 위에 로케이팅된 제4 차폐부(546)를 포함하는 것을 제외하고는 도 4와 유사하다. 제3 차폐부(544)는 고투자율 차폐부이고 제4 차폐부(546)는 고전도도 차폐부이다. IC 패키지(500)는 또한, 기판(502)(예컨대, 패키지 기판), 및 510 및 512와 같은 전자 컴포넌트를 부분적으로 둘러싸는 몰드(520)를 포함한다.
[0058]
몰드(520)는 몰드 측벽들을 포함하고, 제1 차폐부(532)는 제1 차폐부 측벽들을 포함하고, 제2 차폐부(540)는 제2 차폐부 측벽들을 포함하고, 제3 차폐부(544)는 제3 차폐부 측벽들을 포함하고, 제4 차폐부(546)는 제4 차폐부 측벽들을 포함하고, 기판(502)은 기판 측벽들을 포함한다. 도 4와 유사하게, 제4 차폐부(546)는 제3 차폐부(544)의 최상부 위에 그리고 제3 차폐부 측벽들 위에 로케이팅된다. 제3 차폐부(544)는 제2 차폐부(540)의 최상부 위에 그리고 제2 차폐부 측벽들 위에 로케이팅된다. 제2 차폐부(540)는 제1 차폐부(532)의 최상부 위에 그리고 제1 차폐부 측벽들 위에 로케이팅된다. 제1 차폐부(532)는, 몰드(520)의 최상부 위에, 몰드 측벽들 위에, 그리고 기판 측벽들 위에 로케이팅된다.
[0059]
도 5가 총 4개의 차폐부들(즉, 제1 차폐부(532), 제2 차폐부(540), 제3 차폐부(544), 및 제4 차폐부(546))을 예시하지만, IC 패키지(500)는 이에 제한되지 않는다는 것이 이해될 것이다. 일 양상에서, 제4 차폐부(546)가 포함되지 않으므로, 제3 차폐부(544)가 최외측 차폐부일 것이다.
[0060]
다른 양상에서, 4개보다 많은 차폐부들이 있다. 제2 차폐부(540)(즉, 고전도도 차폐부) 위의 제1 차폐부(532)(즉, 고투자율 차폐부)의 어레인지먼트가 반복적으로 교번할 수 있다. 예컨대, 제5 차폐부(도시되지 않음)가 제4 차폐부(546) 위에 로케이팅될 수 있으며, 여기서 제5 차폐부는 고투자율 차폐부이다. 선택적으로, 제6 차폐부(도시되지 않음)가 제5 차폐부(도시되지 않음) 위에 로케이팅될 수 있다. 제6 차폐부는 고전도도 차폐부일 수 있다.
[0061]
종래의 전자기 등각성 차폐(conformal shielding)와 비교하여, 향상된 전자기 차폐부를 갖는 개시된 집적 회로 패키지들(200, 300, 400, 및 500)은 1 MHz - 12 GHz를 커버하는 넓은 주파수 범위에 걸쳐 높은 차폐 유효성을 갖는다. 예컨대, 고투자율 차폐부(예컨대, 240, 340, 346, 432, 532, 및 544)는 3 GHz 미만의 더 낮은 주파수 범위에서의 차폐 유효성을 증가시키는 반면, 고전도도 차폐부(예컨대, 232, 332, 344, 440, 540, 및 546)는 3 GHz 초과의 더 높은 주파수들에서 기여한다.
향상된 전자기 차폐부를 포함하는 집적 회로 패키지를 제조하기 위한 방법의 예시적인 흐름도
[0062]
도 6은 향상된 전자기 차폐부를 포함하는 집적 회로 패키지를 제조하기 위한 방법의 예시적인 흐름도를 예시한다. 명확성 및 간략화를 위해, 도 6의 흐름도는, 하나 이상의 임베딩된 상호연결부들을 포함하는 기판을 제조하는 모든 단계들을 반드시 포함하지는 않는다는 점이 주목되어야 한다. 더욱이, 일부 경우들에서, 시퀀스들의 설명을 간략화하기 위해 몇몇 단계들은 단일 단계로 조합될 수 있다.
[0063]
도 6에 도시된 바와 같이, 방법은, 단계(602)에서, 전자 컴포넌트를 기판에 커플링하는 것을 포함한다. 기판은 패키지 기판일 수 있다. 대안적으로, 전자 컴포넌트와 기판은 함께 웨이퍼 레벨 패키지를 포함할 수 있다. 기판은 기판 측벽들을 포함한다. 기판은 접지에 커플링될 수 있다.
[0064]
단계(604)에서, 방법은, 몰드를 전자 컴포넌트 및 기판에 적용하는 것을 포함하고, 몰드는 전자 컴포넌트 및 기판을 부분적으로 둘러싼다. 몰드는 다음의 재료들: 용융된 실리카 필러 또는 임의의 다른 유기 필러 재료를 갖는 에폭시 수지 중 하나 이상을 포함할 수 있다(그러나 이에 제한되지 않음). 예컨대, 몰드는, 전자 컴포넌트 위에 증착되거나, 형성되거나 또는 몰딩될 수 있고 그리고 IC 패키지 및 전자 컴포넌트를 위한 기계적 지지 및 환경적 보호를 제공하는 임의의 재료일 수 있다. 몰드를 적용하는 것은 오버-몰딩 프로세스, 및 선택적으로는 언더-몰딩 프로세스를 적용하는 것을 포함할 수 있다.
[0065]
단계(606)에서, 방법은 제1 차폐부를 몰드 위에 커플링하는 것을 포함한다. 제3 차폐부의 커플링은 단계(604) 이후에 발생한다. 제1 차폐부는 다음의 방법들: 도금, 스퍼터링, 또는 스프레이 코팅 중 임의의 방법에 의해 몰드 위에 커플링된다. 다시 말해서, 제1 차폐부는 스퍼터링된 차폐부, 도금된 차폐부, 또는 스프레이 코팅된 차폐부일 수 있다. 압축 몰딩이 또한 활용될 수 있다.
[0066]
단계(608)에서, 방법은 제1 차폐부 위에 제2 차폐부를 커플링하는 것을 포함하며, 제1 차폐부는 고투자율 차폐부이다. 제2 차폐부는 다음의 방법들: 도금, 스퍼터링, 또는 스프레이 코팅 중 임의의 방법에 의해 제1 차폐부 위에 커플링된다. 압축 몰딩이 또한 활용될 수 있다.
예시적인 전자 디바이스들
[0067]
도 7은 향상된 전자기 차폐부를 포함하는 전술된 집적 회로 패키지 중 임의의 집적 회로 패키지와 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예컨대, 모바일 폰 디바이스(702), 랩톱 컴퓨터 디바이스(704), 고정 위치 단말 디바이스(706), 웨어러블 디바이스(708)는 본원에서 설명된 바와 같은 통합형 디바이스(700)를 포함할 수 있다. 통합형 디바이스(700)는, 예컨대 본원에서 설명된 기판, 집적 회로들, 다이들, 통합형 디바이스들, 통합형 디바이스 패키지들, 집적 회로 디바이스들, 디바이스 패키지들, IC(integrated circuit) 패키지들, 패키지-온-패키지(package-on-package) 디바이스들 중 임의의 것일 수 있다. 도 7에 예시된 디바이스들(702, 704, 706, 708)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 PCS(personal communication system) 유닛들, 휴대가능 데이터 유닛들, 이를테면, 개인 휴대 정보 단말들, GPS(global positioning system) 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 이를테면, 미터 판독 장비(meter reading equipment), 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들(예컨대, 시계, 안경), IoT(Internet of things) 디바이스들, 서버들, 라우터들, 자동차들(예컨대, 자율주행 차량들)에 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들(예컨대, 전자 디바이스들)의 그룹을 포함하는(그러나 이에 제한되지 않음) 통합형 디바이스(700)를 특징으로 할 수 있다.
[0068]
도 2 내지 도 6에 예시된 컴포넌트들, 프로세스들, 특징들, 및/또는 기능들 중 하나 이상은, 단일 컴포넌트, 프로세스, 특징 또는 기능으로 재배열 및/또는 조합되거나, 또는 몇몇 컴포넌트들, 프로세스들, 또는 기능들로 구현될 수 있다. 본 개시내용을 벗어남이 없이, 추가의 엘리먼트들, 컴포넌트들, 프로세스들, 및/또는 기능들이 또한 추가될 수 있다. 일부 구현들에서, 디바이스는 다이, 통합형 디바이스, 다이 패키지, IC(integrated circuit), 디바이스 패키지, IC(integrated circuit) 패키지, 웨이퍼, 반도체 디바이스, PoP(package on package) 디바이스, 및/또는 인터포저를 포함할 수 있다.
[0069]
"예시적인"이라는 용어는 본원에서 "예, 예증, 또는 예시로서 기능하는" 것을 의미하도록 사용된다. "예시적인" 것으로서 본원에서 설명된 임의의 구현 또는 양상은 반드시 본 개시내용의 다른 양상들보다 바람직하거나 유리한 것으로 해석되지 않아야 한다. 마찬가지로, "양상들"이라는 용어는, 본 개시내용의 모든 양상들이 논의된 특징, 장점 또는 동작 모드를 포함하도록 요구하지 않는다. "커플링된"이라는 용어는, 본원에서 2개의 오브젝트들 사이의 직접적인 또는 간접적인 커플링을 지칭하기 위해 사용된다. 예컨대, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고 오브젝트 B가 오브젝트 C를 터치하면, 오브젝트들 A 및 C는, 그들이 서로를 물리적으로 직접 터치하지 않더라도, 서로 커플링된 것으로 여전히 고려될 수도 있다. 본원에서 사용된 바와 같은 "횡단"이라는 용어는, 가로지르는 것을 의미하며, 오브젝트를 끝까지 가로지르는 것 또는 오브젝트를 부분적으로 가로지르는 것을 포함한다.
[0070]
또한, 본원에 포함된 다양한 개시내용들은 플로우차트, 흐름도, 구조도, 또는 블록도로 도시된 프로세스로서 설명될 수 있음이 주목된다. 플로우차트가 순차적인 프로세스로서 동작들을 설명할 수 있지만, 동작들 중 다수의 동작들은 병렬로 또는 동시에 수행될 수 있다. 또한, 동작들의 순서는 재배열될 수 있다. 프로세스는, 자신의 동작들이 완료될 때 종결된다.
[0071]
본원에서 설명된 본 개시내용의 다양한 특징들은, 본 개시내용을 벗어남이 없이 상이한 시스템들로 구현될 수 있다. 본 개시내용의 전술한 양상들은 단지 예들이며 본 개시내용을 제한하는 것으로서 해석되어서는 안된다는 것이 주목되어야 한다. 본 개시내용의 양상들의 설명은, 청구항들의 범위를 제한하는 것이 아니라 예시적인 것으로 의도된다. 이와 같이, 본 교시들은 다른 유형들의 장치들에 쉽게 적용될 수 있으며, 많은 대안들, 수정들, 및 변형들이 당업자들에게 명백하게 될 것이다.
Claims (16)
- 기판;
상기 기판에 커플링된 전자 컴포넌트;
상기 전자 컴포넌트를 부분적으로 둘러싸고 그리고 상기 기판에 커플링된 몰드;
상기 몰드 위에 로케이팅된 제1 차폐부; 및
상기 제1 차폐부 위에 로케이팅된 제2 차폐부를 포함하며,
상기 제1 차폐부 또는 상기 제2 차폐부 중 하나는 고투자율 차폐부이고 그리고 상기 제1 차폐부 또는 상기 제2 차폐부 중 나머지 하나는 상기 고투자율 차폐부에 비해 고전도도 차폐부이고, 상기 제1 차폐부 및 상기 제2 차폐부 둘 모두는 전자기 차폐부들이고, 그리고 상기 제1 차폐부 및 상기 제2 차폐부를 포함하는 총 차폐부 두께는 약 1.1 ㎛ 내지 330 ㎛인,
패키지. - 제1 항에 있어서,
상기 고투자율 차폐부는 10 H/m보다 더 큰 투자율을 갖는,
패키지. - 제2 항에 있어서,
상기 고투자율 차폐부는, 강자성 재료, 철, 니켈, 및 망간, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는,
패키지. - 제1 항에 있어서,
상기 고전도도 차폐부는 상기 고투자율 차폐부보다 전도성이 10배 더 높은,
패키지. - 제4 항에 있어서,
상기 고전도도 차폐부는, 구리, 은, 금, 및 알루미늄, 또는 이들의 조합으로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는,
패키지. - 제1 항에 있어서,
몰드 측벽들, 제1 차폐부 측벽들 및 기판 측벽들을 더 포함하며,
상기 제2 차폐부는 상기 몰드 측벽들, 상기 제1 차폐부 측벽들, 및 상기 기판 측벽들 위에 로케이팅되는,
패키지. - 제6 항에 있어서,
상기 제1 차폐부 측벽들은 상기 몰드 측벽들 위에 그리고 상기 기판 측벽들 위에 로케이팅되는,
패키지. - 제1 항에 있어서,
상기 고투자율 차폐부는 약 100 nm 내지 300 ㎛의 두께를 갖도록 구성되는,
패키지. - 제8 항에 있어서,
상기 고전도도 차폐부는 약 1 ㎛ 내지 30 ㎛의 두께를 갖도록 구성되는,
패키지. - 제1 항에 있어서,
상기 고투자율 차폐부의 두께와 상기 고전도도 차폐부의 두께는 1:1의 비(ratio)를 갖는,
패키지. - 제1 항에 있어서,
상기 제1 차폐부 또는 상기 제2 차폐부는 스퍼터링된 차폐부, 도금된 차폐부, 또는 스프레이 코팅된 차폐부인,
패키지. - 제1 항에 있어서,
상기 고전도도 차폐부는, 구리, 은, 금, 알루미늄, 및 이들의 합금으로 이루어진 그룹으로부터 선택된 적어도 하나의 재료를 포함하는,
패키지. - 제1 항에 있어서,
상기 제1 차폐부와 상기 제2 차폐부는 반복적으로 교번하여 2개보다 많은 차폐부들을 형성하는,
패키지. - 제13 항에 있어서,
상기 제2 차폐부 및 상기 제1 차폐부 위에 로케이팅된 제3 차폐부를 더 포함하며,
상기 제3 차폐부는, 상기 제1 차폐부가 고투자율 차폐부인 경우 고투자율 차폐부이거나, 또는 상기 제1 차폐부가 고전도도 차폐부인 경우 고전도도 차폐부인,
패키지. - 제14 항에 있어서,
상기 제2 차폐부 및 상기 제3 차폐부 위에 로케이팅된 제4 차폐부를 더 포함하며,
상기 제4 차폐부는, 상기 제2 차폐부가 고투자율 차폐부인 경우 고투자율 차폐부이거나, 또는 상기 제2 차폐부가 고전도도 차폐부인 경우 고전도도 차폐부인,
패키지. - 제1 항에 있어서,
상기 패키지는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트 폰, 개인 휴대 정보 단말, 고정 위치 단말 또는 서버, 태블릿 컴퓨터, 및 랩톱 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스에 통합되고, 그리고
상기 패키지는 상기 디바이스를 더 포함하는,
패키지.
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