KR101862370B1 - 반도체 소자, 반도체 패키지 및 전자 장치 - Google Patents

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Abstract

반도체 소자, 반도체 패키지 및 전자 장치를 제공한다. 전자 장치는 회로 기판 상의 제1 반도체 패키지를 포함한다. 상기 회로 기판 상에 상기 제1 반도체 패키지와 이격된 제2 반도체 패키지가 제공된다. 상기 제1 반도체 패키지의 상부면 및 측면 상에 절연성 전자파 차폐 구조체가 제공된다. 상기 회로 기판 상에 상기 제1 및 제2 반도체 패키지들, 및 상기 절연성 전자파 차폐 구조체를 덮는 도전성 전자파 차폐 구조체가 제공된다.

Description

반도체 소자, 반도체 패키지 및 전자 장치{Semiconductor device, a semiconductor package and a electronic device}
본 발명의 기술적 사상에 의한 실시예들은 반도체 소자, 반도체 패키지, 전자 장치 및 전자 시스템에 관한 것이다.
전자 시스템 및 전자 장치에서, 전자파로부터 자유로운 전자 부품에 대한 요구가 증가하고 있다.
본 발명이 해결하고자 하는 기술적 과제는 전자파를 차단할 수 있는 반도체 소자 및 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 전자파를 차단할 수 있는 전자 부품을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 전자파를 차단할 수 있는 전자 장치 및 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 전자 장치를 제공한다. 이 전자 장치는 회로 기판 상의 제1 반도체 패키지를 포함한다. 상기 회로 기판 상에 상기 제1 반도체 패키지와 이격된 제2 반도체 패키지가 제공된다. 상기 제1 반도체 패키지의 상부면 및 측면 상에 절연성 전자파 차폐 구조체가 제공된다. 상기 회로 기판 상에 상기 제1 및 제2 반도체 패키지들, 및 상기 절연성 전자파 차폐 구조체를 덮는 도전성 전자파 차폐 구조체가 제공된다.
몇몇 실시예들에서, 상기 절연성 전자파 차폐 구조체는 제1 투과축을 갖는 제1 편파기 및 상기제1 투과축과 직교하는 제2 투과축을 갖는 제2 편파기를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 반도체 패키지를 제공한다. 이 반도체 패키지는 패키지 기판 상의 제1 반도체 칩을 포함한다. 상기 제1 반도체 칩 상의 제1 전자파 차폐 구조체가 제공된다. 상기 제1 전자파 차폐 구조체는 제1 투과축을 갖는 제1 편파기 및 상기 제1 투과축과 다른 제2 투과축을 갖는 제2 편파기를 포함한다.
몇몇 실시예들에서, 상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩의 상부면 상에 제공될 수 있다.
다른 실시예에서, 상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩의 상부면 및 측면 상에 제공될 수 있다.
또 다른 실시예에서, 상기 전자파 차폐 구조체는 절연성일 수 있다.
또 다른 실시예에서, 상기 패키지 기판과 상기 반도체 칩 사이의 언더필 부재를 더 포함하되, 상기 언더필 부재는 상기 반도체 칩의 측벽을 덮고, 상기 제1 전자파 차폐 구조체는 상기 반도체 칩의 상부면을 덮는 부분 및 상기 언더필 부재의 측면을 덮는 부분을 포함할 수 있다.
더 나아가, 상기 제1 전자파 차폐 구조체는 상기 패키지 기판의 상부면을 덮는 부분을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 전자파 차폐 구조체 상의 몰딩막을 더 포함할 수 있다.
또 다른 실시예에서, 상기 패키지 기판 및 상기 반도체 칩을 덮는 몰딩막을 더 포함하되, 상기 제1 전자파 차폐 구조체는 상기 반도체 칩 상의 상기 몰딩막의 상부면을 덮는 부분 및 상기 몰딩 막의 측면을 덮는 부분을 포함할 수 있다.
더 나아가, 상기 제1 전자파 차폐 구조체는 상기 패키지 기판의 측면을 덮는 부분을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 전자파 차폐 구조체는 상기 반도체 칩의 상부면을 덮는 부분으로부터 상기 반도체 칩 주변의 상기 패키지 기판을 덮도록 연장될 수 있다. 또한, 상기 제1 반도체 칩의 측면과 상기 전자파 차폐 구조체 사이의 빈 공간을 더 포함할 수 있다.
또 다른 실시예에서, 상기 패키지 기판 상의 제2 반도체 칩을 더 포함할 수 있다.
상기 제2 반도체 칩은 상기 패키지 기판과 상기 제1 반도체 칩 사이에 제공될 수 있다. 이와는 달리, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격될 수 있다. 상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩을 덮으면서 상기 제2 반도체 칩을 덮도록 연장될 수 있다. 상기 제2 반도체 칩 상의 제2 전자파 차폐 구조체를 더 포함할 수 있다. 이 경우에, 상기 제2 전자파 차폐 구조체는 제3 투과축을 갖는 제3 편파기 및 상기 제3 투과축과 직교하는 제4 투과축을 갖는 제4 편파기를 포함할 수 있다. 그리고, 상기 제1 투과축과 상기 제2 투과축은 평면상에서 직교할 수 있다.
또 다른 실시예에서, 상기 패키지 기판의 어느 한 면 상에 제공된 제2 전자파 차폐 구조체를 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 소자를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 제1 면 상에 배선 구조체가 제공된다. 상기 배선 구조체 상에 절연막이 제공된다. 상기 절연막을 관통하며 상기 배선 구조체의 일부를 노출시키는 개구부가 제공된다. 상기 개구부에 의해 노출된 배선 구조체 상에 도전성 패턴이 제공된다. 상기 절연막 상에 전자파 차폐 구조체가 제공된다. 상기 전자파 차폐 구조체는 차례로 적층된 제1 편파기 및 제2 편파기를 포함한다.
몇몇 실시예들에서, 상기 제1 편파기는 제1 편파면을 갖고, 상기 제2 편파기는 상기 제1 편파면과 다른 제2 편파면을 가질 수 있다.
본 발명의 또 다른 양태에 따르면, 전자 장치를 제공한다. 이 전자 장치는 제1 반도체 칩, 제2 반도체 칩, 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 절연성 전자파 차폐 구조체를 포함한다. 상기 절연성 전자파 차폐 구조체는 제1 투과축을 갖는 제1 편파기 및 상기 제1 투과축과 다른 제2 투과축을 제2 편파기를 포함한다.
몇몇 실시예들에서, 패키지 기판을 더 포함하되, 상기 제1 및 제2 반도체 칩들은 상기 패키지 기판 상에 제공될 수 있다.
다른 실시예에서, 상기 제1 및 제2 반도체 칩들은 상기 패키지 기판 상에서 수직 적층될 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 반도체 칩들은 상기 패키지 기판 상에서 수평 방향으로 서로 이격될 수 있다.
본 발명의 또 다른 양태에 따른 전자 장치가 제공된다. 이 전자 장치는 내부 공간을 갖는 하우징을 포함한다. 상기 하우징 내부면에 제1 절연성 전자파 차폐 구조체가 제공된다. 상기 하우징의 내부 공간에 처리 장치가 제공된다. 상기 처리 장치 내에 제2 절연성 전자파 차폐 구조체가 제공된다. 상기 제1 및 제2 절연성 전자파 차폐 구조체들 중 어느 하나는 차례로 적층된 제1 편파기 및 제2 편파기를 포함하고, 상기 제1 편파기는 제1 투과축을 갖고, 상기 제2 편파기는, 평면상에서, 상기 제1 투과축과 수직적으로 교차하는 제2 투과축을 갖는다.몇몇 실시예들에서, 상기 하우징과 결합된 입/출력 장치를 더 포함하되, 상기 입/출력 장치는 상기 하우징 외부로 노출된 디스플레이 면을 포함한다.
본 발명의 실시예들에 따르면, 서로 직교하는 투과축들을 갖는 제1 및 제2 편파기들을 포함하는 전자파 차폐 구조체가 제공될 수 있다.이러한 전자파 차폐 구조체는 외부의 전자파로부터, 반도체 소자, 반도체 패키지, 전자 장치 및 전자 시스템을 보호할 수 있다. 또한, 전자파 차폐 구조체는 반도체 소자, 반도체 패키지, 전자 장치 및 전자 시스템에서 발생하는 전자파가 외부의 전자기기 및 인체에 영향을 미치는 것을 방지할 수 있다. 또한, 서로 인접하는 제1 및 제2 반도체 칩들 사이에 제공된 전자파 차폐 구조체로 인하여, 제1 반도체 칩으로부터 발생하는 전자파로부터 제2 반도체 칩을 보호할 수 있다.
도 1 내지 도 11의 각각은 본 발명의 기술적 사상의 실시예에 의한 반도체소자를 나타낸 단면도이다.
도 12a 내지 12h는 본 발명의 기술적 사상의 실시예에 의한 전자파 차폐 구조체를 설명하기 위한 도면들이다.
도 13 내지 도 19b는 본 발명의 기술적 사상의 몇몇 실시예들에 의한 반도체 소자의 제조방법들을 나타낸 도면들이다.
도 20 내지 도 65의 각각은 본 발명의 기술적 사상의 실시예에 의한 반도체 패키지를 나타낸 도면들이다.
도 66 내지 도 72의 각각은 본 발명의 기술적 사상의 실시예에 의한 전자 장치를 나타낸 단면도들이다.
도 73은 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 나타낸 도면이다.
도 74는 본 발명의 기술적 사상의 실시예에 의한 전자 장치를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 대하여 설명하기로 한다.
도 1을 참조하면, 반도체 기판(1)이 제공될 수 있다. 상기 반도체 기판(1)은 반도체 집적 회로를 포함하는 실리콘 기판일 수 있다. 상기 반도체 기판(1)은 서로 대향하는 제1 면(FS) 및 제2 면(BS)을 가질 수 있다. 집적회로가 형성된 상기 반도체 기판(1)의 상기 제1 면(FS) 상에 층간 절연막(3)이 제공될 수 있다. 상기 층간절연막(3) 상에 도전성의 패드(6)가 제공되고, 상기 패드(6)를 갖는 반도체 기판 상에 절연막(9)이 제공될 수 있다. 상기 절연막은 패시베이션막(passivation layer)일 수 있다. 상기 절연막(9)은 상기 패드(6)를 노출시키는 개구부를 가질 수 있다. 상기 절연막(9) 상에 하부 절연막(12)이 제공될 수 있다.
상기 하부 절연막(12) 상에 재배치된 금속배선(18)이 제공될 수 있다. 상기 재배치된 금속배선(18)은 상기 하부 절연막(12)을 관통하는 비아 홀(15)을 통하여 상기 패드(6)에 전기적으로 접속될 수 있다. 상기 패드(6)는 입/출력 패드(input/output pad), 접지 패드(ground pad) 및 전원 패드(power pad) 중 어느 하나일 수 있고, 상기 금속배선(18)은 신호선(signal line), 전원선(power line) 및 접지선(ground line) 중 어느 하나일 수 있다.
상기 금속배선(18)을 갖는 반도체 기판 상에 상부 절연막(24)이 제공될 수 있다. 상기 상부 절연막(24)은 상기 금속배선(18)의 일부를 노출시키는 개구부를 가질 수 있다. 상기 개구부에 의해 노출되는 상기 금속배선(18)의 영역은 재배치 패드 영역으로 정의할 수 있다.
상기 상부 절연막(24) 상에 전자파 차폐 구조체(ES1)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES1)는 차례로 적층된 제1 편파기(polarizer; Pa1) 및 제2 편파기(Pb1)를 포함할 수 있다. 상기 제1 편파기(Pa1)는 전자파 중 제1 편파를 선택적으로 투과시키고, 상기 제2 편파기(Pa2)는 전자파 중 제2 편파를 선택적으로 투과시킬 수 있다. 따라서, 상기 제1 편파기(Pa1)는 상기 제2 편파를 투과시키지 않고, 상기 제2 편파기(Pa2)는 상기 제1 편파를 투과시키지 않을 수 있다. 즉, 전자파는 상기 제1 및 제2 편파기들(Pa1, Pa2) 중 어느 하나의 편파기만을 투과하고, 나머지 하나의 편파기에서 차단될 수 있다.
몇몇 실시예들에서, 상기 전자파 차폐 구조체(ES1)는 절연성 전자파 차폐 구조체일 수 있다. 예를 들어, 전자파 차폐 구조체(ES1)는 절연성의 상기 제1 편파기(Pa1) 및 절연성의 제2 편파기(Pb1)를 포함할 수 있다. 예를 들어, 상기 전자파 차폐 구조체(ES1)은 폴리비닐알코올, 폴리비닐포말, 폴리비닐아세탈 등과 같은 폴리비닐알코올계의 필름을 이용하여 형성한 제1 및 제2 편파기들(Pa1, Pb1)을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 편파기들(Pa1, Pb1)의 각각은 요오드 분자가 폴리비닐알코올(polyvinyl alcohol; PVA) 고분자 사이에서 한쪽 방향으로 배향된 요오드계 편파기일 수 있다. 좀더 구체적으로, 상기 제1 편파기(Pa1)는 요오드 분자가 폴리비닐알코올(PVA) 고분자 사이에서 제1 방향으로 배향된 제1 물질막이고, 상기 제2 편파기(Pb1)은 요오드 분자가 폴리비닐알코올(PVA) 고분자 사이에서 제1 방향과 수직한 제2 방향으로 배향된 제2 물질막일 수 있다. 따라서, 상기 제1 및 제2 편파기들(Pa1, Pb1)은 서로 수직한 투과축(또는 편파축)을 가질 수 있다.
본 발명의 기술적 사상에 따른 실시예들에서의 편파기들은 요오드계 편파기에 한정되지 않는다. 예를 들어, 여기서 제시한 요오드계 편파기들은 본 발명의 기술적 사상에 따른 반도체 칩, 반도체 소자, 반도체 패키지, 전자 장치 및 전자 시스템에 이용될 수 있지만, 요오드계가 아닌 다른 물질로 이루어진 편파기들 역시 본 발명의 기술적 사상에 따른 반도체 칩, 반도체 소자, 반도체 패키지, 전자 장치 및 전자 시스템에 이용될 수 있다.
다른 실시예들에서, 상기 전자파 차폐 구조체(ES1)은 도전성 전자파 차폐 구조체일 수 있다. 즉, 상기 전자파 차폐 구조체(ES1)은 도전성 물질을 포함하는 편파기들(Pa1, Pb2)로 형성될 수 있다. 예를 들어, 상기 제1 편파기(Pa1)는 제1 베이스(base) 및 제1 베이스 상에 제공된 제1 도전성 패턴들을 포함하고, 상기 제2 편파기(Pb1)는 제2 베이스 및 상기 제2 베이스 상에 제공된 복수의 제2 도전성 패턴들을 포함할 수 있다. 상기 제1 및 제2 도전성 패턴들의 각각은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 구리(Cu), 은(Ag), 텅스텐(W), 탄소 나노 튜브, 니켈(Ni) 또는 도전성 고분자 물질 등과 같은 도전성 물질을 포함할 수 있다. 여기서, 상기 제1 도전성 패턴들은 제1 길이 방향을 갖는 라인 형태이고, 상기 제2 도전성 패턴들은 상기 제1 길이 방향과 수직한 제2 길이 방향을 갖는 라인 형태일 수 있다. 따라서, 상기 제1 및 제2 도전성 패턴들이 직교하므로, 상기 제1 및 제2 편파기들(Pa1, Pb2)은 서로 다른 투과축을 가질 수 있다.상기 전자파 차폐 구조체(ES1)는 상기 상부 절연막(24)의 개구부를 노출시키는 개구부를 가질 수 있다.
몇몇 실시예들에서, 상기 전자파 차폐 구조체(ES1)의 개구부의 폭(W2)은 상기 상부 절연막(24)의 개구부의 폭(W1) 보다 클 수 있다.
상기 상부 절연막(24)에 의해 노출된 상기 금속 배선(18) 상에 도전성 구조체(27a)가 제공될 수 있다. 예를 들어, 상기 도전성 구조체(27a)는 솔더 볼을 포함할 수 있다.
몇몇 실시예들에서, 상기 전자파 차폐 구조체(ES1)와 상기 도전성 구조체(27a)는 서로 이격될 수 있다. 상기 도전성 구조체(27a)의 폭(W3)은 상기 전자파 차폐 구조체(ES1)의 개구부의 폭(W2) 보다 작을 수 있다. 따라서, 상기 전자파 차폐 구조체(ES1)와 상기 도전성 구조체(27a)는 서로 이격되므로, 상기 전자파 차폐 구조체(ES1)를 절연성 전자파 차폐 구조체로 형성하거나, 또는 도전성 전자파 차폐 구조체로 형성할 수 있다.
도 2를 참조하여, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 2를 참조하면, 도 1에서와 같이, 집적회로가 형성된 상기 반도체 기판(1) 상에 상기 층간 절연막(3), 상기 패드(6), 상기 절연막(9), 상기 하부 절연막(12), 재배치된 금속배선(18) 및 개구부를 갖는 상기 상부 절연막(24)이 제공될 수 있다.
상기 상부 절연막(24) 상에 전자파 차폐 구조체(ES2)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES2)는 상기 상부 절연막(24)의 개구부와 자기정렬된 개구부를 가질 수 있다.
상기 상부 절연막(24) 및 상기 전자파 차폐 구조체(ES2) 상에 도전성 구조체(27b)가 제공될 수 있다. 상기 도전성 구조체(27b)는 자기 정렬된 상기 상부 절연막(24) 및 상기 전자파 차폐 구조체(ES2)의 개구부들을 관통하며, 상기 전자파 차폐 구조체(ES2)의 일부를 덮을 수 있다. 상기 전자파 차폐 구조체(ES2)는 도 1에서와 마찬가지로 제1 편파기(Pa2) 및 제2 편파기(Pb2)를 포함할 수 있다.
상기 전자파 차폐 구조체(ES2)의 일부가 상기 도전성 구조체(27b)에 의해 덮이므로, 상기 전자파 차폐 구조체(ES2)를 절연성 전자파 차폐 구조체로 형성할 수 있다.
도 3을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자에 대하여 설명하기로 한다.
도 3을 참조하면, 도 1에서와 같이, 집적회로가 형성된 상기 반도체 기판(1) 상에 상기 층간 절연막(3), 패드(6), 상기 절연막(9), 상기 하부 절연막(12), 재배치된 금속배선(18) 및 상기 상부 절연막(24)이 제공될 수 있다. 도 1에서와 같이, 상기 상부 절연막(24)은 상기 금속배선(18)의 일부를 노출시키는 개구부를 가질 수 있다.
상기 상부 절연막(24) 상에 전자파 차폐 구조체(ES3)가 제공될 수 있다. 상기 전자파 구조체(ES3)는 도 1에서와 마찬가지로, 제1 편파기(Pa3) 및 제2 편파기(Pb3)를 포함할 수 있다.
상기 전자파 차폐 구조체(ES3)는 도 1에서와 마찬가지로, 상기 상부 절연막(24)의 개구부의 폭(W1') 보다 큰 폭(W2')의 개구부를 가질 수 있다. 상기 상부 절연막(24) 상에 도전성 구조체(27c)가 제공될 수 있다. 상기 도전성 구조체(27c)는 상기 전자파 차폐 구조체(ES3)의 개구부의 폭(W2') 보다 큰 폭(W3')을 가지며, 상기 전자파 차폐 구조체(ES3)의 일부를 덮을 수 있다. 따라서, 상기 전자파 차폐 구조체(ES3)는 절연성 전자파 차폐 구조체로 형성될 수 있다.
도 1 내지 도 3에서 상기 반도체 기판(1)의 앞면, 즉 제1 면(FS)에 전자파 차폐 구조체(ES1)가 제공된 실시예들에 대하여 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은, 도 4에 도시된 바와 같이, 상기 반도체 기판(1)의 제2 면(BS), 즉 뒷 면에 전자파 차폐 구조체(ES4)가 제공되는 것을 포함할 수 있다. 도 4에서의 전자파 차폐 구조체(ES4)는 도 1에서와 같이 제1 편파기(Pa4) 및 제2 편파기(Pb4)를 포함할 수 있다.
도 5를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자에 대하여 설명하기로 한다.
도 5를 참조하면, 도 1에서와 마찬가지로, 반도체 기판(40) 상에 층간 절연막(43) 및 패드(46)가 제공될 수 있다. 상기 패드(46)를 갖는 반도체 기판 상에 절연막(49)이 제공될 수 있다. 상기 절연막(49)은 상기 패드(46)의 상부면 일부 또는 전부를 노출시키는 개구부를 가질 수 있다. 상기 절연막(49)은 패시베이션 막일 수 있다.
상기 절연막(49) 상에 전자파 차폐 구조체(ES5)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES5)는 도 1에서와 같이 제1 편파기(Pa5) 및 제2 편파기(Pb5)를 포함할 수 있다.
상기 절연막(49)의 개구부에 의해 노출된 상기 패드(46) 상에 도전성 구조체(52)가 제공될 수 있다. 상기 도전성 구조체(52)는 다른 소자 또는 다른 칩과의 전기적 연결을 위한 입/출력 패드일 수 있다. 도 1에서와 같이, 상기 도전성 구조체(52)는 상기 전자파 차폐 구조체(ES5)와 이격될 수 있다.
도 6을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 6을 참조하면, 도 5에서와 같이 반도체 기판(40) 상에 층간 절연막(43), 패드(46), 개구부를 갖는 절연막(49) 및 도전성 구조체(52)가 제공될 수 있다. 도 5에서와 다르게, 상기 절연막(49) 상에 제공됨과 아울러, 상기 도전성 구조체(52)의 상부면의 일부를 덮는 전자파 차폐 구조체(ES6)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES6)는 도 2에서와 같이 절연성의 제1 편파기(Pa6) 및 절연성의 제2 편파기(Pb6)를 포함할 수 있다.
도 5 및 도 6에서 상기 반도체 기판(40)의 앞면(FS)에 전자파 차폐 구조체(ES1)가 제공된 실시예들에 대하여 설명하고 있지만, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상은, 도 7에 도시된 바와 같이, 상기 반도체 기판(40)의 제2 면(BS), 즉 뒷면에 전자파 차폐 구조체(ES7)가 제공되는 것을 포함할 수 있다. 도 7에서의 전자파 차폐 구조체(ES7)는 도 1에서와 같이 제1 편파기(Pa7) 및 제2 편파기(Pb7)를 포함할 수 있다.
본 발명의 기술적 사상은 상기 반도체 기판(40)의 앞면(FS) 및 뒷면(BS) 중 어느 한쪽 면 상에만 전자파 차폐 구조체가 제공되는 실시예뿐만 아니라, 상기 반도체 기판(40)의 양 면(FS, BS) 상에 전자파 차폐 구조체가 제공되는 실시예를 포함할 수 있다.
도 8을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자에 대하여 설명하기로 한다.
도 8을 참조하면, 반도체 기판(40)의 앞면(FS) 상에 제1 전자파 차폐 구조체(ES8_1)가 제공됨과 아울러, 상기 반도체 기판(40)의 뒤면(BS) 상에 제2 전자파 차폐 구조체(ES8_2)가 제공될 수 있다. 즉, 전자파 차폐 구조체(ES8)은 상기 제1 전자파 차폐 구조체(ES8_1) 및 상기 제2 전자파 차폐 구조체(ES8_2)를 포함할 수 있다. 따라서, 상기 전자파 차폐 구조체(ES8)에 의해 상기 반도체 기판(40) 내의 집적 회로는 외부로터의 전자파 장애로부터 보호될 수 있다.
상기 제1 전자파 차폐 구조체(ES8_1)는 제1 편파기(Pa8_1) 및 제2 편파기(Pb8_1)를 포함할 수 있고, 상기 제2 전자파 차폐 구조체(ES8_2)는 제3 편파기(Pa8_2) 및 제4 편파기(Pb8_2)를 포함할 수 있다.
도 8에서, 상기 제1 전자파 차폐 구조체(ES8_1)가 도 6에서와 같이, 상기 도전성 구조체(52)의 일부를 덮는 것으로 도시하고 있지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제1 전자파 차폐 구조체(ES8_1)가 도 5에서와 같이 상기 도전성 구조체(52)와 이격될 수도 있다. 한편, 도 9에서와 같이, 상기 도전성 구조체(52)에 의해 상부면의 일부가 덮인 전자파 차폐 구조체(ES9)가 제공될 수도 있다. 여기서, 상기 전자파 차폐 구조체(ES9)는 제1 편파기(Pa9) 및 제2 편파기(Pb9)를 포함할 수 있다.
도 10을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 10을 참조하면, 반도체 기판(60) 상에 층간 절연막(63)이 제공될 수 있다. 상기 층간 절연막(63) 상에 패드(66) 및 상기 패드(66)를 덮는 제1 절연막(69)이 제공될 수 있다. 상기 제1 절연막(69) 상에 개구부를 갖는 전자파 차폐 구조체(ES10)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES10)는 제1 편파기(Pa10) 및 제2 편파기(Pb10)를 포함할 수 있다.
상기 전자파 차폐 구조체(ES10) 상에 제2 절연막(72)이 제공될 수 있다. 상기 제2 절연막(72) 및 상기 제1 절연막(69)을 차례로 관통하며 상기 패드(66)를 노출시키는 개구부(75)가 제공될 수 있다. 상기 개구부(75)에 의해 노출된 패드(66) 상에 도전성 구조체(78)가 제공될 수 있다.
상기 제1 및 제2 절연막들(69, 72)을 관통하는 상기 개구부(75)는 상기 전자파 차폐 구조체(ES10)의 개구부 사이를 통과할 수 있다. 즉, 상기 제1 및 제2 절연막들(69, 72)을 관통하는 상기 개구부(75)의 내벽은 상기 전자파 차폐 구조체(ES10)와 이격될 수 있다.
상기 전자파 차폐 구조체(ES10)는 상기 제1 및 제2 절연막(69, 72)에 의해 둘러싸임으로써 절연되어 상기 도전성 구조체(78)와 이격될 수 있다. 따라서, 상기 전자파 차폐 구조체(ES10)를 절연성 또는 도전성 전자파 차폐막으로 형성할 수 있다.
도 11을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체소자를 설명하기로 한다.
도 11을 참조하면, 도 10에서와 같이, 반도체 기판(60) 상에 층간 절연막(63) 및 패드(66)가 제공될 수 있다. 상기 층간절연막(63) 상에 상기 패드(66)를 덮는 제1 절연막(69)이 제공될 수 있다. 상기 제1 절연막(69) 상에 전자파 차폐 구조체(ES11)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES11)는 제1 편파기(Pa11) 및 제2 편파기(Pb11)를 포함할 수 있다.
상기 전자파 차폐 구조체(ES11) 상에 제2 절연막(72')이 제공될 수 있다. 상기 제2 절연막(72'), 상기 전자파 차폐 구조체(ES11) 및 상기 제1 절연막(69)을 차례로 관통하며 상기 패드(66)를 노출시키는 개구부(75')가 제공될 수 있다. 상기 개구부(75')에 의해 노출된 패드(66) 상에 도전성 구조체(78')을 형성할 수 있다.
상기 개구부(75')에 의해 상기 전자파 차폐 구조체(ES11)의 일부가 노출되고, 상기 개구부(75')에 의해 노출되는 상기 전자파 차폐 구조체(ES11)의 부분은 상기 도전성 구조체(78')와 접촉할 수 있다. 상기 전자파 차폐 구조체(ES11)는 절연성 전자파 차폐 구조막으로 형성할 수 있다.
도 1 내지 도 11에서 설명한 본 발명의 기술적 사상에 따른 실시예들에서와 같이, 전자파 차폐 구조체는 반도체 기판의 앞면 및/또는 뒷면에 다양한 형태로 제공될 수 있다. 이러한 전자파 차폐 구조체는 반도체 기판에 형성된 집적회로에서 발생하는 전자파(또는 전자기파)가 외부로 방출되는 차단할 수 있을 뿐만 아니라, 외부의 반도체 칩 또는 전자 기기에서 발생하는 전자파로부터 반도체 기판에 형성된 집적회로 및 배선 구조체를 보호할 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 전자파 차폐 구조체에 대하여 도 12a 내지 도 12h를 참조하여 설명하기로 한다.
본 발명의 기술적 사상의 실시예들에 따르면, 편파되지 않은 전자파가 전자파 차폐 구조체의 제1 편파기에 우선적으로 도달하거나, 제2 편파기에 우선적으로 도달하는 경우가 발생할 수 있다.
편파되지 않은 전자파가 전자파 차폐 구조체의 제1 편파기에 우선적으로 도달하는 경우에, 전자파 차폐 구조체가 전자파를 차단하는 실시예에 대하여 도 12a를 참조하여 설명하기로 한다.
도 12a를 참조하면, 제1 편파기(Pa) 및 제2 편파기(Pb)를 포함하는 전자파 차폐 구조체(ES)가 제공될 수 있다. 상기 전자파 차폐 구조체(ES)의 외부로부터 상기 전자파 차폐 구조체(ES)를 향하여 전자파(EW)가 진행하고, 상기 전자파(EW)가 상기 제1 편파기(Pa) 및 제2 편파기(Pb) 중 제1 편파기(Pa)에 우선적으로 도달할 수 있다.
상기 전자파(EW)는 제1 편파(Pv) 및 상기 제1 편파(Pv)와 다른 제2 편파(Ph)를 포함할 수 있다. 예를 들어, 상기 제1 편파(Pv)는 수직 편파일 수 있고, 상기 제2 편파(
Ph)는 수평 편파일 수 있다. 여기서, 상기 전자파(EW)가 상기 제1 편파(Pv) 및 상기 제2 편파(Ph)를 가지고 있다고 설명하는 것은 본 발명의 기술적 사상을 쉽게 이해하기 위한 것으로써, 실제적으로 상기 전자파(EW)는 편파되지 않은 상태로 이해되어야 한다.
상기 제1 편파기(Pa)는 상기 전자파(EW) 중에서 제1 편파(Pv)를 선택적으로 투과시킬 수 있고, 상기 제2 편파기(Pb)는 상기 전자파(EW) 중에서 제2 편파(Ph)를 선택적으로 투과시킬 수 있다. 따라서, 편파되지 않은 전자파(EW)가 상기 제1 편파기(Pa)를 통과하면서 편파될 수 있다. 즉, 상기 제1 편파기(Pa)를 통과한 전자파는 제1 편파(Pv')일 수 있다.
상기 제1 편파기(Pa)를 통과한 제1 편파(Pv')는 상기 제2 편파기(Pb)를 실질적으로 통과할 수 없다. 즉, 상기 제2 편파기(Pb)는 상기 제1 편파(Pv)와 다른 제2 편파(Ph)를 선택적으로 통과시키기 때문에, 상기 제1 편파기(Pa)를 통과한 상기 제1 편파(Pv')는 상기 제2 편파기(Pb)를 통과할 수 없다.
만일, 상기 제1 편파(Pv')가 상기 제2 편파기(Pb)를 일부 통과하더라도, 상기 제2 편파기(Pb)를 통과하는 제1 편파(Pb')는 세기(intensity)가 약화되어 인체 또는 전자기기에 유의미한 영향을 줄 수 없다. 따라서, 본 실시예들에서, 상기 제1 편파(Pv')의 일부가 상기 제2 편파기(Pb)를 통과하는 것에 대하여 의미를 부여하지 않고, 무시하기로 한다.
상기 전자파(EW)는 상기 제1 편파기(Pa) 및 상기 제2 편파기(PB28) 중 어느 하나의 편파기만을 편파 상태로 통과할 수 있을 뿐, 서로 다른 두 개의 편파기들(Pa, Pb)로 이루어진 전자파 차폐 구조체(ES)를 통과할 수 없다. 따라서, 상기 제1 및 제2 편파기들(Pa, Pb)을 포함하는 상기 전자파 차폐 구조체(ES)는 전자파(EW)를 차단할 수 있다.
편파되지 않은 전자파가 상기 전자파 차폐 구조체(ES)의 제2 편파기(Pb)에 우선적으로 도달하는 경우에, 상기 전자파 차폐 구조체(ES)가 전자파(EW)를 차단하는 실시예에 대하여 도 12b를 참조하여 설명하기로 한다.
도 12b를 참조하면, 도 12a에서와 같은 제1 편파기(Pa) 및 제2 편파기(Pb)를 포함하는 전자파 차폐 구조체(ES)가 제공될 수 있다.
도 12a에서와는 달리, 전자파 차폐 구조체(ES)의 외부로부터 상기 전자파 차폐 구조체(ES)의 상기 제2 편파기(Pb)를 향하여 전자파(EW')가 진행하고, 상기 전자파(EW')가 상기 제1 및 제2 편파기(Pa, Pb)들 중 제2 편파기(Pb)에 우선적으로 도달할 수 있다.
도 12a에서 설명한 것과 같이, 상기 전자파(EW')는 제1 편파(Pv) 및 상기 제1 편파(Pv)와 다른 제2 편파(Ph)를 포함할 수 있다. 따라서, 편파되지 않은 전자파(EW')가 상기 제2 편파기(Pb)를 통과하면서 편파될 수 있다. 즉, 상기 제2 편파기(Pb)를 통과한 전자파는 제2 편파(Ph')일 수 있다. 상기 제2 편파기(Pb)를 통과한 제2 편파(Ph')는 상기 제1 편파기(Pa)를 실질적으로 통과할 수 없다. 즉, 상기 제1 편파기(Pa)는 상기 제2 편파(Ph)와 다른 제1 편파(Pv)를 선택적으로 통과시키기 때문에, 상기 제2 편파기(PB28)를 통과한 상기 제2 편파(Pv)는 상기 제1 편파기(Pa)를 통과할 수 없다.
따라서, 전자파(EW)는 상기 전자파 차폐 구조체(ES)에 의해 차단될 수 있다.
도 12c를 참조하여, 본 발명의 기술적 사상의 일 실시예에 의한 전자파 차폐 구조체에 대하여 설명하기로 한다.
도 12c를 참조하면, 전자파 차폐 구조체(ES')는 제1 편파기(Pa') 및 제2 편파기(Pb')를 포함할 수 있다. 상기 제1 편파기(Pa')는 제1 편파면(PP1)을 갖고, 상기 제2 편파기(Pb')는 상기 제1 편파면(PP1)과 다른 제2 편파면(PP2)을 가질 수 있다.
상기 제1 편파기(Pa')는 제1 투과축(transmission axis; ny)을 갖고, 상기 제2 편파기(Pb')는 상기 제1 투과축(ny)과 다른 방향성의 제2 투과축(nx)가질 수 있다. 또한, 상기 제2 투과축(nx)은 상기 제1 투과축(ny)과 교차하는 방향성을 가질 수 있다. 예를 들어, 상기 제2 투과축(nx)은 상기 제1 투과축(ny)과 수직적으로 교차할 수 있다. 여기서, 상기 투과축이라는 용어는 편파축으로 이해될 수도 있다.
도 1에서 설명한 것과 같이, 상기 제1 및 제2 편파기들(Pa', Pb')이 요오드 분자가 폴리비닐알코올(polyvinyl alcohol; PVA) 고분자 사이에서 한쪽 방향으로 배향된 요오드계 편파기인 경우에, 요오드 분자의 배열 방향에 따라, 투과축의 방향이 결정될 수 있다. 따라서, 상기 제1 및 제2 편파기들(Pa1, Pb1)은 서로 수직한 투과축을 갖는 절연성의 편파기들일 수 있다.
도 12d를 참조하여, 본 발명의 기술적 사상의 다른 실시예에 의한 전자파 차폐 구조체에 대하여 설명하기로 한다.
도 12d를 참조하면, 전자파 차폐 구조체(ES)은 제1 편파기(Pa) 및 제2 편파기(Pb)를 포함할 수 있다.
몇몇 실시예들에서, 상기 제1 및 제2 편파기들(Pa, Pb)의 각각은 필름(film) 형태일 수 있다. 이 경우에, 상기 제1 및 제2 편파기들(Pa, Pb)은 중간층(AI)에 의해 서로 접착되어 전자파 차폐 구조체(ES)를 구성할 수 있다. 상기 중간층(AI)은 상기 제1 및 제2 편파기들(Pa, Pb)을 접착시킬 수 있다. 예를 들어, 상기 중간층(AI)은 상기 제1 및 제2 편파기들(Pa, Pb)을 접착시키는 접착층을 포함할 수 있다.
상기 전자파 차폐 구조체(ES)는 전자파로부터 보호하기 위한 보호 구조체(CP) 상에 제공될 수 있다. 상기 보호 구조체(CP)와 상기 보호 구조체(CP) 사이에 버퍼막(AD)이 제공될 수 있다. 예를 들어, 상기 전자파 차폐 구조체(CP)는 버퍼 막(AD)에 의해 상기 보호 구조체(CP) 상에 접착될 수 있다.
도 12e를 참조하여, 본 발명의 기술적 사상에 의한 또 다른 실시예의 전자파 차폐 구조체를 설명하기로 한다.
도 12e를 참조하면, 전자파 차폐 구조체(ES_1)는 제1 편파기(Pa_1) 및 제2 편파기(Pb_1)를 포함할 수 있다.
상기 제1 편파기(Pa_1)는 제1 베이스(BA1) 상에 제공된 제1 패턴들(PT1)을 포함할 수 있다. 상기 제1 패턴들(PT1)은 서로 이격된 라인 패턴들을 포함할 수 있다. 상기 제1 패턴들(PT1)은 도전성 패턴들일 수 있다. 예를 들어, 상기 제1 패턴들(PT1)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 구리(Cu), 은(Ag), 텅스텐(W), 탄소 나노 튜브, 니켈(Ni) 또는 도전성 고분자 물질 등과 같은 도전성 물질을 포함할 수 있다.
상기 제2 편파기(Pb_1)는 제2 베이스(BA2) 상에 제공된 제2 패턴들(PT2)을 포함할 수 있다. 상기 제2 패턴들(PT2)은 서로 이격된 라인 패턴들을 포함할 수 있다. 상기 제2 패턴들(PT2)은 도전성 패턴들일 수 있다. 예를 들어, 상기 제2 패턴들(PT2)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 백금(Pt), 구리(Cu), 은(Ag), 텅스텐(W), 탄소 나노 튜브, 니켈(Ni) 또는 도전성 고분자 물질 등과 같은 도전성 물질을 포함할 수 있다. 상기 제1 및 제2 베이스들(BA1, BA2)은 수지(resin) 등으로 형성된 필름 형태이거나, 또는 전자파로부터 보호하기 위한 전자파 보호 대상물의 일부, 예를 들어 실리콘 산화막, 실리콘 질화막, 폴리 이미드막 등과 같은 물질막일 수 있다. 상기 제1 패턴들(PT1)의 길이 방향은 제1 방향(Dy)이고, 상기 제2 패턴들(PT2)의 길이 방향은 상기 제1 방향(Dy)과 수직 교차하는 제2 방향(Dx)일 수 있다. 따라서, 평면도로 보았을 때, 상기 제1 패턴들(PT1)과 상기 제2 패턴들(PT2)은 수직적으로 교차할 수 있다.
다른 실시예들에서, 상기 제1 및 제2 패턴들(PT1, PT2)의 각각은 금속 입자들을 포함하는 절연성 패턴일 수도 있다.
도 12e에서와 같은 전자파 차폐 구조체의 응용 실시예에 대하여 도 12f를 참조하여 설명하기로 한다. 여기서, 설명하는 응용 실시예는 본 발명의 기술적 사상에 따른 예시적인 실시예로 이해되어야 할 것이며, 본 발명은 이에 한정되지 않는다.
도 12f를 참조하면, 도 12e에서 설명한 것과 같이, 전자파 차폐 구조체(ES_1a)는 차례로 적층된 제1 편파기(Pa_1a) 및 제2 편파기(Pb_1b)를 포함할 수 있다. 그리고, 상기 제1 편파기(Pa_1a)는 제1 베이스(BA1') 상에 제공된 제1 패턴들(PT1')을 포함할 수 있고, 상기 제2 편파기(Pb_1a)는 제2 베이스(BA2') 상에 제공된 제2 패턴들(PT2')을 포함할 수 있다. 상기 제1 패턴들(PT1')과 상기 제2 패턴들(PT2')은 서로 이격될 수 있다.
상기 제1 베이스(BA1') 상에 상기 제1 패턴들(PT1')을 덮는 제1 캡핑 보호막(Ca)이 제공될 수 있다. 상기 캡핑 보호막(Ca)은 절연성 물질로 형성될 수 있다. 상기 제2 베이스(BA2') 상에 상기 제2 패턴들(PT2')을 덮는 제2 캡핑 보호막(Cb)이 제공될 수 있다.
상기 제1 및 제2 편파기들(Pa_1a, Pb_1a)은 차례로 적층되도록 제공될 수 있으므로, 상기 제2 베이스(BA2')는 상기 제1 캡핑 보호막(Ca) 상에 제공될 수 있다.
몇몇 실시예들에서, 상기 제1 베이스(BA1')는 전자파로부터 보호하고자 하는 보호 구조체의 일부 영역일 수 있다. 예를 들어, 상기 베이스(BA1')는 반도체 웨이퍼의 상부 영역 또는 바닥 영역의 일부일 수 있다. 예를 들면, 집적 회로 및 배선들이 형성된 웨이퍼 상에 절연막을 형성하고, 상기 절연막을 이번 실시예에서 설명하는 제1 베이스(BA1')로 이용할 수도 있다. 이러한 절연막, 즉 제1 베이스(BA1') 상에 반도체 공정을 이용하여 서로 이격된 복수의 패턴들(PT1')을 형성할 수도 있다.
이와는 달리, 필름 형태의 절연성의 제1 베이스(BA1') 상에 편파기로 이용될 수 있는 복수의 도전성 와이어들을 서로 이격되게 배열하여 형성할 수도 있다. 이와 같이, 다양한 방법을 이용하여 본 발명의 기술적 사상에 의한 전자파 차폐 구조체(ES_1a)를 형성할 수 있다.
도 12e에서와 같은 전자파 차폐 구조체의 다른 응용 실시예에 대하여 도 12g를 참조하여 설명하기로 한다.
도 12g를 참조하면, 도 12f에서와 마찬가지로, 차례로 적층된 제1 편파기(Pa_1b) 및 제2 편파기(Pb_1b)를 포함하는 전자파 차폐 구조체(ES_1b)가 제공될 수 있다. 상기 제1 편파기(Pa_1b)는 제1 베이스(BA1) 및 상기 제1 베이스(BA1) 상의 제1 패턴들(PT1)을 포함할 수 있다. 상기 제2 편파기(Pb_1b)는 상기 제1 패턴들(PT1)을 덮는 제2 베이스(BA2) 및 제2 패턴들(PT2)을 포함할 수 있다. 상기 제2 베이스(BA2) 상에 상기 제2 패턴들(PT2)을 덮는 캐핑 보호막(C)이 제공될 수 있다.
상기 제2 베이스(BA2)가 상기 제1 편파기(Pa_1b)의 상기 제1 패턴들(PT1)을 덮도록 제공됨으로써, 상기 제1 및 제2 편파기들(Pa_1b, Pb_1b)의 전체적인 두께를 감소시킬 수 있다. 따라서, 두께가 감소된 전자파 차폐 구조체(ES_1b)를 제공할 수 있고, 이러한 전자파 차폐 구조체(ES_1b)는 얇은 두께를 요구하는 휴대용 전자 기기에 용이하게 채택될 수 있다.
한편, 도 12h에 도시된 바와 같이, 본 발명의 몇몇 실시예들에 따른 전자파 차폐 구조체(ES_2)는 일부를 관통하는 개구부(H)를 가질 수 있다. 여기서, 상기 전자파 차폐 구조체(ES_2)는 앞에서 설명한 것과 같이 제1 편파기(Pa) 및 제2 편파기(Pb)를 포함할 수 있다. 상기 개구부(H)는 전자파로부터 차폐시키고자 하는 보호 구조체에 전기적 신호를 제공하기 위한 전기적 연결 구조체의 연결 통로가 될 수 있다.
도 1 내지 도 11을 참조하여 설명한 바와 같이, 본 발명의 기술적 사상의 실시예들에 따른 몇몇 반도체 소자들이 제공될 수 있다. 여기서, 반도체 소자들의 각각은 도 12a 내지 도 12h에서 설명한 전자파 차폐 구조체들 중 어느 하나를 포함할 수 있다.
이하에서, 전자파 차폐 구조체를 갖는 반도체 소자들의 제조방법들에 대하여 간략히 설명하기로 한다.
도 1 내지 도 9를 참조하여, 반도체 기판의 앞면 및/또는 뒷면에 전자파 차폐 구조체가 제공되는 몇몇 실시예들에 대하여 설명한 바 있다.
이제, 도 13 내지 도 17을 참조하여 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법들에 대하여 설명하기로 한다. 여기서 제안되는 제조 방법은 예시적인 것으로써, 전자파 차폐 구조체를 채택하는 반도체 소자의 제조방법을 구체적으로 한정하는 것은 아니다.
우선, 도 13에서와 같이, 웨이퍼(WF)를 준비할 수 있다. 상기 웨이퍼(WF)는 반도체 웨이퍼일 수 있다. 상기 웨이퍼(WF)는 스크라이브 레인 영역(SR)에 의해 이격된 복수의 칩 영역들(CR)을 포함할 수 있다. 또한, 상기 웨이퍼(WF)의 가장 자리의 일부는 더미 영역(DR)일 수 있다. 상기 스크라이브 레인 영역(SR)은 상기 칩 영역들(CR)을 분리하기 위한 절단 영역일 수 있다.
도 13 및 도 14를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 13 및 도 14를 참조하면, 웨이퍼(WF)의 앞면에 전자파 차폐 구조체를 형성할 수 있다.(S1) 여기서, 웨이퍼 앞면 이라는 용어는 도 1에서 설명한 바와 같이, 반도체 웨이퍼에서 트랜지스터 등과 같은 개별소자들 및 이들 소자들의 전기적 연결을 위한 금속 배선 구조체를 포함하는 집적 회로가 형성되는 웨이퍼 면을 의미할 수 있다. 즉, 도 1에서의 상기 반도체 기판(1)의 앞면(FS) 일 수 있다.
이어서, 상기 웨이퍼(WF)의 스크라이브 레인 영역(SR)을 따라 웨이퍼(WF)를 절단하여 복수의 칩들(CH)을 분리할 수 있다.(S3) 따라서, 분리된 칩들은 도 1에서와 같은 반도체 칩 또는 반도체 소자로 형성될 수 있다.
도 13 및 도 15를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 13 및 도 15를 참조하면, 웨이퍼(WF)의 스크라이브 레인 영역(SR)을 따라 웨이퍼(WF)를 절단하여 복수의 칩들(CH)을 분리할 수 있다.(S10) 이어서, 분리된 칩의 앞면에 전자파 차폐 구조체를 형성할 수 있다.(S13)
도 13 및 도 16를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 13 및 도 16을 참조하면, 웨이퍼(WF)에 대하여 백 그라인딩 공정을 진행할 수 있다.(S20) 예를 들어, 상기 웨이퍼(WF)의 뒷면에 대하여 그라인딩 공정을 진행하여, 상기 웨이퍼(WF)의 전체 두께를 감소시킬 수 있다. 여기서, 웨이퍼 뒷면 용어는 앞에서 설명한 웨이퍼 앞면과 마주보는 웨이퍼의 면을 의미할 수 있다.
이어서, 두께가 감소된 웨이퍼(WF)의 뒷면에 전자파 차폐 구조체를 형성할 수 있다.(S23) 이어서, 상기 웨이퍼(WF)의 스크라이브 레인 영역(SR)을 따라 웨이퍼(WF)를 절단하여 복수의 칩들(CH)을 분리할 수 있다.(S26) 따라서, 분리된 칩들은 도 4에서와 같은 반도체 칩 또는 반도체 소자로 형성될 수 있다.
도 13 및 도 17을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 13 및 도 17을 참조하면, 상기 웨이퍼(WF)의 스크라이브 레인 영역(SR)을 따라 웨이퍼(WF)를 절단하여 복수의 칩들(CH)을 분리하고,(S30) 분리된 칩의 뒷면에 전자파 차폐 구조체를 형성할 수 있다.(S33)
다른 실시예에서, 분리된 칩의 앞면과 뒷면에 전자파 차폐 구조체를 형성할 수도 있다.
도 10 및 도 11을 참조하여, 반도체 소자 또는 반도체 칩의 내부에 전자파 차폐 구조체가 제공되는 몇몇 실시예들에 대하여 설명한 바 있다. 이와 같은 반도체 소자들에 대한 예시적인 제조방법들에 대하여 도 18a 내지 도 19b을 참조하여 설명하기로 한다.
먼저, 도 18a 내지 도 18d를 참조하여 본 발명의 기술적 사상에 의한 또 다른실시예에 의한 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 18a를 참조하면, 반도체 기판(80) 상에 층간 절연막(83)을 형성할 수 있다. 상기 층간 절연막(80) 상에 도전성 패턴(86)을 형성할 수 있다. 상기 도전성 패턴(86)은 반도체 소자의 배선 또는 패드일 수 있다. 상기 도전성 패턴(86)을 갖는 반도체 기판 상에 제1 절연막(89)을 형성할 수 있다. 상기 제1 절연막(89)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
상기 제1 절연막(89) 상에 차례로 적층된 제1 편파기(Pa12) 및 제2 편파기(Pb12)를 형성할 수 있다.
상기 제2 편파기(Pb12) 상에 개구부를 갖는 마스크(92)를 형성할 수 있다. 상기 마스크(92)는 포토레지스트 패턴일 수 있다.
도 18b를 참조하면, 상기 마스크(92)를 식각마스크로 이용하여 상기 제1 편파기(Pa12) 및 상기 제2 편파기(Pb12)를 식각하여 제1 개구부(93)를 형성할 수 있다. 따라서, 상기 제1 편파기(Pa12') 및 상기 제2 편파기(Pb12')를 갖는 전자파 차폐 구조체(ES12')는 개구부(93)를 가질 수 있다.
이어서, 상기 마스크(92)를 제거할 수 있다.
도 18c를 참조하면, 상기 전자파 차폐 구조체(ES12')를 기판 상에 제2 절연막(95)을 형성할 수 있다. 상기 제2 절연막(95)은 폴리 이미드, 실리콘 질화물 또는 실리콘 산화물 등과 같은 절연성 물질로 형성할 수 있다.
도 18d를 참조하면, 상기 제2 절연막(95) 및 상기 제1 절연막(89)을 차례로 관통하며 상기 도전성 패턴(86)을 노출시키는 제2 개구부(97)를 형성할 수 있다. 상기 전자파 차폐 구조체(ES12')의 상기 제1 개구부(93)의 폭(L1)은 상기 제2 개구부(97)의 폭(L2) 보다 클 수 있다. 따라서, 상기 전자파 차폐 구조체(ES12')는 상기 제1 및 제2 절연막들(89, 95)에 의해 둘러싸이며 절연될 수 있다.
이어서, 도 10에 개시된 바와 같이, 상기 개구부(97)에 의해 노출된 상기 도전성 패턴(86) 상에 솔더 볼 또는 패드를 형성할 수 있다.
다음으로, 도 19a 및 도 19b를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 19a를 참조하면, 도 18a에서와 같이 반도체 기판(80) 상에 층간 절연막(83) 및 도전성 패턴(86)을 형성할 수 있다. 상기 층간절연막(83) 상에 상기 도전성 패턴(86)을 덮는 제1 편파기(Pa12) 및 상기 제1 편파기(Pa12) 상의 제2 편파기(Pb12)를 형성할 수 있다. 이어서, 상기 제2 편파기(Pb12) 상에 제2 절연막(99)을 형성할 수 있다.
도 19b를 참조하면, 상기 제2 절연막(99), 상기 제1 및 제2 편파기들(Pa12, Pb12) 및 상기 1 절연막(89)을 차례로 관통하는 개구부(99')가 제공될 수 있다. 이어서, 상기 개구부(99')에 의해 노출된 상기 도전성 패턴(86) 상에 도 11에서와 같은 도전성 구조체를 형성할 수 있다. 상기 제1 및 제2 편파기들(Pa12, Pb12)을 포함하는 전자파 차폐 구조체(ES12)는 절연성 전자파 차폐 구조체로 형성할 수 있다.
앞의 실시예들에서, 반도체 웨이퍼 또는 반도체 칩 레벨에서 전자파 차폐 구조체가 적용되는 실시예들을 설명하고 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 다양한 분야에 적용될 수 있다. 예를 들어, 본 발명의 기술적 사상은 반도체 패키지, 전자 부품, 전자 장치 및 전자 시스템 등 다양한 분야에 적용될 수 있다.
우선, 도 20을 참조하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 20을 참조하면, 패키지 기판(PB1), 반도체 칩(CH1), 몰딩 막(Ma1) 및 전자파 차폐 구조체(ESa1)를 포함하는 반도체 패키지(PKG1)가 제공될 수 있다. 상기 반도체 칩(CH1)은 상기 패키지 기판(PB1) 상에 제공될 수 있다. 상기 패키지 기판(PB1)은 인쇄회로 기판일 수 있다. 상기 반도체 칩(CH1)은 플립칩 연결부(INT1)에 의해 상기 패키지 기판(PB1)에 전기적으로 연결될 수 있다.
상기 몰딩 막(Ma1)은 상기 패키지 기판(PB1) 상에 제공되며, 상기 반도체 칩(CH1)을 덮을 수 있다. 상기 몰딩 막(Ma1)은 상기 반도체 칩(CH1)의 상부면 및 측면을 덮을 수 있다. 상기 몰딩 막(Ma1)은 에폭시 등을 포함하는 열경화성 수지를 포함할 수 있다. 예를 들어, 상기 몰딩 막(Ma1)은 에폭시 몰딩 컴파운드(EMC: epoxy molding compound)를 포함할 수 있다.
상기 전자파 차폐 구조체(ESa1)는 상기 몰딩 막(Ma1) 상에 제공될 수 있다. 상기 전자파 차폐 구조체(ESa1)는 제1 편파기(Paa1) 및 제2 편파기(Pbb1)를 포함할 수 있다. 상기 제1 및 제2 편파기들(Paa1, Pbb1)는 상기 몰딩 막(Ma1) 상에 차례로 적층될 수 있다. 상기 전자파 차폐 구조체(ESa1)는 상기 몰딩 막(Ma1)의 상부면 전체를 덮을 수 있다.
몇몇 실시예들에서, 상기 제1 및 제2 편파기들(Paa1, Pbb1)의 각각은 절연성일 수 있다.
다른 실시예에서, 상기 제1 및 제2 편파기들(Paa1, Pbb1)의 각각은 도전성일 수 있다.
상기 전자파 차폐 구조체(ESa1)에 대하여, 도 12a 내지 도 12h를 참조하여 자세히 설명한 바 있다. 따라서, 여기서 전자파 차폐 구조체(ESa1)에 대한 자세한 설명은 생략하기로 한다.
도 21을 참조하여, 본 발명의 기술적 사상의 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 21을 참조하면, 패키지 기판(PB2), 반도체 칩(CH2), 몰딩 막(Ma2) 및 전자파 차폐 구조체(ESa2)를 포함하는 반도체 패키지(PKG2)가 제공될 수 있다. 상기 반도체 칩(CH2)은 플립칩 연결부(INT2)에 의해 상기 패키지 기판(PB2)에 전기적으로 연결될 수 있다. 상기 몰딩 막(Ma2)은 상기 패키지 기판(PB2) 상에 제공되며 상기 반도체 칩(CH2)의 상부면 및 측면을 덮을 수 있다.
상기 전자파 차폐 구조체(ESa2)는 상기 몰딩막(Ma2)의 상부면을 덮으며 상기 몰딩 막(Ma2)의 측면 및 상기 패키지 기판(PB2)의 측면을 덮도록 연장될 수 있다. 상기 전자파 차폐 구조체(ESa2)는 차례로 적층된 제1 및 제2 편파기들(Paa2, Pba2)을 포함할 수 있다.
상기 제1 편파기(Paa2)는 상기 몰딩 막(Ma2)의 상부면을 덮는 부분(Paa2t), 및 상기 몰딩 막(Ma2) 및 상기 패키지 기판(PB2)의 측면들을 덮는 부분(Paa2s)을 포함할 수 있다. 상기 제2 편파기(Pba2)는 상기 몰딩 막(Ma2)의 상부면을 덮는 부분(Pba2t), 및 상기 몰딩 막(Ma2) 및 상기 패키지 기판(PB2)의 측면들을 덮는 부분(Pba2s)을 포함할 수 있다.
상기 전자파 차폐 구조체(ESa2)가 상기 몰딩막(Ma2)의 상부면을 덮으며 상기 몰딩 막(Ma2)의 측면 및 상기 패키지 기판(PB2)의 측면을 덮도록 제공됨으로써, 상기 반도체 칩(CH2)의 상부 및 측면은 상기 전자파 차폐 구조체(ESa2)에 의해 둘러싸일 수 있다. 따라서, 상기 전자파 차폐 구조체(ESa2)가 상기 반도체 칩(CH2)의 상부 및 측면을 둘러쌓도록 제공됨으로써, 상기 반도체 칩(CH2)은 상부 및 측면 방향에서 오는 전자파로부터 보호될 수 있다.
도 22를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 22를 참조하면, 패키지 기판(PB3), 반도체 칩(CH3), 몰딩 막(Ma3), 및 전자파 차폐 구조체(ESa3)를 포함하는 반도체 패키지(PKG3)가 제공될 수 있다. 상기 반도체 칩(CH3)은 플립칩 연결부(INT3)에 의해 상기 패키지 기판(PB3)에 전기적으로 연결될 수 있다. 상기 몰딩 막(Ma3)은 상기 패키지 기판(PB3) 상에 제공되며 상기 반도체 칩(CH3)의 상부면을 노출시키고, 상기 반도체 칩(CH3)의 측면을 덮도록 제공될 수 있다.
상기 전자파 차폐 구조체(ESa3)는 상기 몰딩막(Ma3)의 상부면 및 상기 반도체 칩(CH3)의 상부면을 덮도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa3)는 도 20에서 설명한 것과 같이, 차례로 적층된 제1 및 제2 편파기들(Paa3, Pba3)을 포함할 수 있다.
도 23을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 23을 참조하면, 패키지 기판(PB4), 반도체 칩(CH4), 몰딩 막(Ma4), 및 전자파 차폐 구조체(ESa4)를 포함하는 반도체 패키지(PKG4)가 제공될 수 있다. 상기 반도체 칩(CH4)은 플립칩 연결부(INT4)에 의해 상기 패키지 기판(PB4)에 전기적으로 연결될 수 있다. 상기 패키지 기판(PB4), 상기 반도체 칩(CH4) 및 상기 몰딩 막(Ma4)은 도 22에서 설명한 것과 같이 제공될 수 있다.
상기 전자파 차폐 구조체(ESa4)는 상기 몰딩막(Ma4)의 상부면 및 상기 반도체 칩(CH4)의 상부면을 덮으며 상기 몰딩 막(Ma4)의 측면 및 상기 패키지 기판(PB4)의 측면을 덮을 수 있다. 즉, 상기 전자파 차폐 구조체(ESa4)는 상기 몰딩막(Ma4)의 상부면 및 상기 반도체 칩(CH4)의 상부면을 덮으면서 상기 몰딩 막(Ma4)의 측면 및 상기 패키지 기판(PB4)의 측면을 덮도록 연장될 수 있다. 상기 전자파 차폐 구조체(ESa4)는 차례로 적층된 제1 및 제2 편파기들(Paa4, Pba4)을 포함할 수 있다.
도 24를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 24를 참조하면, 패키지 기판(PB5), 반도체 칩(CH5), 몰딩 막(Ma5), 및 전자파 차폐 구조체(ESa5)를 포함하는 반도체 패키지(PKG5)가 제공될 수 있다. 상기 반도체 칩(CH5)은 플립칩 연결부(INT5)에 의해 상기 패키지 기판(PB4)에 전기적으로 연결될 수 있다.
상기 몰딩 막(Ma5)은 상기 패키지 기판(PB5) 상에 제공되며, 상기 반도체 칩(CH5)의 상부면 및 측면을 덮도록 제공될 수 있다. 상기 몰딩 막(Ma5)은 상기 패키지 기판(PB5)의 일부를 덮도록 제공될 수 있다. 예를 들어, 상기 몰딩 막(Ma5)은 상기 반도체 칩(CH5)의 상부면 및 측면을 덮으면서, 상기 패키지 기판(PB28)의 일부 상에 제공될 수 있다. 상기 몰딩 막(Ma5)은 상기 패키지 기판(PB28) 보다 작은 폭을 가질 수 있다. 상기 전자파 차폐 구조체(ESa5)는 상기 몰딩 막(Ma) 상에 차례로 적층된 제1 및 제2 편파기들(Paa5, Pba5)을 포함할 수 있다.
도 25를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 25를 참조하면, 패키지 기판(PB6), 반도체 칩(CH6), 몰딩 막(Ma6), 및 전자파 차폐 구조체(ESa6)를 포함하는 반도체 패키지(PKG6)가 제공될 수 있다. 상기 반도체 칩(CH6)은 플립칩 연결부(INT6)에 의해 상기 패키지 기판(PB6)에 전기적으로 연결될 수 있다.
상기 몰딩 막(Ma6)은 상기 패키지 기판(PB6) 상에 제공되며, 상기 반도체 칩(CH6)의 상부면 및 측면을 덮도록 제공될 수 있다. 상기 몰딩 막(Ma6)은 상기 패키지 기판(PB6)의 일부를 덮도록 제공될 수 있다.
상기 전자파 차폐 구조체(ESa6)는 상기 몰딩 막(Ma6)의 상부면을 덮으면서, 상기 몰딩 막(Ma6)의 측면을 덮도록 연장될 수 있다. 즉, 상기 전자파 차폐 구조체(ESa6)는 상기 패키지 기판(PB6)의 일부 상에 제공되며, 상기 반도체 칩(CH6)의 상부 및 측면을 둘러싸도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa6)는 차례로 적층된 제1 및 제2 편파기들(Paa6, Pba6)을 포함할 수 있다.
도 26를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 26를 참조하면, 패키지 기판(PB7), 반도체 칩(CH7), 몰딩 막(Ma7), 및 전자파 차폐 구조체(ESa7)를 포함하는 반도체 패키지(PKG7)가 제공될 수 있다. 상기 반도체 칩(CH7)은 플립칩 연결부(INT7)에 의해 상기 패키지 기판(PB7)에 전기적으로 연결될 수 있다. 상기 몰딩 막(Ma7)은 상기 패키지 기판(PB7) 상에 제공되며, 상기 반도체 칩(CH7)의 상부면 및 측면을 덮도록 제공될 수 있다. 상기 몰딩 막(Ma7)은 상기 패키지 기판(PB7)의 일부를 덮도록 제공될 수 있다.
상기 전자파 차폐 구조체(ESa7)는 상기 몰딩 막(Ma7)의 상부면을 덮으면서, 상기 몰딩 막(Ma7)의 측면을 덮고, 상기 패키지 기판(PB7)의 상부면의 일부를 덮도록 연장될 수 있다. 상기 전자파 차폐 구조체(ESa7)는 차례로 적층된 제1 및 제2 편파기들(Paa7, Pba7)을 포함할 수 있다.
상기 제1 및 제2 편파기들(Paa7, Pba7)의 각각은 상기 몰딩 막(Ma7)의 상부면을 덮는 부분(Paa7t, Pba7t)과, 상기 몰딩 막(Ma)의 측면을 덮는 부분(Paa7s, Pba7s), 및 상기 패키지 기판(PB28)의 상부면을 덮는 부분(Paa7b, Pba7b)을 포함할 수 있다.
도 27를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 27을 참조하면, 패키지 기판(PB8), 반도체 칩(CH8), 몰딩 막(Ma8), 및 전자파 차폐 구조체(ESa8)를 포함하는 반도체 패키지(PKG8)가 제공될 수 있다. 상기 반도체 칩(CH8)은 플립칩 연결부(INT8)에 의해 상기 패키지 기판(PB8)에 전기적으로 연결될 수 있다. 상기 몰딩 막(Ma8)은 상기 패키지 기판(PB8) 상에 제공되며, 상기 반도체 칩(CH8)의 상부면 및 측면을 덮도록 제공될 수 있다. 상기 몰딩 막(Ma8)은 상기 패키지 기판(PB8)의 일부를 덮도록 제공될 수 있다.
상기 전자파 차폐 구조체(ESa8)는 상기 몰딩 막(Ma8)의 상부면을 덮으면서, 상기 몰딩 막(Ma8)의 측면을 덮고, 상기 패키지 기판(PB8)의 상부면을 덮도록 연장될 수 있다. 이 경우에, 상기 전자파 차폐 구조체(ESa8)는 상기 패키지 기판(PB8)의 끝부분까지 연장될 수 있다. 상기 전자파 차폐 구조체(ESa8)는 차례로 적층된 제1 및 제2 편파기들(Paa8, Pba8)을 포함할 수 있다.
도 28을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 28을 참조하면, 패키지 기판(PB9), 반도체 칩(CH9), 언더필 부재(Ma9), 및 전자파 차폐 구조체(ESa9)를 포함하는 반도체 패키지(PKG9)가 제공될 수 있다. 상기 반도체 칩(CH9)은 플립칩 연결부(INT9)에 의해 상기 패키지 기판(PB9)에 전기적으로 연결될 수 있다. 상기 언더필 부재(Ma9)는 상기 패키지 기판(PB9) 상에 제공되며, 상기 반도체 칩(CH9)의 상부면을 노출시키면서 상기 반도체 칩(CH9)의 측면을 덮도록 제공될 수 있다. 상기 언더필 부재(Ma9)는 상기 반도체 칩(CH9)과 상기 패키지 기판(PB9) 사이에 개재됨과 아울러, 상기 반도체 칩(CH9)의 측면의 일부 또는 전부를 덮을 수 있다. 상기 언더필 부재(Ma9)는 경사진 측면을 가질 수 있다.
상기 전자파 차폐 구조체(ESa9)는 상기 반도체 칩(CH9)의 상부면을 덮으면서, 상기 언더필 부재(Ma9)의 측면을 덮도록 연장될 수 있다. 상기 전자파 차폐 구조체(ESa9)는 차례로 적층된 제1 및 제2 편파기들(Paa9, Pba9)을 포함할 수 있다.
도 29를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 29를 참조하면, 패키지 기판(PB10), 반도체 칩(CH10), 언더필 부재(Ma10), 및 전자파 차폐 구조체(ESa10)를 포함하는 반도체 패키지(PKG10)가 제공될 수 있다. 상기 반도체 칩(CH10)은 플립칩 연결부(INT10)에 의해 상기 패키지 기판(PB10)에 전기적으로 연결될 수 있다. 상기 언더필 부재(Ma10)는 상기 패키지 기판(PB10) 상에 제공되며, 상기 반도체 칩(CH10)의 상부면을 노출시키면서 상기 반도체 칩(CH10)의 측면을 덮도록 제공될 수 있다. 상기 언더필 부재(Ma10)는 경사진 측면을 가질 수 있다.
상기 전자파 차폐 구조체(ESa10)는 상기 반도체 칩(CH10)의 상부면을 덮으면서, 상기 언더필 부재(Ma10)의 측면 및 상기 패키지 기판(PB10)의 상부면을 덮도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa10)는 차례로 적층된 제1 및 제2 편파기들(Paa10, Pba10)을 포함할 수 있다.
도 30 및 도 31을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 30을 참조하면, 차례로 적층된 제1 및 제2 편파기들(Paa11, Pba11)을 갖는 전자파 차폐 구조체(ESa11)가 제공될 수 있다.
몇몇 실시예들에서, 상기 전자파 차폐 구조체(ESa11)는 반도체 칩의 상부면을 덮는 제1 부분(EST), 반도체 칩의 측면 또는 몰딩 막의 측면을 덮는 제2 부분(ESS), 및 패키지 기판의 상부면을 덮는 제3 부분(ESB)을 포함할 수 있다. 평면 상에서, 상기 제1 부분(EST)은 사각형의 모양일 수 있고, 상기 제2 및 제3 부분들(ESS, ESB)은 상기 제1 부분(EST)의 모서리들로부터 연장된 모양일 수 있다. 예를 들어, 상기 전자파 차폐 구조체(ESa11)는 + 형의 모양일 수 있다.
도 30 및 도 31을 참조하면, 반도체 패키지(PKG11)는 패키지 기판(PB11) 상에 제공된 복수의 반도체 칩들, 및 상기 복수의 반도체 칩들을 각각 덮는 전자파 차폐 구조체들(ESa11a, ESa11b)을 포함할 수 있다. 이러한 전자파 차폐 구조체들(ESa11a, ESa11b)의 각각은 반도체 칩의 상부면을 덮는 부분(EST), 반도체 칩의 측면을 덮는 부분(ESS) 및 패키지 기판(PB11)의 상부면을 덮는 부분(ESB)을 포함할 수 있다. 단일 패키지 기판(PB11) 상에서 상기 전자파 차폐 구조체들(ESa11a, ESa11b)은 서로 이격될 수 있다.
다른 실시예에서, 전자파 차폐 구조체들(ESa11a, ESa11b)의 각각은 패키지 기판(PB11)의 상부면을 덮는 부분(ESB)이 생략되고, 반도체 칩의 상부면을 덮는 부분(EST) 및 반도체 칩의 측면을 덮는 부분(ESS)을 포함할 수도 있다.
도 32를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 32를 참조하면, 패키지 기판(PB12), 반도체 칩(CH12), 몰딩 막(Ma12), 및 전자파 차폐 구조체(ESa12)를 포함하는 반도체 패키지(PKG12)가 제공될 수 있다. 상기 반도체 칩(CH12)은 플립칩 연결부(INT12)에 의해 상기 패키지 기판(PB12)에 전기적으로 연결될 수 있다. 상기 몰딩 막(Ma12)은 상기 패키지 기판(PB12) 상에 제공되며, 상기 반도체 칩(CH12)의 상부면 및 측면을 덮도록 제공될 수 있다.
상기 반도체 칩(CH12)의 상부면을 덮으면서 상기 패키지 기판(PB12)의 상부면의 일부를 덮는 전자파 차폐 구조체(ESa12)가 제공될 수 있다. 상기 전자파 차폐 구조체(ESa12)는 차례로 적층된 제1 및 제2 편파기들(Paa12, Pba12)을 포함할 수 있다.
상기 전자파 차폐 구조체(ESa12)는 상기 몰딩 막(Ma12)의 측면을 직접적으로 덮지 않을 수 있다. 상기 전자파 차폐 구조체(ESa12)와 상기 몰딩 막(Ma12)의 측면 사이에 빈 공간(S)이 제공될 수 있다.
도 33을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 33을 참조하면, 반도체 패키지(PKG12a)는 패키지 기판(PB12), 복수의 반도체 칩들 및 복수의 전자파 차폐 구조체들(ESa12a, ESa12b)을 포함할 수 있다. 상기 전자파 차폐 구조체들(ESa12a, ESa12b)은 상기 패키지 기판(PB12) 상에서 서로 이격될 수 있다. 또한, 상기 전자파 차폐 구조체들(ESa12a, ESa12b)의 각각은 도 32에서 설명한 전자파 차폐 구조체(ESa12)와 실질적으로 동일할 수 있다.
도 34를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 34를 참조하면, 패키지 기판(PB13), 반도체 칩(CH13), 몰딩 막(Ma13), 및 전자파 차폐 구조체(ESa13)를 포함하는 반도체 패키지(PKG13)가 제공될 수 있다. 상기 반도체 칩(CH13)은 플립칩 연결부(INT13)에 의해 상기 패키지 기판(PB13)에 전기적으로 연결될 수 있다. 상기 몰딩 막(Ma13)은 상기 패키지 기판(PB13) 상에 제공되며, 상기 반도체 칩(CH13)의 상부면 및 측면을 덮도록 제공될 수 있다.
상기 전자파 차폐 구조체(ESa13)는 상기 반도체 칩(CH13)의 상부를 덮으면서 상기 패키지 기판(PB13)의 상부를 전부 덮도록 연장될 수 있다. 상기 전자파 차폐 구조체(ESa13)는 차례로 적층된 제1 및 제2 편파기들(Paa13, Pba13)을 포함할 수 있다.
상기 전자파 차폐 구조체(ESa13)는 상기 몰딩 막(Ma13)의 측면을 직접적으로 덮지 않을 수 있다. 상기 전자파 차폐 구조체(ESa13)와 상기 몰딩 막(Ma13)의 측면 사이에 빈 공간(S1)이 제공될 수 있다.
도 35를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 35를 참조하면, 반도체 패키지(PKG13a)는 패키지 기판(PB13a), 상기 패키지 기판(PB13a) 상의 반도체 칩들 및 복수의 반도체 칩들을 덮는 전자파 차폐 구조체(ESa13a)가 제공될 수 있다. 즉, 상기 전자파 차폐 구조체(ESa13a)는 상기 패키지 기판(PB13a) 상에 제공되며, 복수의 반도체 칩들을 덮을 수 있다.
도 36을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 36을 참조하면, 패키지 기판(PB14), 반도체 칩(CH14), 언더필 부재(Ma14), 전자파 차폐 구조체(ESa14) 및 몰딩 막(Mb14)을 포함하는 반도체 패키지(PKG14)가 제공될 수 있다. 상기 반도체 칩(CH14)은 플립칩 연결부(INT14)에 의해 상기 패키지 기판(PB14)에 전기적으로 연결될 수 있다. 상기 언더필 부재(Ma14)는 상기 패키지 기판(PB14) 상에 제공되며, 상기 반도체 칩(CH14)의 상부면을 노출시키면서 상기 반도체 칩(CH14)의 측면을 덮도록 제공될 수 있다. 상기 언더필 부재(Ma14)은 경사진 측면을 가질 수 있다.
상기 전자파 차폐 구조체(ESa14)는 상기 반도체 칩(CH14)의 상부면을 덮으면서, 상기 언더필 부재(Ma14)의 측면 및 상기 패키지 기판(PB14)의 상부면을 덮도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa14)는 차례로 적층된 제1 및 제2 편파기들(Paa14, Pba14)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESa14) 상에 몰딩 막(Mb14)이 제공될 수 있다. 따라서, 상기 전자파 차폐 구조체(ESa14)는 상기 반도체 칩(CH14)과 상기 몰딩 막(Mb14) 사이에 개재된 부분을 포함할 수 있다.
도 37을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 37을 참조하면, 패키지 기판(PB15), 제1 및 제2 반도체 칩들(CH15a, CH15b), 전자파 차폐 구조체(ESa15) 및 몰딩막(M15)을 포함하는 반도체 패키지(PKG15)가 제공될 수 있다. 상기 제1 및 제2 반도체 칩들(CH15a, CH15b)은 상기 패키지 기판(PB15) 상에 차례로 적층될 수 있다. 상기 제1 반도체 칩(CH15a)과 상기 패키지 기판(PB15) 사이에 도전성의 제1 연결부(INT15a)가 제공되고, 상기 제1 및 제2 반도체 칩들(CH15a, CH15b) 사이에 도전성의 제2 연결부(INT15b)가 제공될 수 있다. 상기 제1 및 제2 연결부들(INT15a, INT15b)은 상기 제1 반도체 칩(CH15a)을 관통하는 비아(SV15)에 의해 전기적으로 연결될 수 있다.
상기 전자파 차폐 구조체(ESa15)는 차례로 적층된 제1 및 제2 편파기들(Paa15, Pba15)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESa15)는 상기 제2 반도체 칩(CH15)의 상부면을 덮으면서, 상기 제1 및 제2 반도체 칩들(CH15a, CH15b)의 측면들을 덮을 수 있다. 상기 몰딩 막(M15)은 상기 전자파 차폐 구조체(ESa15) 상에 제공될 수 있다. 상기 몰딩 막(M15)은 평평한 상부면을 가질 수 있다.
도 38을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 38을 참조하면, 패키지 기판(PB16), 제1 및 제2 반도체 칩들(CH16a, CH16b), 전자파 차폐 구조체(ESa16) 및 몰딩막(16)을 포함하는 반도체 패키지(PKG16)가 제공될 수 있다. 상기 제1 및 제2 반도체 칩들(CH16a, CH16b)은 상기 패키지 기판(PB16) 상에 차례로 적층될 수 있다. 상기 제1 반도체 칩(CH16a)과 상기 패키지 기판(PB16) 사이에 도전성의 제1 연결부(INT16a)가 제공되고, 상기 제1 및 제2 반도체 칩들(CH16a, CH16b) 사이에 도전성의 제2 연결부(INT16b)가 제공될 수 있다. 상기 제1 및 제2 연결부들(INT16a, INT16b)은 상기 제1 반도체 칩(CH16a)을 관통하는 비아(SV16)에 의해 전기적으로 연결될 수 있다.
상기 전자파 차폐 구조체(ESa16)는 차례로 적층된 제1 및 제2 편파기들(Paa16, Pba16)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESa16)는 상기 제2 반도체 칩(CH16b)의 상부면을 덮으면서, 상기 제1 및 제2 반도체 칩들(CH16a, CH16b)의 측면들을 덮고, 상기 패키지 기판(PB16)의 상부면을 덮을 수 있다. 상기 몰딩 막(Ma16)은 상기 전자파 차폐 구조체(ESa16) 상에 제공될 수 있다.
도 39를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 39를 참조하면, 패키지 기판(PB17), 차례로 적층된 복수의 반도체 칩들(CH17), 전자파 차폐 구조체(ESa17) 및 몰딩막(17)을 포함하는 반도체 패키지(PKG)가 제공될 수 있다. 상기 복수의 반도체 칩들(CH17)은 상기 반도체 칩들(CH17)을 관통하는 비아(SV17)에 의해 상기 패키지 기판(PB17)과 전기적으로 연결될 수 있다. 상기 각각의 반도체 칩들(CH17) 하부에는 접착층을 포함하는 중간층(BA17)이 제공될 수 있다.
상기 전자파 차폐 구조체(ESa17)는 차례로 적층된 제1 및 제2 편파기들(Paa17, Pba17)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESa17)는 상기 복수의 반도체 칩들(CH17) 상에 제공되며, 상기 반도체 칩들(CH17)의 측면들을 덮을 수 있다.
상기 몰딩 막(Ma17)은 상기 패키지 기판(PB17) 상에 제공되며, 상기 전자파 차폐 구조체(ESa17)를 덮을 수 있다.
도 40을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 40을 참조하면, 패키지 기판(PB18), 차례로 적층된 복수의 반도체 칩들(CH18), 전자파 차폐 구조체(ESa18) 및 몰딩막(M18)을 포함하는 반도체 패키지(PKG18)가 제공될 수 있다. 상기 복수의 반도체 칩들(CH18)은 관통 비아(SV18)에 의해 상기 패키지 기판(PB28)과 전기적으로 연결될 수 있다.
상기 전자파 차폐 구조체(ESa18)는 차례로 적층된 제1 및 제2 편파기들(Paa18, Pba18)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESa18)는 상기 복수의 반도체 칩들(CH18) 상에 제공되며, 상기 반도체 칩들(CH18)의 측면들을 덮으면서, 상기 패키지 기판(PB18)의 상부면을 덮도록 연장될 수 있다. 상기 몰딩 막(M18)은 상기 패키지 기판(PB18) 상에 제공되며, 상기 전자파 차폐 구조체(ESa18)를 덮을 수 있다.
도 41을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 41을 참조하면, 패키지 기판(PB19), 반도체 칩(CH19), 몰딩 막(Ma19) 및 전자파 차폐 구조체(ESa19)를 포함하는 반도체 패키지(PKG19)가 제공될 수 있다. 상기 반도체 칩(CH19)은 상기 패키지 기판(PB19) 상에 제공될 수 있다. 상기 반도체 칩(CH19)은 접착 부재(BA19)에 의해 상기 패키지 기판(PB19) 상에 접착될 수 있다.
상기 반도체 칩(CH19)의 패드(PU19)와 상기 패키지 기판(PB19)의 패드(PL19)를 연결하는 본딩 와이어(WR19)가 제공될 수 있다. 따라서, 상기 반도체 칩(CH19)은 상기 본딩 와이어(WR19)에 의해 상기 패키지 기판(PB19)에 전기적으로 연결될 수 있다.
상기 몰딩 막(Ma19)은 상기 패키지 기판(PB19) 상에 제공되며 상기 반도체 칩(CH19) 및 상기 본딩 와이어(WR19)를 덮도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa19)는 상기 몰딩 막(Ma19)의 상부를 덮도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa19)는 제1 및 제2 편파기들(Paa19, Pba19)를 포함할 수 있다.
도 42를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 42를 참조하면, 패키지 기판(PB20), 반도체 칩(CH20), 몰딩 막(Ma20) 및 전자파 차폐 구조체(ESa20)를 포함하는 반도체 패키지(PKG20)가 제공될 수 있다. 상기 반도체 칩(CH20)은 접착 부재(BA20)에 의해 상기 패키지 기판(PB20) 상에 접착될 수 있다. 상기 반도체 칩(CH20)의 패드(PU20)와 상기 패키지 기판(PB20)의 패드(PL20)를 연결하는 본딩 와이어(WR20)가 제공될 수 있다.
상기 몰딩 막(Ma20)은 상기 패키지 기판(PB20) 상에 제공되며 상기 반도체 칩(CH20) 및 상기 본딩 와이어(WR20)를 덮도록 제공될 수 있다. 상기 몰딩 막(Ma20)은 상기 패키지 기판(PB20)의 상부 전체를 덮을 수 있다.
상기 전자파 차폐 구조체(ESa20)는 상기 몰딩 막(Ma20)의 상부면을 덮으며, 상기 몰딩막(Ma20)의 측면 및 상기 패키지 기판(PB20)의 측면을 덮을 수 있다. 상기 전자파 차폐 구조체(ESa20)는 제1 및 제2 편파기들(Paa20, Pba20)를 포함할 수 있다.
도 43을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 43을 참조하면, 패키지 기판(PB21), 반도체 칩(CH21), 몰딩 막(Ma21) 및 전자파 차폐 구조체(ESa21)를 포함하는 반도체 패키지(PKG21)가 제공될 수 있다. 상기 반도체 칩(CH21)은 접착 부재(BA21)에 의해 상기 패키지 기판(PB21) 상에 접착될 수 있다. 상기 반도체 칩(CH21)의 패드(PU21)와 상기 패키지 기판(PB21)의 패드(PL21)를 연결하는 본딩 와이어(WR21)가 제공될 수 있다.
상기 몰딩 막(Ma21)은 상기 패키지 기판(PB21) 상에 제공되며 상기 반도체 칩(CH21) 및 상기 본딩 와이어(WR21)를 덮도록 제공될 수 있다. 상기 몰딩 막(Ma21)은 상기 패키지 기판(PB21)의 상부면 일부를 덮을 수 있다.
상기 전자파 차폐 구조체(ESa21)는 상기 몰딩 막(Ma21)의 상부면을 덮으며, 상기 몰딩막의 측면을 덮을 수 있다. 상기 전자파 차폐 구조체(ESa21)는 제1 및 제2 편파기들(Paa21, Pba21)를 포함할 수 있다.
도 44를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 44를 참조하면, 패키지 기판(PB22), 반도체 칩(CH22), 제1 몰딩 막(Ma22), 전자파 차폐 구조체(ESa22) 및 제2 몰딩 막(Mb22)을 포함하는 반도체 패키지(PKG22)가 제공될 수 있다. 상기 반도체 칩(CH22)은 접착 부재(BA22)에 의해 상기 패키지 기판(PB22) 상에 접착될 수 있다. 상기 반도체 칩(CH22)의 패드(PU22)와 상기 패키지 기판(PB22)의 패드(PL22)를 연결하는 본딩 와이어(WR22)가 제공될 수 있다.
상기 제1 몰딩 막(Ma22)은 상기 패키지 기판(PB22) 상에 제공되며 상기 반도체 칩(CH22) 및 상기 본딩 와이어(WR22)를 덮도록 제공될 수 있다. 상기 제1 몰딩 막(Ma22)은 상기 패키지 기판(PB22)의 상부면 일부를 덮을 수 있다.
상기 전자파 차폐 구조체(ESa22)는 상기 제1 몰딩 막(Ma22)의 상부면을 덮으며, 상기 제1 몰딩막(Ma22)의 측면을 덮을 수 있다. 상기 전자파 차폐 구조체(ESa22)는 제1 및 제2 편파기들(Paa22, Pba22)를 포함할 수 있다.
상기 패키지 기판(PB22) 상에 상기 전자파 차폐 구조체(ESa22)를 덮는 제2 몰딩 막(Mb22)이 제공될 수 있다. 상기 전자파 차폐 구조체(ESa22)는 상기 제1 및 제2 몰딩 막들(Ma22, Mb22) 사이에 제공될 수 있다.
도 45를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 45를 참조하면, 패키지 기판(PB23), 반도체 칩(CH23), 몰딩 막(Ma23) 및 전자파 차폐 구조체(ESa23)를 포함하는 반도체 패키지(PKG23)가 제공될 수 있다. 상기 반도체 칩(CH23)은 접착 부재(BA23)에 의해 상기 패키지 기판(PB23) 상에 접착될 수 있다. 상기 반도체 칩(CH23)의 패드(PU23)와 상기 패키지 기판(PB23)의 패드(PL23)를 연결하는 본딩 와이어(WR23)가 제공될 수 있다.
상기 몰딩 막(Ma23)은 상기 패키지 기판(PB23) 상에 제공되며 상기 반도체 칩(CH23) 및 상기 본딩 와이어(WR23)를 덮도록 제공될 수 있다. 상기 몰딩 막(Ma23)은 상기 패키지 기판(PB23)의 상부면 일부를 덮을 수 있다.
상기 전자파 차폐 구조체(ESa23)는 상기 몰딩 막(Ma23)의 상부면을 덮으며, 상기 몰딩막의 측면 및 상기 패키지 기판(PB23)의 상부면을 덮을 수 있다. 상기 전자파 차폐 구조체(ESa23)는 제1 및 제2 편파기들(Paa23, Pba23)를 포함할 수 있다.
도 46을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 46을 참조하면, 패키지 기판(PB24), 반도체 칩(CH24), 제1 몰딩 막(Ma24), 전자파 차폐 구조체(ESa24) 및 제2 몰딩 막(Mb24)를 포함하는 반도체 패키지(PKG24)가 제공될 수 있다. 상기 반도체 칩(CH24)은 접착 부재(BA24)에 의해 상기 패키지 기판(PB24) 상에 접착될 수 있다. 상기 반도체 칩(CH24)의 패드(PU24)와 상기 패키지 기판(PB24)의 패드(PL24)를 연결하는 본딩 와이어(WR24)가 제공될 수 있다.
상기 제1 몰딩 막(Ma24)은 상기 패키지 기판(PB24) 상에 제공되며 상기 반도체 칩(CH24) 및 상기 본딩 와이어(WR24)를 덮도록 제공될 수 있다. 상기 몰딩 막(Ma24)은 상기 패키지 기판(PB24)의 상부면 일부를 덮을 수 있다.
상기 전자파 차폐 구조체(ESa24)는 상기 제1 몰딩 막(Ma24)의 상부면을 덮으며, 상기 제1 몰딩막의 측면 및 상기 패키지 기판(PB24)의 상부면을 덮을 수 있다. 상기 전자파 차폐 구조체(ESa24)는 제1 및 제2 편파기들(Paa24, Pba24)를 포함할 수 있다. 상기 전자파 차폐 구조체(ESa24) 상에 제2 몰딩 막(Mb24)이 제공될 수 있다.
도 47을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 47을 참조하면, 패키지 기판(PB25), 복수의 반도체 칩들(CH25), 몰딩 막(Ma25) 및 전자파 차폐 구조체(ESa25)를 포함하는 반도체 패키지(PKG25)가 제공될 수 있다.
상기 반도체 칩들(CH25)은 상기 패키지 기판(PB25) 상에서 차례로 적층될 수 있다. 상기 반도체 칩들(CH25)은 접착 부재(BA25)에 의해 접착될 수 있다. 상기 반도체 칩들(CH25)의 패드들(PU25)과 상기 패키지 기판(PB25)의 패드들(PL25)을 연결하는 본딩 와이어(WR25)가 제공될 수 있다.
상기 몰딩 막(Ma25)은 상기 패키지 기판(PB25) 상에 제공되며 상기 반도체 칩들(CH25) 및 상기 본딩 와이어(WR25)를 덮도록 제공될 수 있다. 상기 몰딩 막(Ma25)은 상기 패키지 기판(PB25)의 상부면 전체를 덮을 수 있다.
상기 전자파 차폐 구조체(ESa25)는 상기 몰딩 막(Ma25)의 상부면을 덮으며, 상기 몰딩막(Ma25)의 측면 및 상기 패키지 기판(PB25)의 측면을 덮을 수 있다. 따라서, 상기 전자파 차폐 구조체(ESa25)는 복수의 상기 반도체 칩들(CH25)의 상부 및 측면을 덮도록 제공될 수 있다. 상기 전자파 차폐 구조체(ESa25)는 제1 및 제2 편파기들(Paa25, Pba25)를 포함할 수 있다.
도 48을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 48을 참조하면, 반도체 패키지는 패키지 기판(PCB1), 반도체 칩(CHp1) 및 전자파 차폐 구조체(ESpc1)를 포함할 수 있다. 상기 반도체 칩(CHp1)의 패드(CP1)와 상기 패키지 기판(PCB1)의 패드(PP1)를 연결하는 본딩 와이어(IW1)가 제공될 수 있다.
상기 전자파 차폐 구조체(ESpc1)는 상기 패키지 기판(PCB1)과 상기 반도체 칩(CHp1) 사이에 제공될 수 있다. 상기 전자파 차폐 구조체(ESpc1)는 차례로 적층된 제1 및 제2 편파기들(Ppc1, Pcp1)을 포함할 수 있다.
도 49를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 49를 참조하면, 반도체 패키지는 패키지 기판(PCB2), 반도체 칩(CHp2) 및 전자파 차폐 구조체(ESpc2)를 포함할 수 있다. 상기 반도체 칩(CHp2)의 패드(CP2)와 상기 패키지 기판(PCB2)의 패드(PP2)를 연결하는 본딩 와이어(IW2)가 제공될 수 있다.
상기 전자파 차폐 구조체(ESpc2)는 상기 패키지 기판(PCB2)과 상기 반도체 칩(CHp2) 사이에 제공된 제1 전자파 차폐 구조체(ESpc2a)와, 상기 반도체 칩(CHp2)의 패드(CP2)를 제외한 상기 반도체 칩(CHp2) 상부면을 덮는 제2 전자파 차폐 구조체(ESpc2b)를 포함할 수 있다. 따라서, 상기 반도체 칩(CHp2)의 상부 및 하부는 전자파 차폐 구조체(ESpc2)에 의해 덮이게 될 수 있다. 상기 제1 전자파 차폐 구조체(ESpc2a)는 차례로 적층된 제1 및 제2 편파기들(Ppc2, Pcp2)을 포함하고, 상기 상부 전자파 차폐 구조체(ESpc2b)는 차례로 적층된 제1 및 제2 편파기들(Pct1, Pct2)을 포함할 수 있다.
도 50을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 50을 참조하면, 반도체 패키지는 패키지 기판(PCB3), 반도체 칩(CHp3), 몰딩 막(Mc3) 및 전자파 차폐 구조체(ESpc3)를 포함할 수 있다. 상기 반도체 칩(CHp3)의 패드(CP3)와 상기 패키지 기판(PCB3)의 패드(PP3)를 전기적으로 연결하는 플립칩 연결부(IB3)가 제공될 수 있다. 상기 몰딩 막(Mc3)은 상기 패키지 기판(PCB3)과 상기 반도체 칩(CHp3) 사이를 채우며, 상기 반도체 칩(CHp3)의 측벽을 덮을 수 있다.
상기 전자파 차폐 구조체(ESpc3)는 차례로 적층된 제1 및 제2 편파기들(Ppc3, Pcp3)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESpc3)는 상기 패키지 기판(PCB3)에 인접하는 상기 반도체 칩(CHp3)의 표면 상에 제공될 수 있다. 또한, 상기 전자파 차폐 구조체(ESpc3)는 상기 반도체 칩(CHp3)의 패드(CP3)를 노출시키도록 상기 반도체 칩(CHp3)의 표면을 덮을 수 있다.
도 51을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 51을 참조하면, 반도체 패키지는 패키지 기판(PCB4), 반도체 칩(CHp4), 몰딩 막(Mc4) 및 전자파 차폐 구조체(ESpc4)를 포함할 수 있다. 상기 반도체 칩(CHp4)의 패드(CP4)와 상기 패키지 기판(PCB4)의 패드(PP4)를 전기적으로 연결하는 플립칩 연결부(IB4)가 제공될 수 있다. 상기 몰딩 막(Mc4)은 상기 패키지 기판(PCB4)과 상기 반도체 칩(CHp4) 사이를 채우며, 상기 반도체 칩(CHp4)의 상부면을 덮을 수 있다.
상기 전자파 차폐 구조체(ESpc4)는 차례로 적층된 제1 및 제2 편파기들(Ppc4, Pcp4)을 포함할 수 있다.
상기 전자파 차폐 구조체(ESpc4)는 상기 반도체 칩(CHp4)에 인접하는 상기 패키지 기판(PCB4)의 표면 상에 제공될 수 있다. 또한, 상기 전자파 차폐 구조체(ESpc4)는 상기 패키지 기판(PCB4)의 패드(PP4)를 노출시키도록 상기 패키지 기판(PCB4)의 표면을 덮을 수 있다.
도 52를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 52를 참조하면, 반도체 패키지는 패키지 기판(PCB5), 반도체 칩(CHp5), 몰딩 막(Mc5) 및 전자파 차폐 구조체(ESpc5)를 포함할 수 있다. 상기 반도체 칩(CHp5)의 패드(CP5)와 상기 패키지 기판(PCB5)의 제1 패드(PP5)를 전기적으로 연결하는 플립칩 연결부(IB5)가 제공될 수 있다. 상기 몰딩 막(Mc5)은 상기 패키지 기판(PCB5)과 상기 반도체 칩(CHp5) 사이를 채우며, 상기 반도체 칩(CHp5)의 측벽을 덮을 수 있다.
상기 패키지 기판(PCB5)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(PCB5)은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 상기 플립칩 연결부(IB5)와 연결되는 제1 패드(PP5)가 제공되고, 상기 제2 면에 제2 패드(PPL5)가 제공될 수 있다. 상기 패키지 기판(PCB5)의 상기 제2 패드(PPL5) 상에 볼 구조체(BL5)가 제공될 수 있다. 상기 제1 및 제2 패드들(PP5, PPL5)은 상기 패키지 기판(PCB5) 내부의 배선 구조체(MIN5)에 의해 전기적으로 연결될 수 있다.
상기 패키지 기판(PCB5)의 서로 대향하는 제1 및 제2 면들 중 상기 제2 패드(PPL5)가 형성된 제2 면 상에 상기 전자파 차폐 구조체(ESpc5)가 제공될 수 있다. 상기 전자파 차폐 구조체(ESpc5)는 차례로 적층된 제1 및 제2 편파기들(Ppt5, Ppc5)을 포함할 수 있다.
상기 전자파 차폐 구조체(ESpc5)는 개구부를 가질 수 있다. 상기 전자파 차폐 구조체(ESpc5)의 개구부의 폭(a1)은 상기 볼 구조체(BL5)의 폭(a2) 보다 클 수 있다. 따라서, 상기 전자파 차폐 구조체(ESpc5)는 상기 볼 구조체(BL5) 및 상기 제2 패드(PPL5)와 이격될 수 있다. 따라서, 상기 전자파 차폐 구조체(ESpc5)는 절연성 또는 도전성의 전자파 차폐 구조체로 형성할 수 있다.
이와는 달리, 도 53에 도시된 바와 같이, 상기 볼 구조체(BL6)와 접촉하는 전자파 차폐 구조체(ESpc6)가 제공될 수도 있다. 이때, 전자파 차폐 구조체(ESpc6)는 차례로 적층된 제1 및 제2 편파기들(Ppc6, Ppt6)을 포함하며, 절연성의 전자파 차폐 구조체로 형성할 수 있다. 도 53에 도시된 패키지 기판(PCB6), 반도체 칩(CHp6), 몰딩 막(Mc6) 및 전자파 차폐 구조체(ESpc6), 패드(CP6), 연결부(IB6) 및 배선 구조체(MIN6)는 도 52에서 설명한 것과 실질적으로 동일하므로, 자세한 설명은 생략하기로 한다.
도 54를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 54를 참조하면, 반도체 패키지는, 도 52에서 설명한 것과 같이, 패키지 기판(PCB7), 반도체 칩(CHp7), 몰딩 막(Mc7) 및 전자파 차폐 구조체(ESpc7), 패드들(CP7, PP7, PPL7), 연결부(IB7), 배선 구조체(MIN7) 및 볼 구조체(BL7)을 포함할 수 있다.
반도체 패키지는 상기 패키지 기판(PCB8)의 서로 마주보는 양 면을 덮는 전자파 차폐 구조체(ESPc7)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESpc7)은 제1 전자파 차폐 구조체(ESpc7a) 및 제2 전자파 차폐 구조체(ESpc7b)를 포함할 수 있다.
상기 제1 전자파 차폐 구조체(ESpc7a)는 차례로 적층된 제1 및 제2 편파기들(Ppt7a, Ppc7a)을 포함하고, 상기 제2 전자파 차폐 구조체(ESpc7b)는 차례로 적층된 제3 및 제4 편파기들(Ppt7b, Ppc7b)을 포함할 수 있다.
도 55를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 55를 참조하면, 반도체 패키지는, 도 52에서 설명한 것과 같이, 패키지 기판(PCB8), 반도체 칩(CHp8), 몰딩 막(Mc8) 및 전자파 차폐 구조체(ESpc8), 패드들(CP7, PP7, PPL8), 연결부(IB8), 배선 구조체(MIN8) 및 볼 구조체(BL8)을 포함할 수 있다.
반도체 패키지는 상기 패키지 기판(PCB8)의 내부에 제공된 전자파 차폐 구조체(ESPc8)을 포함할 수 있다. 상기 전자파 차폐 구조체(ESpc8)은 차례로 적층된 제1 및 제2 편파기들(Ppcb8a, Ppcb8a)을 포함할 수 있다.
도 56를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 56을 참조하면, 반도체 패키지는 패키지 기판(PCB9), 제1 및 제2 반도체 칩들(CHp9a, CHp9b), 및 전자파 차폐 구조체(ESpc9)를 포함할 수 있다. 상기 제1 및 제2 반도체 칩들(CHp9a, CHp9b)은 상기 패키지 기판(PCB9) 상에 차례로 적층될 수 있다.
상기 전자파 차폐 구조체(ESpc9)는 제1 전자파 차폐 구조체(ESpc9a) 및 제2 전자파 차폐 구조체(ESpc9b)를 포함할 수 있다. 상기 제1 전자파 차폐 구조체(ESpc9a)는 차례로 적층된 제1 편파기(Ppc9b) 및 제2 편파기(Ppc9a)를 포함하고, 상기 제2 전자파 차폐 구조체(ESpc9b)는 차례로 적층된 제1 편파기(Ppcc9b) 및 제2 편파기(Ppcc9a)를 포함할 수 있다. 상기 제2 전자파 차폐 구조체(ESpc9b)는 상기 제1 및 제2 반도체 칩들(CHp9a, CHp9b) 사이에 개재될 수 있다. 상기 제1 전자파 차폐 구조체(ESpc9a)는 상기 제1 반도체 칩(CHp9a)과 상기 패키지 기판(PCB9) 사이에 개재될 수 있다.
따라서, 상기 제1 반도체 칩(CHp9a)은 상기 제1 및 제2 전자파 차폐 구조체들(ESpc9a, ESpc9b)에 의하여 상부 및 하부가 덮이게 되어 외부의 전자파로부터 보호될 수 있다.
도 57을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 57을 참조하면, 반도체 패키지(PKG26)는 하부 반도체 패키지(PKG26a) 및 상부 반도체 패키지(PKG26b)를 포함할 수 있다.
상기 하부 반도체 패키지(PKG26a)는 하부 패키지 기판(PB26a), 하부 반도체 칩(CH26a), 하부 몰딩 막(Ma26a), 플립칩 연결 구조체(INT26a) 및 하부 전자파 차폐 구조체(ESa26a)를 포함할 수 있다. 이와 같은 상기 하부 반도체 패키지(PKG26a)는 도 21에서 설명한 패키지와 실질적으로 동일하기 때문에, 자세한 설명은 생략하기로 한다. 한편, 상기 하부 패키지 기판(PB26a) 하부에 볼 구조체(BS26)가 제공될 수 있다.
상기 상부 반도체 패키지(PKG26b)는 상부 패키지 기판(PB26b), 상부 반도체 칩(CH26b), 접착 부재(BA26), 본딩 와이어(WR26), 상부 몰딩 막(Ma26b), 및 상부 전자파 차폐 구조체(ESa26b)를 포함할 수 있다. 이와 같은 상기 상부 반도체 패키지(PKG26b)는 도 41에서 설명한 패키지와 실질적으로 동일하기 때문에, 자세한 설명은 생략하기로 한다.
상기 상부 반도체 패키지(PKG26b)와 상기 하부 반도체 패키지(PKG26b) 사이를 전기적으로 연결하는 연결 구조체(IP26)가 제공될 수 있다. 상기 연결 구조체(IP26)는 상기 하부 전자파 차폐 구조체(ESa26a) 및 상기 하부 몰딩막(Ma26a)을 관통하며 상기 하부 패키지 기판(PB26a)과 상기 상부 패키지 기판(PB26b)을 전기적으로 연결할 수 있다.
따라서, 상기 반도체 패키지(PKG26b)는 상기 하부 및 상부 반도체 패키지들(PKG26a, PKG26b) 사이에 제공된 하부 전자파 차폐 구조체(ESa26a)와 상기 상부 반도체 패키지(PKG26b) 상에 제공된 상부 전자파 차폐 구조체(ESa26b)를 포함할 수 있다. 상기 하부 전자파 차폐 구조체(ESa26a)는 차례로 적층된 제1 및 제2 편파기들(Paa26a, Pba26a)을 포함하고, 상기 상부 전자파 차폐 구조체(ESa26b)는 차례로 적층된 제1 및 제2 편파기들(Paa26b, Pba26b)을 포함할 수 있다.
도 58을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 58을 참조하면, 반도체 패키지(PKG27)는 하부 반도체 패키지(PKG27a), 상기 하부 반도체 패키지(PKG27b)의 상부면 및 측벽을 덮는 하부 전자파 차폐 구조체(ESa27a), 상부 반도체 패키지(PKG27b) 및 상기 상부 반도체 반도체 패키지(PKG27b)의 상부면 및 측벽을 덮는 상부 전자파 차폐 구조체(ESa27b)를 포함할 수 있다.
상기 하부 반도체 패키지(PKG27a)는 하부 패키지 기판(PB27a) 및 상기 하부 패키지 기판(PB27a) 상의 하부 반도체 칩(CH27a)를 포함할 수 있다. 상기 하부 반도체 칩(CH27a)은 플립칩 연결부(INT27a)에 의해 상기 하부 패키지 기판(PB27a)에 전기적으로 연결될 수 있다. 상기 하부 패키지 기판(PB27a) 상에 제공되며 상기 하부 반도체 칩(CH27a)의 측면을 덮는 하부 몰딩막(Ma27a)이 제공될 수 있다. 상기 하부 전자파 차폐 구조체(ESa27a)는 상기 하부 몰딩막(Ma27a) 및 상기 하부 반도체 칩(CHp27a)의 상부면들을 덮으면서, 상기 하부 몰딩막(Ma27a) 및 상기 하부 패키지 기판(PB27a)의 측면들을 덮을 수 있다. 상기 하부 전자파 차폐 구조체(ESa27a)는 차례로 적층된 제1 및 제2 편파기들(Paa27a, Pba27a)을 포함할 수 있다. 한편, 상기 하부 패키지 기판(PB27a) 하부에 볼 구조체(BS27)가 제공될 수 있다.
상기 상부 반도체 패키지(PKG27b)는 상부 패키지 기판(PB27b), 상기 상부 패키지 기판(PB27b)과 본딩 와이어(WR27)에 의해 전기적으로 연결된 상부 반도체 칩(CH27b), 상기 상부 패키지 기판(PB27b)과 상기 상부 반도체 칩(CH27b) 사이의 접착 부재(BA27), 및 상기 상부 패키지 기판(PB27b) 상에 제공되며 상기 상부 반도체 칩(CH27b) 및 상기 본딩 와이어(WR27)를 덮는 상부 몰딩막(Ma27b)을 포함할 수 있다. 상기 상부 전자파 차폐 패키지(ESa27b)는 상기 상부 몰딩막(27)의 상부면, 상기 상부 몰딩막(Ma27b)의 측면 및 상기 상부 패키지 기판(PB27b)의 측면을 덮을 수 있다. 상기 상부 전자파 차폐 구조체(ESa27b)는 차례로 적층된 제1 및 제2 편파기들(Paa27b, Pba27b)을 포함할 수 있다.
상기 상부 반도체 패키지(PKG27b)와 상기 하부 반도체 패키지(PKG27b) 사이를 전기적으로 연결하는 연결 구조체(IP27)가 제공될 수 있다. 상기 연결 구조체(IP27)는 상기 하부 몰딩막(Ma27a)을 관통하며 상기 하부 패키지 기판(PB27a)과 상기 상부 패키지 기판(PB27b)을 전기적으로 연결할 수 있다.
도 59를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 59를 참조하면, 반도체 패키지(PKG28)는 차례로 적층된 하부 반도체 패키지(PKG28a) 및 상부 반도체 패키지(PKG28b)를 포함할 수 있다. 또한, 상기 반도체 패키지(PKG28)는 상기 상부 반도체 패키지(PKG28b)의 상부면을 덮고 상기 상부 반도체 패키지(PKG28b)의 측면 및 상기 하부 반도체 패키지(PKG28a)의 측면을 덮는 전자파 차폐 구조체(ESa28)를 포함할 수 있다. 상기 전자파 차폐 구조체(ESa28)는 제1 편파기(Paa28) 및 제2 편파기(Pba28)를 포함할 수 있다.
상기 하부 반도체 패키지(PKG28a)는 하부 패키지 기판(PB28a) 및 상기 하부 패키지 기판(PB28a) 상의 하부 반도체 칩(CH28a)를 포함할 수 있다. 상기 하부 패키지 기판(PB28a)은 플립칩 연결부(INT28)에 의해 상기 하부 패키지 기판(PB28a)에 전기적으로 연결될 수 있다. 상기 하부 패키지 기판(PB28a) 상에 제공되며 상기 하부 패키지의 측면을 덮는 하부 몰딩막(Ma28a)이 제공될 수 있다. 상기 하부 패키지 기판(PB28a) 하부에 볼 구조체(BS28)가 제공될 수 있다.
상기 상부 반도체 패키지(PKG28b)는 상부 패키지 기판(PB28b), 상기 상부 패키지 기판(PB28b)과 본딩 와이어(WR28)에 의해 전기적으로 연결된 상부 반도체 칩(CH28b), 상기 상부 패키지 기판(PB28b)과 상기 상부 반도체 칩(CH28b) 사이의 접착 부재(BA28), 및 상기 상부 패키지 기판(PB28b) 상에 제공되며 상기 상부 반도체 칩(CH28b) 및 상기 본딩 와이어(WR28)를 덮는 상부 몰딩막을 포함할 수 있다.
상기 상부 반도체 패키지(PKG28b)와 상기 하부 반도체 패키지(PKG28a) 사이를 전기적으로 연결하는 연결 구조체(IP28)가 제공될 수 있다. 상기 연결 구조체(IP28)는 상기 하부 몰딩막(Ma28a)을 관통하며 상기 하부 패키지 기판(PB28a)과 상기 상부 패키지 기판(PB28b)을 전기적으로 연결할 수 있다.
도 60을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 60을 참조하면, 반도체 패키지(PKG29)는 차례로 적층된 하부 반도체 패키지(PKG29a) 및 상부 반도체 패키지(PKG29b)를 포함할 수 있다. 또한, 상기 반도체 패키지(PKB29)는 상기 상부 반도체 패키지(PKG29b)의 상부면을 덮고 상기 상부 반도체 패키지(PKG29b)의 측면 및 상기 하부 반도체 패키지(PKG29a)의 측면을 덮는 상부 전자파 차폐 구조체(ESa29b)를 포함할 수 있다. 상기 상부 전자파 차폐 구조체(ESa29b)는 제1 편파기(Paa29) 및 제2 편파기(Pba29)를 포함할 수 있다.
상기 하부 반도체 패키지(PKG29a)는 하부 패키지 기판(PB29a) 및 상기 하부 패키지 기판(PB29a) 상의 하부 반도체 칩(CH29a)를 포함할 수 있다. 상기 하부 패키지 기판(PB29a)은 플립칩 연결부(INT29a)에 의해 상기 하부 패키지 기판(PB29a)에 전기적으로 연결될 수 있다. 상기 하부 패키지 기판(PB29a) 상에 제공되며 상기 하부 반도체 칩의 측면을 덮는 하부 몰딩막(Ma29a)이 제공될 수 있다. 상기 하부 반도체 패키지(PKG29a)의 상부면에 하부 전자파 차폐 구조체(ESa29a)가 제공될 수 있다. 상기 하부 패키지 기판(PB29a) 하부에 볼 구조체(BS29)가 제공될 수 있다.
상기 상부 반도체 패키지(PKG29b)는 도 59에서와 같이, 상부 패키지 기판(PB29b), 본딩 와이어(WR29), 상부 반도체 칩(CH29b), 접착 부재(BA29) 및 상부 몰딩막(Ma29b)을 포함할 수 있다.
상기 상부 반도체 패키지(PKG29b)와 상기 하부 반도체 패키지(PKG29a) 사이를 전기적으로 연결하는 연결 구조체(IP29)가 제공될 수 있다. 상기 연결 구조체(IP29)는 상기 하부 전자파 차폐 구조체(ESa29a) 및 상기 하부 몰딩막(Ma29a)을 관통하며 상기 하부 패키지 기판(PB29a)과 상기 상부 패키지 기판(PB29b)을 전기적으로 연결할 수 있다.
도 61을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 61을 참조하면, 반도체 패키지(PKG30)는 차례로 적층된 하부 반도체 패키지(PKG30a) 및 상부 반도체 패키지(PKG30b)를 포함할 수 있다. 상기 하부 반도체 패키지(PKG30a)는, 도 60과 같이, 하부 패키지 기판(PB30a), 하부 반도체 칩(CH30a), 연결부(INT30a), 하부 몰딩막(Ma30a) 및 하부 전자파 차폐 구조체(ESa30a)를 포함할 수 있다. 상기 하부 패키지 기판(PB30a) 하부에 볼 구조체(BS30)가 제공될 수 있다.
상기 상부 반도체 패키지(PKG30b)는 도 60에서와 같이, 상부 패키지 기판(PB30b), 본딩 와이어(WR30), 상부 반도체 칩(CH30b), 접착 부재(BA30) 및 상부 몰딩막(Ma30b)을 포함할 수 있다.
상기 상부 반도체 패키지(PKG30b)는 상기 상부 몰딩막(Ma30b)의 상부면 및 측면, 및 상기 상부 패키지 기판(PB30b)의 측면을 덮는 상부 전자파 차폐 구조체(ESa30b)를 포함할 수 있다. 상기 상부 전자파 차폐 구조체(ESa30b)는 차례로 적층된 제1 및 제2 편파기들(Paa30, Pba30)을 포함할 수 있다.
도 62를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 62를 참조하면, 반도체 패키지(PKG31)는 차례로 적층된 하부 반도체 패키지(PKG31a) 및 상부 반도체 패키지(PKG31b), 및 전자파 차폐 구조체(ESa31)를 포함할 수 있다. 상기 전자파 차폐 구조체(ESa31)는 상기 하부 반도체 패키지(PKG31a)의 상부면과 측면을 덮는 하부 전자파 차폐 구조체(ESa31a), 및 상기 상부 반도체 패키지(PKG31b)의 상부면을 덮는 상부 전자파 차폐 구조체(ESa31b)를 포함할 수 있다. 상기 하부 전자파 차폐 구조체(ESa31a)는 차례로 적층된 제1 및 제2 편파기들(Paa31a, Pba31a)을 포함할 수 있다 상기 상부 전자파 차폐 구조체(ESa31b)는 차례로 적층된 제1 및 제2 편파기들(Paa31b, Pba31b)을 포함할 수 있다.
상기 하부 반도체 패키지(PKG31a)는, 도 60과 같이, 하부 패키지 기판(PB31a), 하부 반도체 칩(CH31a), 연결부(INT31a), 하부 몰딩막(Ma31a)을 포함할 수 있다. 상기 하부 패키지 기판(PB31a) 하부에 볼 구조체(BS31)가 제공될 수 있다.
상기 상부 반도체 패키지(PKG31b)는 도 60에서와 같이, 상부 패키지 기판(PB31b), 본딩 와이어(WR31), 상부 반도체 칩(CH31b), 접착 부재(BA31) 및 상부 몰딩막(Ma31b)을 포함할 수 있다.
도 63을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 63을 참조하면, 반도체 패키지(PKG32)는 차례로 적층된 하부 반도체 패키지(PKG32a) 및 상부 반도체 패키지(PKG32b)를 포함할 수 있다. 또한, 상기 반도체 패키지(PKG32)는 상기 하부 반도체 패키지(PKG32a)의 일부를 덮는 제1 전자파 차폐 구조체(ESa32a) 및 상기 상부 반도체 패키지(PKG32)의 상부면을 덮는 제2 전자파 차폐 구조체(ESa32b)를 포함할 수 있다. 상기 제1 및 제2 전자파 차폐 구조체들(ESa32a, ESa32b)은 전자파 차폐 구조체(ESa32)를 구성할 수 있다.
상기 하부 반도체 패키지(PKG31)는 하부 패키지 기판(PB32) 및 하부 반도체 칩(CH32a)을 포함할 수 있다. 상기 하부 패키지 기판(PB32a)과 상기 하부 반도체 칩(CH32a) 사이에 언더필 부재(Ma32b)가 제공될 수 있다. 상기 언더필 부재(Ma32b)는 상기 하부 반도체 칩(CH32a)의 측면 일부 또는 전부를 덮을 수 있다. 상기 하부 반도체 칩(CH32a)은 플립칩 연결부(INT32a)에 의해 상기 하부 패키지 기판(PB32a)에 전기적으로 연결될 수 있다. 상기 하부 패키지 기판(PB32a) 하부에 볼 구조체(BS32)가 제공될 수 있다.
상기 제1 전자파 차폐 구조체(ESa32a)는 상기 하부 반도체 칩(CH32a)의 상부면 및 측면 상에 제공될 수 있다. 상기 제1 전자파 차폐 구조체(ESa32a)는 차례로 적층된 제1 편파기(Paa32a) 및 제2 편파기(Pba32a)를 포함할 수 있다.
상기 상부 반도체 패키지(PKG32)는 상부 패키지 기판(PB32b), 복수의 반도체 칩들(CH326), 몰딩 막(Ma32b)을 포함할 수 있다. 상기 상부 반도체 칩들(CH326)은 상기 상부 패키지 기판(PB32b) 상에서 차례로 적층될 수 있다. 상기 상부 반도체 칩들(CH326)은 접착 부재(BA32)에 의해 접착될 수 있다. 상기 상부 반도체 칩들(CH326)과 상기 상부 패키지 기판(PB32b)을 전기적으로 연결하는 본딩 와이어(WR32)가 제공될 수 있다. 상기 상부 몰딩 막(Ma32b)은 상기 상부 패키지 기판(PB32b) 상에 제공되며 상기 상부 반도체 칩들(CH326) 및 상기 본딩 와이어(WR32)를 덮도록 제공될 수 있다. 상기 제2 전자파 차폐 구조체(ESa32b)는 상기 상부 몰딩 막(Ma32b)의 상부면을 덮을 수 있다. 상기 상부 반도체 패키지(PKG32b)와 상기 하부 반도체 패키지(PKG32a) 사이를 전기적으로 연결하는 연결 구조체(IP32)가 제공될 수 있다. 상기 하부 패키지 기판(PB32) 하부에 볼 구조체(BS32)가 제공될 수 있다.
도 64를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 64를 참조하면, 반도체 패키지(PKG33)는 차례로 적층된 하부 반도체 패키지(PKG33a) 및 상부 반도체 패키지(PKG33b)를 포함할 수 있다. 또한, 상기 반도체 패키지(PKG33)는 상기 하부 반도체 패키지(PKG33a)의 상부면을 덮는 제1 전자파 차폐 구조체(ESa33a) 및 상기 상부 반도체 패키지(PKG33b)의 상부면을 덮는 제2 전자파 차폐 구조체(ESa33b)를 포함할 수 있다. 상기 제1 및 제2 전자파 차폐 구조체들(ESa33a, ESa33b)의 각각은 차례로 적층된 제1 편파기(Paa33a, Paa33b) 및 제2 편파기(Pba33a, Pba33b)를 포함할 수 있다.
상기 하부 반도체 패키지(PKG33a)는, 도 63에서와 같이, 하부 패키지 기판(PB33a), 하부 반도체 칩(CH33a), 언더필 부재(Ma33b) 및 플립칩 연결부(INT33a)를 포함할 수 있다..
상기 상부 반도체 패키지(PKG33b)는 상부 패키지 기판(PB33b), 복수의 반도체 칩들(CH33b), 몰딩 막(Ma33b), 접착 부재(BA33) 및 본딩 와이어(WR33)를 포함할 수 있다. 상기 상부 반도체 패키지(PKG33b)와 상기 하부 반도체 패키지(PKG33a) 사이를 전기적으로 연결하는 연결 구조체(IP33)가 제공될 수 있다. 상기 하부 패키지 기판(PB33) 하부에 볼 구조체(BS33)가 제공될 수 있다.
도 65를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 반도체 패키지 구조체에 대하여 설명하기로 한다.
도 65를 참조하면, 반도체 패키지(PKG34)는 차례로 적층된 하부 반도체 패키지(PKG34a) 및 상부 반도체 패키지(PKG34b)를 포함할 수 있다. 또한, 상기 반도체 패키지(PKG34)는 상기 하부 반도체 패키지(PKG34a)의 내부에 제공된 제1 전자파 차폐 구조체(ESa34a) 및 상기 상부 반도체 패키지(PKG34b)의 상부면을 덮는 제2 전자파 차폐 구조체(ESa34b)를 포함할 수 있다. 상기 제1 및 제2 전자파 차폐 구조체들(ESa34a, ESa34b)의 각각은 차례로 적층된 제1 편파기(Paa34a, Paa34b) 및 제2 편파기(Pba34a, Pba34b)를 포함할 수 있다.
상기 하부 반도체 패키지(PKG34)는 하부 패키지 기판(PB34a) 및 하부 반도체 칩(CH34a)을 포함할 수 있다. 상기 하부 패키지 기판(PB34a)과 상기 하부 반도체 칩(CH34a) 사이에 언더필 부재(Ma34b)가 제공될 수 있다. 상기 하부 반도체 칩(CH34a)은 플립칩 연결부(INT34a)에 의해 상기 하부 패키지 기판(PB34a)에 전기적으로 연결될 수 있다. 상기 제1 전자파 차폐 구조체(ESa34a)는 상기 하부 반도체 칩(CH34a)을 덮을 수 있다. 더 나아가, 상기 하부 반도체 패키지(PKG34a)는 상기 제1 전자파 차폐 구조체(ESa34a) 상에 제공된 하부 몰딩막(Ma34a)을 포함할 수 있다.
상기 상부 반도체 패키지(PKG34b)는, 도 63과 마찬가지로, 상부 패키지 기판(PB34b), 복수의 반도체 칩들(CH34b), 본딩 와이어(WR34), 및 상부 몰딩 막(Ma34b)을 포함할 수 있다.
상기 상부 반도체 패키지(PKG34b)와 상기 하부 반도체 패키지(PKG34a) 사이를 전기적으로 연결하는 연결 구조체(IP34)가 제공될 수 있다. 상기 하부 패키지 기판(PB34a) 하부에 볼 구조체(BS34)가 제공될 수 있다.
이하에서, 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 장치에 대하여 설명하기로 한다.
도 66를 참조하여, 본 발명의 기술적 사상의 일 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 66을 참조하면, 회로 기판(100a) 상에 서로 이격된 제1 반도체 패키지(PKG28), 제2 반도체 패키지(PKGB1), 제3 반도체 패키지(PKGC1) 및 안테나 유닛(AT1)이 제공될 수 있다. 상기 회로 기판(100a)은 보드 또는 인쇄회로 기판일 수 있다. 상기 제1 반도체 패키지(PKGA1)는 제1 반도체 칩(PCH1a)을 포함하고, 상기 제2 반도체 패키지(PKGB1)는 제2 반도체 칩(PCH1b)을 포함하고, 상기 제3 반도체 패키지(PKGC1)는 제3 반도체 칩(PCH1c)을 포함할 수 있다.
몇몇 실시예들에서, 상기 제1 반도체 패키지(PKGA1)의 상부면 및 측면을 덮는 제1 전자파 차폐 구조체(ESS1_1)가 제공되고, 상기 제2 반도체 패키지(PKGB1)의 상부면 및 측면을 덮는 제2 전자파 차폐 구조체(ESS1_2)가 제공될 수 있다. 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)의 각각은 제1 편파기(ESS1_1a, ESS1_2a) 및 제2 편파기(ESS1_1b, ESS1_2b)를 포함할 수 있다. 몇몇 실시예들에서, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)은 절연성일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)은 도전성이거나, 또는 도전성 물질을 포함하는 구조체일 수 있다.
상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1)과, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2) 사이의 위치관계는 예시적인 것이고, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 및 제2 반도체 패키지들(PKGA1, PKGB1) 중 어느 하나는 앞의 실시예들에서 설명한 바와 같이, 전자파 차폐 구조체에 의하여 보호되는 반도체 소자들 또는 반도체 패키지들 중 어느 하나일 수 있다.
상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1), 및 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)을 덮는 도전성 전자파 차폐 구조체(CS1)가 제공될 수 있다. 상기 도전성 전자파 차폐 구조체(CS1)는 상부 플레이트(CST1) 및 상기 상부 플레이트(CST1)의 가장자리로부터 상기 회로 기판(100a)으로 연장된 측벽 구조체(CSS1)를 포함할 수 있다. 상기 도전성 전자파 차폐 구조체(CS1)는 쉴드 캔일 수 있다. 상기 도전성 전자파 차폐 구조체(CS1)는 스테인리스 또는 티타늄을 포함하는 금속 재질로 이루어질 수 있다.
상기 도전성 전자파 차폐 구조체(CS1)와 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2) 사이에는 빈 공간(AS1)이 형성될 수 있다.
상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1) 사이에는 상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1)의 측벽들을 덮는 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)이 제공될 수 있다. 따라서, 상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1) 중 어느 하나의 패키지에서 발생하는 전자파는 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)에 의해 차단되어 인접하는 다른 반도체 패키지에 영향을 주지 않을 수 있다.
또한, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2) 및 상기 도전성 전자파 차폐 구조체(CS1)로 인하여, 외부로부터 발생한 전자파로부터 상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1)을 보호할 수 있고, 반대로 상기 제1 및 제2 반도체 패키지들(PKGA1, PKGB1)에서 발생하는 전자파로부터 외부의 전자기기 및 인체를 보호할 수 있다. 즉, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2) 및 상기 도전성 전자파 차폐 구조체(CS1)는 외부의 전자파로부터 상기 제1 및 제2 반도체 칩들(PCH1a, PCH1b)을 보호할 수 있다. 또한, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2) 및 상기 도전성 전자파 차폐 구조체(CS1)는 상기 제1 및 제2 반도체 칩들(PCH1a, PCH1b)로부터 발생하는 전자파가 외부의 전자 기기 및 인체에 영향을 주는 것을 방지할 수 있다.
한편, 상기 도전성 전자파 차폐 구조체(ES1)는 상기 회로 기판(100a)의 접지 패드(GPa)를 통하여 접지(ground)될 수 있다. 그렇지만, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)은 접지되지 않을 수 있다. 따라서, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)을 별도로 접지시키지 않고서도, 상기 제1 및 제2 전자파 차폐 구조체들(ESS1_1, ESS1_2)을 이용하여 전자파를 차단시킬 수 있다.
도 67을 참조하여, 본 발명의 기술적 사상의 다른 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 67을 참조하면, 도 66에서와 같이, 회로 기판(100b) 상에 서로 이격된 제1 반도체 패키지(PKGA2), 제2 반도체 패키지(PKGB2), 제3 반도체 패키지(PKGC2) 및 안테나 유닛(AT2)이 제공될 수 있다. 상기 제1 반도체 패키지(PKGA2)는 제1 반도체 칩(PCH2a)을 포함하고, 상기 제2 반도체 패키지(PKGB2)는 제2 반도체 칩(PCH2b)을 포함하고, 상기 제3 반도체 패키지(PKGC2)는 제3 반도체 칩(PCH2c)을 포함할 수 있다.
상기 제1 반도체 패키지(PKGA2)의 상부면 및 측면을 덮는 제1 전자파 차폐 구조체(ESS2)가 제공될 수 있다. 상기 제1 전자파 차폐 구조체(ESS2)는 앞의 실시예들에서와 같이 제1 편파기 및 제2 편파기를 포함할 수 있다. 상기 제1 전자파 차폐 구조체(ESS2)는 절연성 또는 도전성 일 수 있다.
상기 회로 기판(100b) 상에 상기 제1 및 제2 반도체 패키지들(PKGA2, PKGB2), 및 상기 제1 전자파 차폐 구조체(ESS2)를 덮는 도전성 전자파 차폐 구조체(CS2)가 제공될 수 있다. 상기 도전성 전자파 차폐 구조체(CS2)는 상기 회로기판(100b)의 접지 패드(GPb)를 통하여 상기 회로 기판(100b)에 접지될 수 있다.
따라서, 상기 제1 전자파 차폐 구조체(ESS2)는 상기 제1 반도체 패키지(PKGA2) 내의 상기 제1 반도체 칩(PCH2a)의 상부면 및 측면을 덮도록 제공될 수 있다. 그리고, 상기 제1 전자파 차폐 구조체(ESS2)의 일부분은 상기 제1 및 제2 반도체 패키지들(PKGA2, PKGB2) 사이에 위치할 수 있다. 따라서, 상기 제1 전자파 차폐 구조체(ESS2)는 상기 제1 반도체 패키지(PKGA2)에서 발생하는 전자파로부터 상기 제2 반도체 패키지(PKGB2)를 보호할 수 있고, 상기 제2 반도체 패키지(PKGB2)에서 발생하는 전자파로부터 상기 제1 반도체 패키지(PKGA2)를 보호할 수 있다.
도 68을 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 68을 참조하면, 회로 기판(100c) 상에 서로 이격된 제1 반도체 패키지(PKGA3), 제2 반도체 패키지(PKGB3), 제3 반도체 패키지(PKGC3) 및 안테나 유닛(AT3)이 제공될 수 있다. 상기 제1 반도체 패키지(PKGA3)는 제1 반도체 칩(PCH3a)을 포함하고, 상기 제2 반도체 패키지(PKGB3)는 제2 반도체 칩(PCH3b)을 포함하고, 상기 제3 반도체 패키지(PKGC3)는 제3 반도체 칩(PCH3c)을 포함할 수 있다.
상기 제1 반도체 패키지(PKGA3)의 상부면 및 측면을 덮으면서, 상기 제2 반도체 패키지(PKGB2)의 상부면 및 측면을 덮는 제1 전자파 차폐 구조체(ESS3)가 제공될 수 있다. 상기 제1 전자파 차폐 구조체(ESS3)는 앞의 실시예들과 마찬가지로 제1 편파기 및 제2 편파기를 포함할 수 있다. 또한, 상기 제1 전자파 차폐 구조체(ESS3)는 절연성 또는 도전성일 수 있다. 상기 제1 전자파 차폐 구조체(ESS3)는 상기 패키지의 상부면들을 덮는 부분(ESS3t), 패키지들의 측면을 덮는 부분(ESS3s) 및 상기 회로 기판(100c)을 덮는 부분(ESS3b)를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(PKGA3, PKGB3), 및 상기 제1 전자파 차폐 구조체(ESS3)를 덮는 도전성 전자파 차폐 구조체(CS3)가 제공될 수 있다. 상기 도전성 전자파 차폐 구조체(CS3)는 상기 회로기판(100c)의 접지 패드(GPc)를 통하여 상기 회로 기판(100c)에 접지될 수 있다.
도 69를 참조하여, 본 발명의 기술적 사상의 또 다른 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 69를 참조하면, 회로 기판(100d) 상에 서로 이격된 제1 반도체 패키지(PKGA4), 제2 반도체 패키지(PKGB4), 제3 반도체 패키지(PKGC4) 및 안테나 유닛(AT4)이 제공될 수 있다. 상기 제1 반도체 패키지(PKGA4)는 제1 반도체 칩(PCH4a)을 포함하고, 상기 제2 반도체 패키지(PKGB4)는 제2 반도체 칩(PCH4b)을 포함하고, 상기 제3 반도체 패키지(PKGC4)는 제3 반도체 칩(PCH4c)을 포함할 수 있다.
상기 제1 반도체 패키지(PKGA4) 및 상기 제2 반도체 패키지(PKGB4)의 상부면들을 동시에 덮으면서, 서로 마주보지 않는 상기 제1 및 제2 반도체 패키지들(PKGA4, PKGB4)의 측면들을 덮는 제1 전자파 차폐 구조체(ESS4)가 제공될 수 있다. 즉, 상기 제1 전자파 차폐 구조체(ESS4)는 상기 제1 및 제2 반도체 패키지들(PKGA4, PKGB4) 사이를 빈 공간(AS4a)으로 남겨두고 상기 제1 및 제2 반도체 패키지들(PKGA4, PKGB4)을 덮을 수 있다. 상기 제1 전자파 차폐 구조체(ESS4)는 제1 편파기 및 제2 편파기를 포함할 수 있다. 상기 제1 전자파 차폐 구조체(ESS4)는 절연성일 수 있다. 이와는 달리, 상기 제1 전자파 차폐 구조체(ESS4)는 도전성 물질을 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(PKGA4, PKGB4), 및 상기 제1 전자파 차폐 구조체(ESS4)를 덮는 도전성 전자파 차폐 구조체(CS4)가 제공될 수 있다. 상기 도전성 전자파 차폐 구조체(CS4)는 상기 회로기판(100d)의 접지 패드(GPd)를 통하여 상기 회로 기판(100d)에 접지될 수 있다.
도 70을 참조하여, 본 발명의 기술적 사상의 다른 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 70을 참조하면, 회로 기판(100e) 상에 서로 이격된 제1 반도체 패키지(PKGA5), 제2 반도체 패키지(PKGB5), 제3 반도체 패키지(PKGC5) 및 안테나 유닛(AT5)이 제공될 수 있다. 상기 제1 반도체 패키지(PKGA5)는 제1 반도체 칩(PCH5a)을 포함하고, 상기 제2 반도체 패키지(PKGB5)는 제2 반도체 칩(PCH5b)을 포함하고, 상기 제3 반도체 패키지(PKGC5)는 제3 반도체 칩(PCH5c)을 포함할 수 있다.
상기 제1 내지 제3 반도체 패키지들(PKGA5, PKGB5, PKGC5)이 제공된 상기 회로 기판(100e)의 표면 상에 제공되며, 상기 제1 내지 제3 반도체 패키지들(PKGA5, PKGB5, PKGC5)을 덮는 절연성 전자파 차폐 구조체(ESS5)가 제공될 수 있다. 이 경우에, 상기 절연성 전자파 차폐 구조체(ESS5)는 상기 안테나 유닛(AT5)을 덮지 않을 수 있다.
상기 절연성 전자파 차폐 구조체(ESS5)의 일부를 덮으며, 상기 제1 및 제2 반도체 패키지들(PKGA5, PKGB5)을 덮는 도전성 전자파 차폐 구조체(CS5)가 제공될 수 있다. 이 경우에, 상기 도전성 전자파 차폐 구조체(CS5)는 상기 절연성 전자파 차폐 구조체(ESS5)를 관통하며 상기 회로 기판(100e)의 접지 패드(GPe)를 통하여 상기 회로 기판(100e)에 접지 될 수 있다.
상기 절연성 전자파 차폐 구조체(ESS5)는 상기 도전성 전자파 차폐 구조체(CS5) 내의 패키지를 덮는 부분(ESS5a), 상기 도전성 전자파 차폐 구조체(CS5) 밖의 패키지를 덮는 부분(ESS5b), 및 상기 회로 기판(100e)을 덮는 부분(ESS5c)를 포함할 수 있다.
따라서, 제1 및 제2 반도체 패키지들(PKGA5, PKGB5)은 상기 도전성 전자파 차폐 구조체(CS5) 및 상기 절연성 전자파 차폐 구조체(ESS5)에 의하여 이중으로 전자파로부터 차폐되고, 상기 제3 반도체 패키지(PKGC5)는 상기 절연성 전자파 차폐 구조체(ESS5)에 의하여 전자파로부터 차폐될 수 있다.
도 71을 참조하여, 본 발명의 기술적 사상의 다른 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 71을 참조하면, 회로 기판(100f) 상에 서로 이격된 제1 반도체 패키지(PKGA6), 제2 반도체 패키지(PKGB6) 및 안테나 유닛(AT6)이 제공될 수 있다.
상기 회로 기판(100f) 상에 상기 제1 및 제2 반도체 패키지들(PKGA6, PKGB6)을 덮고, 상기 안테나 유닛(AT6)은 덮지 않는 절연성 전자파 차폐 구조체(ESS6)가 제공될 수 있다. 상기 절연성 전자파 차폐 구조체(ESS6)는 상기 제1 및 제2 반도체 패키지들(PKGA6, PKGB6)의 상부면들을 덮는 부분, 상기 제1 및 제2 반도체 패키지들(PKGA6, PKGB6)의 측면들을 덮는 부분, 및 상기 회로 기판(100f)의 상부면을 덮는 부분을 포함할 수 있다. 따라서, 상기 제1 및 제2 반도체 패키지들(PKGA6, PKGB6)의 상부면들과 측면들은 상기 절연성 전자파 차폐 구조체(ESS6)에 의해 전자파로부터 차폐될 수 있다. 상기 절연성 전자파 차폐 구조체(ESS6)는 앞의 실시예들에서 설명한 것과 같이 차례로 적층된 제1 편파기 및 제2 편파기를 포함할 수 있다.
도 72를 참조하여, 본 발명의 기술적 사상의 다른 실시예에 의한 전자 장치에 대하여 설명하기로 한다.
도 72를 참조하면, 회로 기판(100g) 상에 서로 이격된 제1 반도체 패키지(PKGA7), 제2 반도체 패키지(PKGB7) 및 안테나 유닛(AT7)이 제공될 수 있다.
상기 회로 기판(100g) 상에 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)을 덮고, 상기 안테나 유닛(AT7)은 덮지 않는 절연성 전자파 차폐 구조체(ESS7)가 제공될 수 있다.
상기 절연성 전자파 차폐 구조체(ESS6)는 상기 제1 반도체 패키지(PKGA7)의 상부면을 덮으면서 상기 제2 반도체 패키지(PKGB7)의 상부면을 덮도록 연장될 수 있다. 따라서, 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7) 사이에 제1 빈 공간(AS7a)이 형성될 수 있다. 또한, 상기 절연성 전자파 차폐 구조체(ESS6)는 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 상부면들로부터 상기 회로 기판(100g)의 상부면을 덮도록 연장될 수 있다. 상기 절연성 전자파 차폐 구조체(ESS6)는 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 측면을 둘러싸며 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 상부면을 덮을 수 있다. 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 측면을 둘러싸는 상기 절연성 전자파 차폐 구조체(ESS6)의 부분과, 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 측면 사이에는 제2 빈 공간(AS7b)가 형성될 수 있다. 즉, 상기 절연성 전자파 차례 구조체(ESS7)는 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 측면들을 직접적으로 덮지 않고, 상기 제1 및 제2 반도체 패키지들(PKGA7, PKGB7)의 측면들과 이격될 수 있다.한편, 도 66 내지 도 72에서 설명한 반도체 패키지와 전자파 차폐 구조체 사이의 배치 형태는 예시적인 것으로써, 본 발명의 기술적 사상은 도 1 내지 도 11, 및 도 20 내지 도 66의 실시예들 중 어느 하나 또는 둘 이상의 실시예가 적용되어 전자파로부터 보호 또는 차단되는 반도체 패키지가 도 66 내지 도 72에서 설명한 회로 기판 상에 배치되는 것을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 의한 전자 시스템에 대하여 설명하기로 한다.
도 73을 참조하면, 전자 장치(200)는 저장 장치(210), 제어 장치(220) 및 입/출력 장치(230)를 포함할 수 있다. 상기 입/출력 장치(230)는 입력장치(233), 디스플레이 장치(236) 및 무선 통신 장치(239)를 포함할 수 있다.
상기 저장 장치(210)는 하드 디스크 드라이브 저장 장치, 비휘발성 메모리(예를 들면, 플래시 메모리 또는 기타 EEPROM), 휘발성 메모리(예를 들면, 배터리 기반 SDRAM 또는 DRAM) 등과 같은 하나 이상의 상이한 유형의 저장 장치를 포함할 수 있다. 상기 저장 장치(210)는 본 발명의 기술적 사상에 의한 실시예들 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 저장 장치(210)는 본 발명의 기술적 사상에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다.
상기 제어 장치(220)는 전자 장치(200)의 동작을 제어하는데 이용될 수 있다. 예를 들어, 상기 제어 장치(220)는 마이크로 프로세서 등을 포함할 수 있다. 상기 제어 장치(220)는 본 발명의 기술적 사상에 의한 실시예들 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 제어 장치(220)는 본 발명의 기술적 사상에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다.
상기 입/출력 장치(230)는 전자 장치(200)에 데이터가 공급되게 하고 전자 장치(200)로부터 외부 장치들로 데이터가 제공되게 하기 위해 이용될 수 있다. 예를 들어, 디스플레이 스크린, 버튼, 포트, 터치 스크린, 조이스틱, 클릭 휠, 스크롤링 휠, 터치 패드, 키 패드, 키보드, 마이크, 카메라 등을 포함할 수 있다.
무선 통신 장치(239)는 하나 이상의 집적 회로, 전력 증폭기 회로, 수동 RF 컴포넌트, 하나 이상의 안테나, 및 RF 무선 신호를 처리하기 위한 기타 회로로 형성되는 라디오-주파수(RF) 송수신기 회로와 같은 통신 회로를 포함할 수 있다. 무선 신호들은 또한 광을 이용하여(예를 들면, 적외선 통신을 이용하여) 송신될 수 있다.
본 발명의 기술적 사상의 실시예들에 의한 전자 장치에 대하여 설명하기로 한다.
도 74를 참조하면, 내부 공간을 갖는 하우징(300)이 제공될 수 있다. 상기 하우징(300)은 플라스틱, 유리, 세라믹 또는 금속 등과 같은 물질, 또는 이들 물질이 혼합된 형태로 형성될 수 있다. 상기 하우징(300)의 내부면에 제1 절연성 전자파 차폐 구조체(315)가 제공될 수 있다. 상기 제1 절연성 전자파 차폐 구조체(315)는 차례로 적층된 제1 및 제2 편파기들(310, 313)을 포함할 수 있다.
몇몇 실시예들에서, 전자 장치가 상기 제1 절연성 전자파 차폐 구조체(315)를 채택함으로 인하여, 상기 하우징(300)을 구성하는 물질 중에서 실질적으로 전자파를 차단할 수 없는 플라스틱의 비중을 높일 수 있다. 즉, 전자 장치가 상기 제1 절연성 전자파 차폐 구조체(315)를 채택함으로 인하여, 상기 하우징(300)에서 플라스틱보다 상대적으로 무거우면서 전자파를 차단할 수 있는 금속의 비중을 감소시킬 수 있으므로, 전자 장치의 전체 무게를 감소시킬 수 있다.
상기 하우징(300)의 내부 공간에 처리 장치(320)가 제공될 수 있다. 상기 처리 장치(320)는 제어 장치 및 저장 장치를 포함할 수 있다. 또한, 상기 처리 장치(320)는 앞에서 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자, 반도체 패키지 또는 전자 장치를 포함할 수 있다. 예를 들어, 상기 처리 장치(320)는 도 66에서 설명한 도전성 차폐 구조체(CS1)와 같은 도전성 전자파 차폐 구조체(CS)를 포함하고, 도 66에서 설명한 절연성 전자파 차폐 구조체(ESS1_1)와 같은 절연성 전자파 차폐 구조체(IS)를 포함할 수 있다. 그리고, 상기 절연성 전자파 차폐 구조체(IS)는 상기 도전성 전자파 차폐 구조체(CS) 내에 제공될 수 있다. 따라서, 상기 처리 장치(IS)를 구성하는 전자 부품은 상기 절연성 전자파 차폐 구조체(IS)과 상기 도전성 전자파 차폐 구조체(CS)에 의하여 이중으로 전자파로부터 차폐될 수 있다.
상기 하우징(300)의 내부 공간에 전원 연결부(353)에 의해 상기 처리 장치(320)와 연결된 전원 공급부(350)이 제공될 수 있다. 예를 들어, 전자 장치가 휴대용 전자기기 인 경우에, 상기 전원 공급부(350)는 배터리일 수 있다.
상기 하우징(300)의 일측에 제공 또는 결합되며, 상기 처리 장치(320)와 연결부(363)에 의해 전기적으로 연결된 입/출력 장치(360)가 제공될 수 있다. 상기 입/출력 장치(360)는 디스플레이, 터치 스크린 등을 포함할 수 있다. 여기서, 디스플레이의 디스플레이 면은 상기 하부징(300)의 외부로 노출될 수 있다. 상기 하우징(300) 내부 및 상기 하우징(300)의 일부에 제공된 무선 통신 유닛(339)를 포함할 수 있다. 상기 무선 통신 유닛(339)은 송수신기 회로 부분(330), 안테나(333), 및 상기 안테나(333)와 상기 송수신기 회로 부분(330)을 연결하는 연결부(336)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.

Claims (21)

  1. 회로 기판;
    상기 회로 기판 상의 제1 반도체 패키지;
    상기 회로 기판 상에 제공되며, 상기 제1 반도체 패키지와 이격된 제2 반도체 패키지;
    상기 제1 반도체 패키지의 상부면 및 측면 상에 제공된 절연성 전자파 차폐 구조체; 및
    상기 회로 기판 상에 제공되며, 상기 제1 및 제2 반도체 패키지들, 및 상기 절연성 전자파 차폐 구조체를 덮는 도전성 전자파 차폐 구조체를 포함하되,
    상기 절연성 전자파 차폐 구조체는 제1 투과축을 갖는 제1 편파기 및 상기 제1 투과축과 직교하는 제2 투과축을 갖는 제2 편파기를 포함하고,
    상기 제1 편파기는 제1 베이스 상에 제공되며, 도전성 물질을 포함하는 서로 이격된 라인 패턴들인 제1 패턴들을 포함하고,
    상기 제2 편파기는 제2 베이스 상에 제공되며, 도전성 물질을 포함하는 서로 이격된 상기 제1 패턴들과 직교하는 라인 패턴들인 제2 패턴들을 포함하는 전자 장치.
  2. 삭제
  3. 패키지 기판;
    상기 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩 상의 제1 전자파 차폐 구조체; 및
    상기 패키지 기판 및 상기 제1 반도체 칩을 덮는 몰딩막을 포함하되,
    상기 제1 전자파 차폐 구조체는 제1 투과축을 갖는 제1 편파기 및 상기 제1 투과축과 다른 제2 투과축을 갖는 제2 편파기를 포함하고,
    상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩 상의 상기 몰딩막의 상부면을 덮는 부분 및 상기 몰딩막의 측면을 덮는 부분을 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩의 상부면 상에 제공된 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩의 상부면 및 측면 상에 제공된 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 제1 전자파 차폐 구조체는 절연성인 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 패키지 기판과 상기 제1 반도체 칩 사이의 언더필 부재를 더 포함하되,
    상기 언더필 부재는 상기 제1 반도체 칩의 측벽을 덮고,
    상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩의 상부면을 덮는 부분 및 상기 언더필 부재의 측면을 덮는 부분을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 전자파 차폐 구조체는 상기 패키지 기판의 상부면을 덮는 부분을 더 포함하는 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 제 3 항에 있어서,
    상기 제1 전자파 차폐 구조체는 상기 패키지 기판의 측면을 덮는 부분을 더 포함하는 반도체 패키지.
  12. 제 3 항에 있어서,
    상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩의 상부면을 덮는 부분으로부터 상기 제1 반도체 칩 주변의 상기 패키지 기판을 덮도록 연장된 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제1 반도체 칩의 측면과 상기 전자파 차폐 구조체 사이의 빈 공간을 더 포함하는 반도체 패키지.
  14. 제 3 항에 있어서,
    상기 패키지 기판 상의 제2 반도체 칩을 더 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 제2 반도체 칩은 상기 패키지 기판과 상기 제1 반도체 칩 사이에 제공된 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩과 수평적으로 이격된 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제1 전자파 차폐 구조체는 상기 제1 반도체 칩을 덮으면서 상기 제2 반도체 칩을 덮도록 연장된 반도체 패키지.
  18. 제 16 항에 있어서,
    상기 제2 반도체 칩 상의 제2 전자파 차폐 구조체를 더 포함하되, 상기 제2 전자파 차폐 구조체는 제3 투과축을 갖는 제3 편파기 및 상기 제3 투과축과 직교하는 제4 투과축을 갖는 제4 편파기를 포함하되,
    상기 제1 투과축과 상기 제2 투과축은, 평면상에서, 직교하는 반도체 패키지.
  19. 제 3 항에 있어서,
    상기 패키지 기판의 어느 한 면 상에 제공된 제2 전자파 차폐 구조체를 더 포함하는 반도체 패키지.
  20. 내부 공간을 갖는 하우징;
    상기 하우징 내부면에 제공된 제1 절연성 전자파 차폐 구조체;
    상기 하우징의 내부 공간에 제공된 처리 장치; 및
    상기 처리 장치 내에 제공된 제2 절연성 전자파 차폐 구조체를 포함하되, 상기 제1 및 제2 절연성 전자파 차폐 구조체들 중 어느 하나는 차례로 적층된 제1 편파기 및 제2 편파기를 포함하고,
    상기 제1 편파기는 제1 베이스 상에 제공되며, 도전성 물질을 포함하는 서로 이격된 라인 패턴들인 제1 패턴들을 포함하고,
    상기 제2 편파기는 제2 베이스 상에 제공되며, 도전성 물질을 포함하는 서로 이격된 상기 제1 패턴들과 직교하는 라인 패턴들인 제2 패턴들을 포함하고,
    상기 제1 편파기는 제1 투과축을 갖고, 상기 제2 편파기는, 평면상에서, 상기 제1 투과축과 수직적으로 교차하는 제2 투과축을 갖는 전자 장치.
  21. 제 20 항에 있어서,
    상기 하우징과 결합된 입/출력 장치를 더 포함하되, 상기 입/출력 장치는 상기 하우징 외부로 노출된 디스플레이 면을 포함하는 전자 장치.
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US13/437,285 US8736032B2 (en) 2011-05-30 2012-04-02 Semiconductor device, semiconductor package, and electronic device
DE102012104345.0A DE102012104345B4 (de) 2011-05-30 2012-05-21 Halbleitervorrichtung, Halbleitergehäuse und elektronische Vorrichtung
JP2012120828A JP6041533B2 (ja) 2011-05-30 2012-05-28 半導体素子、半導体パッケージ、及び電子装置
TW101119044A TWI557873B (zh) 2011-05-30 2012-05-29 半導體裝置、半導體封裝以及電子裝置
CN201210171275.2A CN102867813B (zh) 2011-05-30 2012-05-29 电子装置
US14/254,969 US9496226B2 (en) 2011-05-30 2014-04-17 Semiconductor device, semiconductor package, and electronic device

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
TWI553825B (zh) * 2013-01-11 2016-10-11 日月光半導體製造股份有限公司 堆疊式封裝模組與其製造方法
TWI497680B (zh) * 2013-03-01 2015-08-21 Advanced Semiconductor Eng 半導體封裝結構與其製造方法
CN107658275A (zh) * 2013-05-31 2018-02-02 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US9655253B2 (en) * 2013-07-25 2017-05-16 Cyntec Co., Ltd. Method of fabrication of encapsulated electronics devices mounted on a redistribution layer
US9160825B2 (en) * 2013-10-30 2015-10-13 Taiyo Yuden Co., Ltd. Communication module
JP5505915B1 (ja) * 2013-10-30 2014-05-28 太陽誘電株式会社 通信モジュール
TWI549233B (zh) * 2014-01-17 2016-09-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9406650B2 (en) 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US20150287697A1 (en) 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
CN105336629B (zh) * 2014-08-08 2018-11-27 日月光半导体制造股份有限公司 电子封装模块的制造方法以及电子封装模块
KR102334399B1 (ko) * 2014-12-09 2021-12-02 주식회사 솔루엠 반도체 패키지
US9748184B2 (en) * 2015-10-15 2017-08-29 Micron Technology, Inc. Wafer level package with TSV-less interposer
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
CN109155303B (zh) * 2016-04-19 2020-05-22 天工方案公司 射频模块的选择性屏蔽
US10224255B2 (en) * 2016-06-14 2019-03-05 Nxp Usa, Inc. Shielded and packaged electronic devices, electronic assemblies, and methods
TWI692935B (zh) 2016-12-29 2020-05-01 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10553542B2 (en) * 2017-01-12 2020-02-04 Amkor Technology, Inc. Semiconductor package with EMI shield and fabricating method thereof
US10056337B2 (en) * 2017-01-23 2018-08-21 International Business Machines Corporation Thin 3D die with electromagnetic radiation blocking encapsulation
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
US10522505B2 (en) * 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US10510679B2 (en) * 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
CN108601241B (zh) 2018-06-14 2021-12-24 环旭电子股份有限公司 一种SiP模组及其制造方法
US11355452B2 (en) 2018-08-10 2022-06-07 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10804217B2 (en) 2018-08-10 2020-10-13 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10438901B1 (en) * 2018-08-21 2019-10-08 Qualcomm Incorporated Integrated circuit package comprising an enhanced electromagnetic shield
KR102662146B1 (ko) 2018-12-17 2024-05-03 삼성전자주식회사 반도체 패키지
CN110534502B (zh) * 2019-07-26 2021-12-10 南通通富微电子有限公司 封装结构
KR102304963B1 (ko) * 2019-10-18 2021-09-27 엔트리움 주식회사 반도체 패키지
CN114792634B (zh) * 2022-06-27 2022-08-26 威海市泓淋电力技术股份有限公司 一种柔性封装结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002335094A (ja) * 2001-03-19 2002-11-22 Hewlett Packard Co <Hp> 基板レベルのｅｍｉシールド
JP2003174280A (ja) * 2001-12-07 2003-06-20 Hitachi Metals Ltd 電磁波吸収体およびその製造方法ならびに電子機器
US20040231872A1 (en) * 2003-04-15 2004-11-25 Wavezero, Inc. EMI shielding for electronic component packaging
WO2008043012A2 (en) * 2006-10-04 2008-04-10 Texas Instruments Incorporated Package-level electromagnetic interference shielding

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132150A (ja) * 1983-01-18 1984-07-30 Hitachi Metals Ltd ハイブリツドｉｃ
FI117224B (fi) * 1994-01-20 2006-07-31 Nec Tokin Corp Sähkömagneettinen häiriönpoistokappale, ja sitä soveltavat elektroninen laite ja hybridimikropiirielementti
JP2002334954A (ja) * 2001-05-08 2002-11-22 Tdk Corp 電子装置およびその製造方法ならびに電子部品保護用キャップおよびその製造方法
EP1444701A4 (en) * 2001-07-27 2005-01-12 Eikos Inc CONFORMAL COATINGS CONTAINING CARBON NANOTUBES
JP2003273571A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 素子間干渉電波シールド型高周波モジュール
JP4403407B2 (ja) * 2005-02-03 2010-01-27 ソニー株式会社 半導体装置およびその製造方法
WO2008129886A1 (ja) * 2007-04-16 2008-10-30 Sharp Kabushiki Kaisha 表示装置、表示装置の駆動装置、電子機器
US7821110B2 (en) * 2007-05-11 2010-10-26 International Business Machines Corporation Circuit structures and methods with BEOL layer(s) configured to block electromagnetic interference
US8178956B2 (en) 2007-12-13 2012-05-15 Stats Chippac Ltd. Integrated circuit package system for shielding electromagnetic interference
KR100877551B1 (ko) 2008-05-30 2009-01-07 윤점채 전자파 차폐 기능을 갖는 반도체 패키지, 그 제조방법 및 지그
US7851893B2 (en) * 2008-06-10 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of connecting a shielding layer to ground through conductive vias
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR101046250B1 (ko) 2008-12-18 2011-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 전자파 차폐장치
US20100157566A1 (en) * 2008-12-19 2010-06-24 Robert Bogursky Electronic shield assembly and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002335094A (ja) * 2001-03-19 2002-11-22 Hewlett Packard Co <Hp> 基板レベルのｅｍｉシールド
JP2003174280A (ja) * 2001-12-07 2003-06-20 Hitachi Metals Ltd 電磁波吸収体およびその製造方法ならびに電子機器
US20040231872A1 (en) * 2003-04-15 2004-11-25 Wavezero, Inc. EMI shielding for electronic component packaging
WO2008043012A2 (en) * 2006-10-04 2008-04-10 Texas Instruments Incorporated Package-level electromagnetic interference shielding

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Publication number Publication date
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