DE102012104345A1 - Halbleitervorrichtung, Halbleitergehäuse und elektronische Vorrichtung - Google Patents

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    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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Abstract

Bereitgestellt werden eine Halbleitervorrichtung, ein Halbleitergehäuse und eine elektronische Vorrichtung. Die elektronische Vorrichtung umfasst ein auf einem Schaltungssubstrat angeordnetes erstes Halbleitergehäuse. Ein zweites Halbleitergehäuse wird entfernt von dem ersten Halbleitergehäuse auf dem Schaltungssubstrat bereitgestellt. Eine isolierende elektromagnetische Abschirmstruktur wird auf den oberen und seitlichen Oberflächen des ersten Halbleitergehäuses bereitgestellt. Eine leitfähige elektromagnetische Abschirmstruktur wird auf dem Schaltungssubstrat bereitgestellt, um die die ersten und zweiten Halbleitergehäuse und die isolierende elektromagnetische Abschirmstruktur zu bedecken.

Description

  • Hintergrund
  • 1. Technisches Gebiet des allgemeinen erfinderischen Konzepts
  • Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts beziehen sich auf eine Halbleitervorrichtung, ein Halbleitergehäuse, und eine elektronische Vorrichtung, und ein elektronisches System.
  • 2. Beschreibung von Stand der Technik
  • In elektronischen Systemen und Vorrichtungen ist die Nachfrage nach elektronischen Komponenten die frei von elektromagnetischen Wellen sind gestiegen. Elektromagnetische Wellen, beispielsweise verursacht durch tragbare Geräte wie tragbare Telefone oder Mobiltelefone, können den menschlichen Körper negativ beeinflussen und/oder elektromagnetische Interferenzen (EMI) verursachen die wiederum Fehler in den internen Halbleiterchips verursachen und/oder die Empfangsempfindlichkeit von Antennen verschlechtern.
  • Bekannte Techniken zur Reduzierung der EMI umfassen das Abdecken einer Vielzahl elektrischer Komponenten mit einer einfachen Abschirmung, gewöhnlicherweise aus einer Einfachschicht-Abschirmschicht. Gewöhnliche Abschirmtechniken verhindern jedoch nicht in ausreichender Weise die Nahfeld EMI die zwischen der Vielzahl an Vorrichtungen existiert.
  • Zusammenfassung
  • Beispielhafte Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts umfassen eine Halbleitervorrichtung und ein Halbleitergehäuse zum Absperren elektromagnetischer Wellen.
  • Weitere Merkmale und Eigenschaften des vorliegenden allgemeinen erfinderischen Konzepts werden teilweise in der folgenden Beschreibung ausgeführt und teilweise durch die Beschreibung nahegelegt, oder können durch die Ausübung des allgemeinen erfinderischen Konzepts verstanden werden.
  • Andere Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts umfassen ein elektronisches Bauelement das geeignet ist elektromagnetische Wellen abzuschirmen.
  • Weitere Beispielhafte Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts umfassen eine elektronische Vorrichtung und ein elektronisches System die geeignet sind elektromagnetische Wellen abzuschirmen.
  • Die Merkmale des vorliegenden allgemeinen erfinderischen Konzepts sollen nicht auf die Beschreibung oben beschränkt werden, und andere nicht ausgeführte Merkmale können vor allem einen gewöhnlichen Fachmann durch die hier beschriebene beispielhaften Ausführungsformen ebenfalls klar verstanden werden.
  • Gemäß einem Merkmal des vorliegenden allgemeinen erfinderischen Konzepts umfasst eine elektronische Vorrichtung ein Schaltungssubstrat und ein erstes Halbleitergehäuse auf dem Schaltungssubstrat. Ein zweites Halbleitergehäuse ist von dem ersten Halbleitergehäuse beabstandet von dem Schaltungssubstrat angeordnet. Eine isolierende elektromagnetische Abschirmstruktur wird oben und an den seitlichen Oberflächen des ersten Halbleitergehäuses angeordnet. Eine leitfähige elektromagnetische Abschirmstruktur wird auf dem Halbleitersubstrat angeordnet um die ersten und zweiten Halbleitergehäuse und die isolierende elektromagnetische Abschirmstruktur abzudecken. Die isolierende elektromagnetische Abschirmstruktur umfasst einen ersten Polarisator mit einer ersten Transmissionsachse und einen zweiten Polarisator mit einer zweiten Transmissionsachse senkrecht zur ersten Transmissionsachse des ersten Polarisator.
  • Gemäß einem anderen Merkmal des vorliegenden allgemeinen erfinderischen Konzepts umfasst ein Halbleitergehäuse ein Gehäusesubstrat und einen ersten Halbleiterchip auf dem Gehäusesubstrat. Eine erste elektromagnetische Abschirmstruktur ist auf dem ersten Halbleiterchip aufgebracht. Die erste elektromagnetische Abschirmstruktur umfasst einen ersten Polarisator mit einer ersten Transmissionsachse und einen zweiten Polarisator mit einer zweiten Transmissionsachse verschieden von der ersten Transmissionsachse.
  • Die erste elektromagnetische Abschirmstruktur ist auf der oberen Oberfläche des ersten Halbleiterchips angeordnet.
  • Die erste elektromagnetische Abschirmstruktur kann an der oberen und den seitlichen Oberflächen des ersten Halbleiterchips angeordnet sein.
  • Die erste elektromagnetische Abschirmstruktur kann isolierende Eigenschaften aufweisen.
  • Das Halbleitergehäuse kann außerdem ein Unterfüllungselement zwischen dem Gehäusesubstrat und dem ersten Halbleiterchip aufweisen. Das Unterfüllungselement kann Seitenwände des ersten Halbleiterchips bedecken und die erste elektromagnetische Abschirmstruktur kann einen Abschnitt umfassen der die obere Oberfläche des ersten Halbleiterchips und einen Abschnitt der seitlichen Oberflächen des Unterfüllungselements bedeckt umfassen.
  • Die erste elektromagnetische Abschirmstruktur kann außerdem einen Abschnitt umfassen der eine obere Oberfläche des Gehäusesubstrates bedeckt.
  • Das Halbleitergehäuse kann außerdem ein Vergussschicht auf der ersten elektromagnetischen Abschirmstruktur umfassen.
  • Das Halbleitergehäuse kann außerdem eine Vergussschicht umfassen die das Gehäusesubstrat und den ersten Halbleiterchip bedeckt. Die erste elektromagnetische Abschirmstruktur kann außerdem einen Abschnitt umfassen der die obere Oberfläche der Vergussschicht auf dem ersten Halbleiterchip bedeckt und einen Abschnitt der seitlichen Oberflächen der Vergussschicht bedeckt.
  • Die erste elektromagnetische Abschirmstruktur kann außerdem einen Abschnitt umfassen der die seitlichen Oberflächen des Gehäusesubstrats bedeckt.
  • Die erste elektromagnetische Abschirmstruktur kann sich von dem Abschnitt der die obere Oberfläche des ersten Halbleiterchips bedeckt erstrecken um das Gehäusesubstrat benachbart zu dem ersten Halbleiterchip zu bedecken. Das Halbleitergehäuse kann außerdem einen Freiraum zwischen den seitlichen Oberflächen des ersten Halbleiterchip und der ersten elektromagnetischen Abschirmstruktur umfassen.
  • Das Halbleitergehäuse kann außerdem einen zweiten Halbleiterchip aus dem Gehäusesubstrat anpassen.
  • Der zweite Halbleiterchip kann außerdem zwischen dem Gehäusesubstrat und dem ersten Halbleiterchip angeordnet sein.
  • In einer anderen Ausführungsform kann der zweite Halbleiterchip horizontal entfernt von dem ersten Halbleiterchip angeordnet sein. Die erste elektromagnetische Abschirmstruktur kann sich auch weiter erstrecken um den ersten und zweiten Halbleiterchip zu bedecken. Das Halbleitergehäuse kann außerdem eine zweite elektromagnetische Abschirmstruktur auf dem zweiten Halbleiterchip umfassen. Die zweite elektromagnetische Abschirmstruktur kann einen dritten Polarisator umfassen mit einer dritten Transmissionsachse, und einen vierten Polarisator mit einer vierten Transmissionsachse senkrecht zur dritten Transmissionsachse des dritten Polarisators. Die ersten und zweiten Transmissionsachsen können in einer ebenen Oberfläche senkrecht zueinander sein.
  • Das Halbleitergehäuse kann außerdem eine zweite elektromagnetische Abschirmstruktur auf irgendeiner der Oberflächen des Gehäusesubstrats umfassen.
  • Gemäß einer anderen Ausführungsform des vorliegenden allgemeinen erfinderischen Konzepts umfasst die Halbleitervorrichtung ein Halbleitergehäuse mit einer ersten Oberfläche und einer zweiten Oberfläche die gegenüber zueinander angeordnet sind. Eine Verbindungsstruktur ist auf der ersten Oberfläche des Halbleitersubstrats angeordnet. Eine Isolationsschicht ist auf der Verbindungsstruktur angeordnet. Durch die Isolationsschicht hindurch ist eine Öffnung ausgebildet um einen Vereich der Verbindungsstruktur freizulegen. Ein leitfähiges Muster ist auf dem durch die Öffnung freigelegten Bereich der Verbindungsstruktur angeordnet. Eine elektromagnetische Abschirmstruktur ist auf der Isolationsschicht angeordnet. Die elektromagnetische Abschirmstruktur umfasst erste und zweite Polarisatoren die übereinander gestapelt sind.
  • Der erste Polarisator kann eine erste polarisierte Oberfläche aufweisen und der zweite Polarisator kann eine zweite polarisierte Oberfläche verschieden von der ersten polarisierten Oberfläche aufweisen.
  • Gemäß einer weiteren Ausführungsform des vorliegenden allgemeinen erfinderischen Konzepts, umfasst eine elektronische Vorrichtung einen ersten Halbleiterchip, einen zweiten Halbleiterchip, und eine isolierende elektromagnetische Abschirmstruktur zwischen dem ersten und zweiten Halbleiterchip. Die isolierende elektromagnetische Abschirmstruktur umfasst einen ersten Polarisator mit einer ersten Transmissionsachse und einen zweiten Polarisator mit einer zweiten Transmissionsachse verschieden von einer ersten Transmissionsachse.
  • Die elektronische Vorrichtung kann außerdem ein Gehäusesubstrat umfassen, wobei die ersten und zweiten Halbleiterchips auf dem Gehäusesubstrat angeordnet sind.
  • Die ersten und zweiten Halbleiterchips können vertikal auf dem Gehäusesubstrat angeordnet sein.
  • Die ersten und zweiten Halbleiterchips können voneinander beabstandet auf dem Gehäusesubstrat in horizontaler Richtung angeordnet werden.
  • Gemäß einer weiteren Ausführungsform des vorliegenden allgemeinen erfinderischen Konzepts, umfasst eine elektronische Vorrichtung, ein Gehäuse mit einem Innenraum. Eine erste isolierende elektromagnetische Abschirmstruktur ist auf der inneren Oberfläche des Gehäuses angeordnet. Eine Verarbeitungsvorrichtung ist im Innenraum des Gehäuses angeordnet. Eine zweite isolierende, elektromagnetische Abschirmstruktur ist innerhalb der verarbeitenden Vorrichtung angeordnet. Irgendeine der ersten und zweiten isolierenden elektromagnetischen Ab schirmstrukturen umfasst erste und zweite Polarisatoren die übereinander gestapelt sind. Der erste Polarisator hat eine erste Transmissionsachse und der zweite Polarisator hat eine zweite Transmissionsachse senkrecht zu der ersten Transmissionsachse des ersten Polarisators in einer ebenen Oberfläche. Die elektronische Vorrichtung kann außerdem kombiniert mit dem Gehäuse eine Eingabe/Ausgabe (I/O) Vorrichtung umfassen, wobei die I/O Vorrichtungen eine zur Außenseite des Gehäuses gerichtete Anzeigeoberfläche umfasst.
  • Kurze Beschreibung der Figuren
  • Diese und/oder andere Merkmale und Eigenschaften des vorliegenden allgemeinen erfinderischen Konzepts werden in Kombination mit den folgenden Figuren durch die folgende Beschreibung beispielhafter Ausführungsformen klar und einfach verständlich. Hierbei zeigen:
  • 1 bis 11 Querschnittsansichten einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen, erfinderischen Konzepts;
  • 12A bis 12H Zeichnungen elektromagnetischer Abschirmstrukturen gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts;
  • 13 bis 19B Darstellungen von Verfahren zur Herstellung von Halbleitervorrichtungen gemäß einiger beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts;
  • 20 bis 65 Darstellungen von Halbleitergehäusen gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts;
  • 66 bis 72 Querschnittsansichten elektronischer Vorrichtungen gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts;
  • 73 eine Darstellung eines elektronischen Systems gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts;
  • 74 eine Darstellung einer elektronischen Vorrichtung gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts;
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Im Folgenden wird nun im Detail auf beispielhafte Ausführungsformen Bezug genommen, bei den Beispielen die in den folgenden Figuren dargestellt sind beziehen sich durchgehend gleiche Bezugszeichen auf gleiche Elemente. Zusammen mit der Bezugnahme auf die Figuren werden im Folgenden die beispielhaften Ausführungsformen beschrieben um das vorliegende allgemeine erfinderische Konzept zu erläutern.
  • Die beispielhaften Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts werden im Folgenden unter Bezugnahme auf Querschnittsansichten beschrieben die schematische Darstellungen beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts wiedergeben. Abweichungen von den Formen der Darstellungen beispielsweise aufgrund der Herstellungstechniken und/oder Abweichungen sind daher zu erwarten. Die beispielhaften Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts sollen daher nicht auf die illustrierten Regionen beschränkt werden sondern umfassen auch Abweichungen der Formen als Ergebnis beispielsweise der Herstellung.
  • Zum Beispiel ist ein geätztes Gebiet das als Rechteck dargestellt ist typischerweise abgerundet oder gebogen. Die in den Figuren dargestellten Gebiete sind daher von der Natur her schematisch dargestellt und es ist nicht die Absicht die genaue Form der Region der Vorrichtung darzustellen und es ist nicht beabsichtigt den Umfang des erfinderischen Konzepts zu beschränken.
  • 1 ist eine Darstellung einer Halbleitervorrichtung gemäß wenigstens einer Beispielhaften Ausführungsform des vorliegenden allgemeinen erfinderischen Konzepts.
  • Bezogen auf 1 wird ein Halbleitersubstrat 1 bereitgestellt. Ein Halbleitersubstrat 1 kann ein Siliziumsubstrat mit einem integrierten Halbleiterschaltkreis (IC) sein. Das Halbleitersubstrat 1 kann eine erste Oberfläche FS und eine zweite Oberfläche BS gegenüber davon aufweisen. Eine isolierende Zwischenschicht 3 kann auf der ersten Oberfläche FS des Halbleitersubstrats 1 angeordnet sein auf dem der IC ausgebildet ist. Ein Leitfähiges Pad 6 kann auf der isolierenden Zwischenschicht 3 angeordnet sein, und eine isolierende Schicht 9 ist auf dem Halbleitersubstrat 1 mit dem Pad 6 angeordnet. Die isolierende Schicht kann eine Passivierungsschicht sein. Die isolierende Schicht 9 hat eine Öffnung die das Pad 6 freilegt. Eine untere Isolationsschicht 12 kann auf der Isolationsschicht 9 angeordnet sein. Eine Metallverbindung 18 kann auf der unteren Isolationsschicht 12 verteilt sein. Die verteilte Metallverbindung 18 ist über das Durchgangsloch 16 das durch die untere Isolationsschicht 12 hin ausgebildet ist mit dem Pad 6 verbunden. Gemäß wenigstens einer beispielhaften Ausführungsform umfasst die Metallverbindung 18 einen Kontaktabschnitt 19, einen ersten Arm im Bereich 20 und einen zweiten Arm im Bereich 20'. Der Kontaktabschnitt 19 erstreckt sich durch das Durchgangsloch 16 um das Pad 6 zu kontaktieren. Der erste Armabschnitt 20 erstreckt sich von einem ersten Ende des Kontaktabschnitt 19s und kontaktiert die Isolationsschicht 9 und oder die untere Isolationsschicht 12. Der zweite Armabschnitt 20' erstreckt sich von einem weiten Ende des Kontaktabschnitts 19 gegenüber dem ersten Ende und kontaktiert die Isolationsschicht 9 und/oder die untere Isolationsschicht 12.
  • Der zweite Armabschnitt 20/12 kann ein darauf ausgebildetes leitfähiges Muster aufweisen, wie es unten im weiteren Detail beschrieben wird.
  • Das Pad 6 kann irgendeines von einem Eingangs/Ausgangs(I/O)-Pad, einem Massepad, und einem Versorgungsanschlusspad sein. Die Metallverbindung 18 kann eines von einer Signalleitung, einer Versorgungsleitung, und einer Masseleitung sein.
  • Eine obere isolierende Schicht 24 ist auf dem Halbleitersubstrat mit der Metallverbindung 18 angeordnet. Die obere Isolierungsschicht 24 kann eine Öffnung H aufweisen, die einen Abschnitt der Metallverbindung 18 freilegt. Ein Bereich der Metallverbindung 18, der durch die Öffnung freigelegt ist, kann beispielsweise als Verteilungspadabschnitt beschrieben werden. Der Verteilungspadabschnitt kann den zweiten Armabschnitt 20' umfassen, der sich entlang der oberen Isolationsschicht und unter der Öffnung erstreckt und dadurch durch die Öffnung freigelegt ist.
  • Eine elektromagnetische Abschirmstruktur ES1 ist auf der oberen Isolationsschicht 24 ausgebildet. Die elektromagnetische Abschirmstruktur ES1 kann einen ersten Polarisator Pa1 und einen zweiten Polarisator Pb1 umfassen, die übereinander gestapelt sind. Der erste Polarisator Pa1 kann selektiv eine erste polarisierte Welle von elektromagnetischen Wellenübertragen, während der zweite Polarisator Pb1 selektiv eine zweite polarisierte Welle aus elektromagnetischen Wellen übertragen kann. Demgemäß kann der erste Polarisator Pa1 nicht die zweite polarisierte Welle hindurchlassen, während der zweite Polarisator Pb1 die erste polarisierte Welle nicht hindurchlassen kann. Das heißt, elektromagnetische Wellen werden durch den jeweiligen der ersten und zweiten Polarisatoren Pa1 und Pb1 hindurchgelassen, während elektromagnetische Wellen durch den anderen abgeschnitten werden.
  • Gemäß beispielhaften Ausführungsformen kann die elektromagnetische Abschirmstruktur ES1 als isolierende elektromagnetische Abschirmstruktur ausgebildet sein. Beispielsweise kann die elektromagnetische Abschirmstruktur ES1 einen ersten Polarisator Pa1 auf dem isolierenden Material umfassen, und einen zweiten Polarisator Pb1 auf dem isolierenden Material. Das isolierende Material kann als isolierendes Harz mit isolierenden Teilchen darin ausgebildet sein, ist aber nicht beschränkt auf Silica, Mica, Quarz, Glas, Kalziumsilikat, Aluminiumsilikat, Zirkoniumsilikat, Aluminium, Titandioxid, Bariumtitanat, Kalziumkarbonat, Kalziumsulfat, Ferrooxide, Lithiumaluminiumsulfate, Magnesiumsilikate, und Zirkonoxide. Das isolierende Material kann auch einen isolierenden Film und/oder Harz aus Polyvinylalkohol (PVA) umfassen.
  • Beispielsweise kann die elektromagnetische Abschirmstruktur ES1 erste und zweite Polarisatoren Pa1 und Pb1 aus Polyvinylalkohol(PVA)-basierten Filmen, oder PVA, Polyvinylformal (PVF) oder Polyvinylacetal (PVA) umfassen. Jeder der ersten und zweiten Polarisatoren Pa1 und Pb1 können beispielsweise ein Jodpolarisator sein, in dem die Jodmoleküle zwischen Polyvinylalkoholpolymeren (PVA) in einer Richtung orientiert sind. Genauer gesagt kann der erste Polarisator Pa1 eine erste Materialschicht sein, in der die Jodmoleküle zwischen den PVA-Polymeren in einer ersten Richtung ausgerichtet sind, wobei der zweite Polarisator Pb1 als zweite Materialschicht ausgebildet ist, in der die Jodmoleküle zwischen den PVA-Polymeren in einer zweiten Richtung senkrecht zur ersten Richtung ausgerichtet sind. Dementsprechend haben die ersten und zweiten Polarisatoren Pa1 und Pb1 zueinander senkrechte Transmissionsachsen (oder Polarisationsachsen).
  • Polarisatoren gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts sind nicht auf Jodpolarisatoren beschränkt. Obwohl beispielsweise die oben beschriebenen Jodpolarisatoren für Halbleiterchips, eine Halbleitervorrichtung, ein Halbleitergehäuse, und elektronische Vorrichtungen, und ein elektronisches System gemäß des vorliegenden allgemeinen erfinderischen Konzepts genutzt werden können, können auch Polarisatoren aus anderen Materialien als Jodmaterialien für Halbleiterchips, Halbleitervorrichtungen, Halbleitergehäuse, elektronische Vorrichtungen, und elektronische Systeme gemäß des vorliegenden allgemeinen erfinderischen Konzepts benutzt werden.
  • Gemäß anderer beispielhafter Ausführungsformen kann die elektromagnetische Abschirmstruktur ES1 eine leitfähige elektromagnetische Abschirmstruktur sein. Das heißt, die elektromagnetische Abschirmstruktur ES1 kann einen ersten und zweiten Polarisator Pa1 und Pb1 mit leitfähigem Material umfassen. Das leitfähige Material kann beispielsweise Eisen, Eisenlegierungen, Kupfer, Aluminium, Molybden, Gold, Silber, Wolfram, Carbonanotubes, Nickel, oder leitfähige Polymere umfassen, ist aber nicht hierauf beschränkt. Das leitfähige Material kann außerdem elektromagnetische Oxide des Eisens, Chrom, etc. umfassen.
  • Der erste Polarisator Pa1 kann eine erste Basis und ein oder mehrere erste leitfähige Muster auf der ersten Basis umfassen, während der zweite Polarisator Pb1 eine zweite Basis und ein oder mehrere zweite leitfähige Muster auf der zweiten Basis umfassen kann. Jedes der ersten und zweiten leitfähigen Muster kann ein leitfähiges Material wie Aluminium (AL), Molybden (Mo), Gold (Au), Kupfer (Cu), Silber (Ag), Wolfram (W), Carbonanotubes, Nickel (Ni) oder ein leitfähiges Polymer umfassen. Wie in diesem Beispiel können die ersten leitfähigen Muster Linien sein, die in einer ersten Längsrichtung angeordnet sind, während die zweiten leitfähigen Muster Linien sind, die in einer zweiten Längsrichtung senkrecht zur ersten Längsrichtung angeordnet sind. Da die ersten und zweiten leitfähigen Muster senkrecht zueinander angeordnet sind, haben die ersten und zweiten Polarisatoren Pa1 und Pb1 verschiedene Transmissionsachsen. Die elektromagnetische Abschirmstruktur ES1 kann eine Öffnung H' aufweisen. Die Öffnung H' der elektromagnetischen Abschirmstruktur ES1 kann über der Öffnung H der oberen Isolationsschicht 24 ausgebildet sein, wodurch die Öffnung der oberen Isolationsschicht 24 freigelegt wird.
  • Gemäß einiger beispielhafter Ausführungsformen ist die Breite W2 der Öffnung H' der elektromagnetischen Abschirmstruktur ES1 größer als die Breite W1 der Öffnung H der oberen Isolationsschicht 24.
  • Eine leitfähige Struktur 27 ist auf der Metallverbindung 18, die durch die obere Isolationsschicht 24 freigelegt ist, ausgebildet. Beispielsweise kann die leitfähige Struktur 27 eine Lötkugel umfassen. In wenigstens einer beispielhaften Ausführungsform wie in 1 dargestellt, ist die leitfähige Struktur 27a auf der oberen Isolationsschicht 24 ausgebildet, und erstreckt sich in die Öffnung H um den zweiten Armabschnitt 20' der Metallverbindung 18 zu kontaktieren.
  • Gemäß einiger beispielhafter Ausführungsformen kann die elektromagnetische Abschirmstruktur ES1 entfernt von der leitfähigen Struktur 27a angeordnet sein. Eine Breite W3 der leitfähigen Struktur 27a kann kleiner als die Breite W2 der Öffnung H' der elektromagnetischen Abschirmstruktur ES1 sein. Demgemäß da die elektromagnetische Abschirmstruktur ES1 und die leitfähige Struktur 27a voneinander beabstandet angeordnet sind, kann die elektromagnetische Struktur ES1 entweder eine isolierende elektromagnetische Abschirmstruktur oder eine leitfähige elektromagnetische Abschirmstruktur sein.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts werden im Folgenden in Bezug auf 2 beschrieben.
  • Bezugnehmend auf 2 werden auf dem Halbleitersubstrat 1 mit dem IC wie in 1 dargestellt die isolierende Zwischenschicht 3, das Pad 6, die isolierende Schicht 9, die untere isolierende Schicht 12, die verteilte Metallverbindung 18 und die obere Isolationsschicht 24 mit der Öffnung bereitgestellt. Eine elektromagnetische Abschirmstruktur ES2 wird auf der oberen Isolationsschicht 24 bereitgestellt. Die elektromagnetische Abschirmstruktur ES2 weist eine Öffnung auf, die nach der Öffnung der oberen Isolationsschicht 24 ausgerichtet ist.
  • Eine leitfähige Struktur 27b ist auf der oberen Isolationsschicht 24 und der elektromagnetischen Struktur ES2 ausgebildet. Die leitfähige Struktur 27b durchdringt die ausgerichteten Öffnungen der oberen Isolationsschicht 24 und der elektromagnetischen Abschirmstruktur ES2 und bedecken einen Bereich der elektromagnetischen Abschirmstruktur ES2. Wie in 1 dargestellt, umfasst die elektromagnetische Abschirmstruktur ES2 einen ersten Polarisator Pa2 und einen zweiten Polarisator Pb2. Da ein Abschnitt der elektromagnetischen Abschirmstruktur ES2 mit der leitfähigen Struktur 27b bedeckt ist, ist die elektromagnetische Struktur ES2 eine isolierende elektromagnetische Abschirmstruktur.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfinderischen Konzepts werden im Folgenden in Bezug auf 3 beschrieben.
  • Bezugnehmend auf 3 werden auf dem Halbleitersubstrat 1 mit dem IC eine isolierende Zwischenschicht 3, ein Pad 6, eine isolierende Schicht 9, die untere isolierende Schicht 12, die verteilte Metallverbindung 18 und die obere Isolationsschicht 24 bereitgestellt. Wie in 1 dargestellt umfasst die obere Isolationsschicht 24 eine Öffnung H, die einen Teil der Metallverbindung 18 freilegt. Beispielsweise ist der zweite Armabschnitt 20' der Metallverbindung 18 über die Öffnung H in der oberen Isolationsschicht 24 freigelegt.
  • Eine elektromagnetische Abschirmstruktur ES3 kann an der oberen Isolationsschicht 24 angeordnet sein. Wie in 1 gezeigt kann die elektromagnetische Abschirmstruktur ES3 einen ersten Polarisator Pa3 und einen zweiten Polarisator Pb3 enthalten.
  • Wie in 1 dargestellt kann die elektromagnetische Abschirmstruktur ES3 eine Öffnung H' mit einer Breite W'' größer als eine Breite W1' der Öffnung der oberen Isolationsschicht 24 aufweisen. Eine leitfähige Struktur 27c kann an der oberen Isolationsschicht 24 angeordnet sein. Die leitfähige Struktur 27c kann eine Breite W''' größer als eine Breite W'' der Öffnung H' der elektromagnetischen Abschirmstruktur ES3 aufweisen, und einen Teil der elektromagnetischen Abschirmstruktur ES3 bedecken. Daher kann die elektromagnetische Abschirmstruktur ES3 eine isolierende elektromagnetische Abschirmstruktur sein. Obwohl die beispielhaften Ausführungsformen aus 1 bis 3 die elektromagnetische Abschirmstruktur ES1 auf einer vorderen Oberfläche bereitstellen (zum Beispiel der ersten Oberfläche FS) des Halbleitersubstrats 1, ist das vorliegende allgemeine erfindungsgemäße Konzept nicht hierauf beschränkt. Zum Beispiel wie in 4 dargestellt kann gemäß dem vorliegenden allgemeinen erfindungsgemäßen Konzept auch eine elektromagnetische Abschirmstruktur ES4 auf der Rückseite (zum Beispiel der zweiten Oberfläche BS) des Halbleitersubstrats 1 bereitgestellt werden. Die elektromagnetische Abschirmstruktur ES4 aus 4 kann einen ersten Polarisator Pa4 und einen zweiten Polarisator Pb4 wie in 1 gezeigt umfassen.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 5 beschrieben.
  • Bezugnehmend auf 5 umfasst ein Halbleitersubstrat 40 wie in 1 gezeigt eine isolierende Zwischenschicht 43 und ein Pad 46. Eine isolierende Schicht 49 kann auf dem Halbleitersubstrat 40 mit dem Pad 46 angeordnet sein. Die isolierende Schicht 49 kann eine Öffnung aufweisen, die teilweise oder die gesamte obere Oberfläche des Pads 46 freilegt. Die Isolierschicht 49 kann eine Passivierungsschicht sein.
  • Eine elektromagnetische Abschirmstruktur ES5 kann auf der Isolationsschicht 49 bereitgestellt werden. Wie in 1 gezeigt umfasst die elektromagnetische Abschirmstruktur ES5 einen ersten Polarisator Pa5 und einen zweiten Polarisator Pb5.
  • Eine leitfähige Struktur 52 kann auf dem Pad 46, das durch die Öffnung in der Isolationsschicht 49 freigelegt ist, bereitgestellt sein. Die leitfähige Struktur 42 kann ein I/O-Pad sein, das geeignet ist, die Halbleitervorrichtung mit einer anderen Vorrichtung oder Chip elektrisch zu verbinden. Wie auch in 1 gezeigt, kann die leitfähige Struktur 52 von der elektromagnetischen Abschirmstruktur ES5 entfernt angeordnet sein.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird im Folgenden bezugnehmend auf 6 beschrieben.
  • Bezugnehmend auf 6 wird auf einem Halbleitersubstrat 40 wie in 5 gezeigt eine isolierende Zwischenschicht 43, ein Pad 46, eine isolierende Schicht 49 mit einer Öffnung und einer leitfähigen Struktur 52 bereitgestellt. Anders als in 5 wird eine elektromagnetische Abschirmstruktur ES6 auf der Isolationsschicht 49 bereitgestellt, um einen Abschnitt einer oberen Oberfläche der leitfähigen Struktur 52 zu bedecken. Wie in 2 dargestellt kann die elektromagnetische Abschirmstruktur ES6 einen ersten Polarisator Pa6 auf dem isolierenden Material und einem zweiten Polarisator Pb6 auf dem isolierenden Material bereitstellen.
  • Obwohl die beispielhaften Ausführungsformen wie in 5 und 6 dargestellt die elektromagnetische Abschirmstruktur ES1 auf der vorderen Oberfläche (zum Beispiel der ersten Oberfläche FS) des Halbleitersubstrats 40 angeordnet haben, ist das gegenwärtige allgemeine erfindungsgemäße Konzept nicht hierauf beschränkt. Zum Beispiel kann das vorliegende allgemeine erfindungsgemäße Konzept wie in 7 dargestellt eine elektromagnetische Abschirmstruktur ES auf einer Rückfläche (zum Beispiel der zweiten Oberfläche BS) des Halbleitersubstrats 40 bereitstellen. Die elektromagnetische Abschirmstruktur ES7 in 7 kann einen ersten Polarisator Pa7 und einen zweiten Polarisator Pb7 wie in 1 bereitstellen.
  • Das vorliegende allgemeine erfindungsgemäße Konzept umfasst nicht nur beispielhafte Ausführungsformen, in denen die elektromagnetische Abschirmstruktur auf nur einer von der Front oder Rückoberfläche FS und BS des Halbleitersubstrats angeordnet ist, sondern auch beispielhafte Ausführungsformen, in denen die elektromagnetische Abschirmstruktur auf jeder der vorderen und hinteren Oberflächen FS und BS des Halbleitersubstrats angeordnet sind.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 8 beschrieben.
  • Bezugnehmend auf 8 ist auf der vorderen Oberfläche FS eines Halbleitersubstrats 40 eine erste elektromagnetische Abschirmstruktur ES8_1 bereitgestellt, während eine zweite elektromagnetische Abschirmstruktur ES8_2 auf der Rückfläche BS bereitgestellt wird. Das heißt, eine elektromagnetische Abschirmstruktur ES8 umfasst eine erste elektromagnetische Abschirmstruktur ES8_1 und die zweite elektromagnetische Abschirmstruktur ES8_2. Dementsprechend wird der IC des Halbleitersubstrats 40 durch die elektromagnetische Abschirmstruktur ES8 vor externer elektromagnetischer Interferenz (EMI) geschützt.
  • Die erste elektromagnetische Abschirmstruktur ES8_1 kann einen ersten Polarisator Pa8_1 und einen zweiten Polarisator Pb8_1 umfassen, während die zweite elektromagnetische Abschirmstruktur ES8_2 einen dritten Polarisator Pa8_2 und einen vierten Polarisator Pb8_2 umfasst.
  • Obwohl 8 zeigt, dass die erste elektromagnetische Abschirmstruktur ES8_1 einen Teil der leitfähigen Struktur 52 wie in 6 gezeigt bedeckt, sind die beispielhaften Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts nicht hierauf beschränkt. Beispielsweise kann die erste elektromagnetische Abschirmstruktur ES8_1 entfernt von der leitfähigen Struktur 52 wie in 5 gezeigt angeordnet sein. Außerdem kann wie in 9 gezeigt eine elektromagnetische Abschirmstruktur ES9 mit einer oberen Oberfläche, die teilweise mit einer leitfähigen Struktur 52' bedeckt ist, bereitgestellt sein. In dem Fall umfasst die elektromagnetische Abschirmstruktur ES9 erste und zweite Polarisatoren Pa9 und Pb9.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzeptes wird im Folgenden bezugnehmend auf 10 beschrieben.
  • Bezugnehmend auf 10 ist auf dem Halbleitersubstrat 60 eine isolierende Zwischenschicht 63 bereitgestellt. Ein Pad 66 ist auf der isolierenden Zwischenschicht 63 angeordnet und eine erste isolierende Schicht 69 wird auf dem Halbleitersubstrat 60 bereitgestellt, um das Pad 66 zu bedecken. Eine elektromagnetische Abschirmstruktur ES10 weist eine Öffnung in der ersten isolierenden Schicht 69 auf. Die elektromagnetische Abschirmstruktur ES10 umfasst einen ersten Polarisator Pa10 und einen zweiten Polarisator Pb10.
  • Eine zweite isolierende Schicht 72 kann auf der elektromagnetischen Abschirmstruktur ES10 bereitgestellt sein. Eine Öffnung 75 kann nacheinander die zweite Isolationsschicht 72 und die erste Isolationsschicht 69 durchdringen und das Pad 66 freilegen. Eine leitfähige Struktur 78 wirkt auf dem Pad 76, welches durch die Öffnung 75 freigelegt ist, bereitgestellt.
  • Die Öffnung 75, die durch die ersten und zweiten Isolationsschichten 69 und 72 hindurchgeht, kann durch die Öffnung der elektromagnetischen Abschirmstruktur ES10 hindurchgehen. Das heißt, eine innere Wand in der Öffnung 75, die durch die ersten und zweiten Isolationsschichten 69 und 72 gebildet wird, ist von der elektromagnetischen Abschirmstruktur ES10 entfernt.
  • Die elektromagnetische Abschirmstruktur ES10 kann von den ersten und zweiten Isolationsschichten 69 und 72 umgeben werden und durch diese isoliert sein, und entfernt von der leitfähigen Struktur 78 angeordnet sein. Das heißt, die elektromagnetische Abschirmstruktur ES10 kann entweder eine isolierende oder leitfähige elektromagnetische Abschirmstruktur sein.
  • Eine Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird im Folgenden bezugnehmend auf 11 beschrieben.
  • Bezugnehmend auf 11 wird wie in 10 dargestellt auf einem Halbleitersubstrat 60 eine isolierende Zwischenschicht 63 und ein Pad 66 bereitgestellt. Eine erste isolierende Schicht 69 kann auf der isolierenden Zwischenschicht 63 angeordnet werden, um das Pad 66 zu bedecken. Eine elektromagnetische Abschirmstruktur ES11 kann auf der ersten isolierenden Schicht 69 vorgesehen sein. Die elektromagnetische Abschirmstruktur ES11 kann einen ersten Polarisator Pa11 und einen zweiten Polarisator Pb11 umfassen.
  • Eine zweite Isolationsschicht 72' wird auf der elektromagnetischen Abschirmstruktur ES11 bereitgestellt. Eine Öffnung 75' durchdringt nacheinander die zweite Isolationsschicht 72', die elektromagnetische Abschirmstruktur ES11 und die erste Isolationsschicht 69, und legt das Pad 66 frei. Eine leitfähige Struktur 78' kann auf dem Pad 66, das durch die Öffnung 75' freigelegt ist, ausgebildet sein.
  • Ein Abschnitt der elektromagnetischen Abschirmstruktur ES11 wird durch die Öffnung 75' freigelegt und im Kontakt mit der leitfähigen Struktur 78' gebracht. Wenigstens eine der beispielhaften Ausführungsformen wie in 11 dargestellt kontaktiert jede der ersten und zweiten Polarisatoren Pa11, Pb11 die leitfähige Struktur 78'. Die elektromagnetische Abschirmstruktur ES11 kann eine elektromagnetische Abschirmstruktur sein.
  • Wie in beispielhaften Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts in den 11 beschrieben, kann die elektromagnetische Abschirmstruktur in verschiedenen Formen auf der vorderen Oberfläche und/oder der hinteren Oberfläche des Halbleitersubstrats angeordnet sein. Die elektromagnetische Abschirmstruktur kann die externe Emission elektromagnetischer Wellen, die durch einen IC auf einem Halbleitersubstrat erzeugt werden, vermeiden, und den IC und die Verbindungsstruktur auf dem Halbleitersubstrat vor elektromagnetischen Wellen, die von einem externen Halbleiterchip oder elektronischer Vorrichtung erzeugt werden, schützen.
  • Elektromagnetische Abschirmstrukturen gemäß beispielhafter Ausführungsformen des gegenwärtigen allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf die 12A bis 12H beschrieben.
  • Gemäß beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts können unpolarisierte elektromagnetische Wellen einen ersten Polarisator einer elektromagnetischen Abschirmstruktur erreichen bevor ein zweiter Polarisator erreicht wird, oder den zweiten Polarisator der elektromagnetischen Abschirmstruktur erreichen bevor der erste erreicht wird.
  • Beispielhafte Ausführungsformen, in denen eine elektromagnetische Abschirmstruktur elektromagnetische Wellen abschneidet wenn unpolarisierte elektromagnetische Wellen einen ersten Polarisator einer elektromagnetischen Abschirmstruktur erreichen bevor der zweite Polarisator erreicht wird, wird nun bezugnehmend auf 12A beschrieben.
  • Bezugnehmend auf 12A umfasst die elektromagnetische Abschirmstruktur ES einen ersten Polarisator Pa und einen zweiten Polarisator Pb. Elektromagnetische Wellen EW bewegen sich von außen auf die elektromagnetische Abschirmstruktur ES zu und erreichen den ersten Polarisator Pa früher als den zweiten Polarisator Pb.
  • Die elektromagnetischen Wellen EW umfassen erste polarisierte Wellen Pv, und eine zweite polarisierte Welle Pb verschieden von der ersten polarisierten Welle Pv. Beispielsweise kann die erste polarisierte Welle Pv eine vertikale Welle sein, während die zweite polarisierte Welle Ph eine horizontale Welle sein kann. Aus Klarheitsgründen wird im Folgenden angenommen, dass die elektromagnetischen Wellen EW die erste polarisierte Welle Pv und die zweite polarisierte Welle Ph umfassen. Es wird aber klargestellt, dass die elektromagnetischen Wellen EW gegenwärtig in einem unpolarisierten Zustand sind.
  • Der erste Polarisator Pa transmittiert selektiv die erste polarisierte Welle Pv der elektromagnetischen Wellen EW, während der zweite Polarisator Pb selektiv die zweiten polarisierten Wellen Ph davon durchlässt. Dementsprechend werden durch den ersten Polarisator Pa unpolarisierte Wellen EW polarisiert. Das heißt, eine elektromagnetische Welle, die durch den ersten Polarisator Pa hindurchtritt wird zur ersten polarisierten Welle Pv'.
  • Die erste polarisierte Welle Pv', die durch den ersten Polarisator Pa hindurchtritt, kann im Wesentlichen nicht durch den zweiten Polarisator Pb hindurchkommen. Insbesondere da der zweite Polarisator Pb nur zweite polarisierte Wellen Ph unterschiedlich von der ersten polarisierten Welle Pv hindurchlässt, kann die erste polarisierte Welle Pv', die durch den ersten Polarisator Pa hindurchtritt, nicht durch den zweiten Polarisator Pb passieren.
  • Selbst wenn ein Teil der ersten polarisierten Welle Pv' durch den zweiten Polarisator Pb hindurchtritt, hat die erste polarisierte Welle Pv', die durch den zweiten Polarisator Pb hindurchtritt, eine reduzierte Intensität und wird weder den menschlichen Körper noch eine elektronischen Vorrichtung spürbar beeinflussen. Demgemäß wird in den beispielhaften Ausführungsformen angenommen, dass der Teil der ersten polarisierten Welle Pv', die durch den zweiten Polarisator Pb hindurchtritt, vernachlässigt werden kann.
  • Die elektromagnetischen Wellen EW werden polarisiert und treten nur durch einen aus dem ersten und zweiten Polarisator Pa und Pb hindurch, aber sie können nicht die elektromagnetische Abschirmstruktur ES mit ihren zwei verschiedenen Polarisatoren Pa und Pb durchdringen. Die elektromagnetische Abschirmstruktur ES mit den ersten und zweiten Polarisatoren Pa und Pb schneiden daher die elektromagnetischen Wellen EW ab. Beispielhafte Ausführungsformen, in denen die eletromagnetische Abschirmstruktur ES elektromagnetische Wellen EW abschneidet, wenn unpolarisierte elektromagnetische Wellen den zweiten Polarisator Pb der elektromagnetischen Abschirmstruktur ES erreichen bevor der erste Polarisator Pa erreicht wird, werden im Folgenden bezugnehmend auf 12B beschrieben.
  • Bezugnehmend auf 12B umfasst die elektromagnetische Abschirmstruktur ES einen ersten Polarisator Pa und einen zweiten Polarisator Pb wie in 12A gezeigt.
  • Anders als in 12A bewegen sich elektromagnetische Wellen EW' von außen auf die elektromagnetische Abschirmstruktur ES zu und treffen zuerst auf den zweiten Polarisator Pb der elektromagnetischen Abschirmstruktur ES und erreichen den zweiten Polarisator Pb bevor der erste Polarisator Pa erreicht wird. Wie in Bezug auf 12A beschrieben umfassen die elektromagnetischen Wellen EW' eine erste polarisierte Welle Pv und eine zweite polarisierte Welle Ph, verschieden von der ersten polarisierten Welle Pv. Das heißt, eine unpolarisierte elektromagnetische Welle Ew' kann durch den zweiten Polarisator Pb polarisiert werden. Das heißt, eine elektromagnetische Welle, die durch den zweiten Polarisator Pb dringt, wird zur zweiten polarisierten Welle Ph'. Die zweite polarisierte Welle Ph', die durch den zweiten Polarisator Pb tritt, kann im Wesentlichen nicht durch den ersten Polarisator Pa gehen. Insbesondere da der erste Polarisator Pa selektiv eine erste polarisierte Welle Pv unterschiedlich von der zweiten polarisierten Welle Ph hindurchlässt, kann die zweite polarisierte Welle Ph', die durch den zweiten Polarisator Pb dringt nicht durch den ersten Polarisator Pa dringen. Daher werden elektromagnetische Wellen EW von der elektromagnetischen Abschirmstruktur ES abgeschnitten.
  • Eine elektromagnetische Abschirmstruktur gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzeptes werden im Folgenden bezugnehmend auf 12C beschrieben.
  • Bezugnehmend auf 12C umfasst eine elektromagnetische Abschirmstruktur ES' einen ersten Polarisator Pa' und einen zweiten Polarisator Pb'. Der erste Polarisator Pa' kann eine erste Polarisationsebene PP1 aufweisen, während der zweite Polarisator Pb' eine zweite Polarisationsebene PP2 verschieden von der ersten Polarisationsebene PP1 aufweist.
  • Der erste Polarisator Pa' kann eine erste Transmissionsachse ny aufweisen, während der zweite Polarisator Pb' eine zweite Transmissionsachse nx hat mit von der ersten Transmissionsachse ny verschiedenen Ausrichtungen. Die zweite Transmissionsachse nx kann in eine Richtung ausgerichtet sein, die die erste Transmissionsachse ny kreuzt. Zum Beispiel kann die zweite Transmissionsachse nx senkrecht zur ersten Transmissionsachse ny sein. Der Ausdruck „Transmissionsachse” soll verstanden werden als eine polarisierte Abschirmachse. Die Richtung der Achsen kann die Effektivität der Eigenschaft der Polarisatoren Pa/Pb, elektromagnetische Wellen abzuhalten, beeinflussen. Beispielsweise kann die erste Achse des ersten Polarisators eine erste Wellenkomponenten der elektromagnetischen Welle blockieren während die zweite Achse in einer von der ersten Achse verschiedenen Richtung eine zweite Wellenkomponenten der elektromagnetischen Welle verschieden von der ersten Wellenkomponente blockieren kann.
  • Wie oben mit Bezug auf 1 beschrieben wenn jede der ersten und zweiten Polarisatoren Pa' und Pb' ein Jodpolarisator ist, in dem Jodmoleküle zwischen PVA-Polymeren in einer Richtung orientiert sind, hängt die Richtung der Transmissionsachsen von der Richtung ab, in der die Jodmoleküle ausgerichtet sind. Dementsprechend sind die ersten und zweiten Polarisatoren Pa1 und Pb1 isolierende Polarisatoren mit zueinander senkrechten Transmissionsachsen.
  • Eine elektromagnetische Abschirmstruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 12D beschrieben.
  • Bezugnehmend auf 12D kann die elektromagnetische Abschirmstruktur ES'' einen ersten Polarisator Pa'' und einen zweiten Polarisator Pb'' enthalten.
  • Gemäß beispielhafter Ausführungsformen kann jeder der ersten und zweiten Polarisatoren Pa'' und Pb'' vom Filmtyp sein. In diesem Fall können die ersten und zweiten Polarisatoren Pa'' und Pb'' über eine Zwischenschicht AI aneinandergeheftet sein und so die elektromagnetische Abschirmstruktur ES'' bilden. Die Zwischenschicht AI kann die ersten und zweiten Polarisatoren Pa'' und Pb'' gegenseitig aneinanderheften. Beispielsweise kann die Zwischenschicht AI eine Haftschicht umfassen, die geeignet ist, die ersten und zweiten Polarisatoren Pa'' und Pb'' aneinander zu heften.
  • Die elektromagnetische Abschirmstruktur ES'' kann auf einer Schutzstruktur CP angeordnet sein, die geeignet ist, die elektromagnetische Abschirmstruktur ES'' vor elektromagnetischen Wellen zu schützen. Eine Pufferschicht AD kann zwischen der Schutzstruktur CP und der elektromagnetischen Abschirmstruktur ES'' angeordnet sein. Beispielsweise kann die elektromagnetische Abschirmstruktur ES'' mittels der Pufferschicht AD an die Schutzstruktur CP geheftet sein.
  • Eine elektromagnetische Abschirmstruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun in Bezug auf 12E beschrieben.
  • Bezugnehmend auf 12E umfasst die elektromagnetische Abschirmstruktur ES_1 erste und zweite Pads PP1_1 und PP2_1. Das erste Pad PP1_1 kann einen ersten Polarisator Pa_1 und das zweite Pad PP2_1 kann einen zweiten Polarisator Pb_1 enthalten.
  • Genauer gesagt kann der erste Polarisator Pa_1 eine Vielzahl erster polarisierender Elemente PE1 auf einer ersten Basis BA1 eines ersten Pads PP1_1 enthalten. Die Vielzahl polarisierender Elemente PE1 kann gemäß einem ersten Muster PT1 angeordnet sein. Das erste Muster PT1 kann ein Linienmuster enthalten, das jedes polarisierende Elemente PE1 derart anordnet, dass es von einem anderen Element entfernt angeordnet ist. Außerdem kann jedes der ersten polarisierenden Elemente PE1 sich entlang der ersten Basis BA_1 des ersten Pads PP1_1 in eine erste Richtung erstrecken, die damit in die erste Transmissionsachse des ersten Polarisators Pa_1 bildet. Die ersten polarisierenden Elemente PE1 können leitfähige Elemente sein. Beispielsweise können die ersten polarisierenden Elemente PE1 ein leitfähiges Material umfassen, wie beispielsweise Al, Mo, Au, Cu, Ag, W, Carbonanotubes, Ni, oder ein leitfähiges Polymer.
  • Der zweite Polarisator Pb_1 kann zweite polarisierende Elemente PE2 auf einer zweiten Basis BA2 des zweiten Pads PP2_1 umfassen. Die zweiten polarisierenden Elemente PE2 können gemäß einem zweiten Muster PT2 angeordnet sein. Das zweite Muster PT2 ordnet jedes zweite Element PE2 entfernt von dem anderen an. Außerdem erstreckt sich jedes der zweiten polarisierenden Elemente PE2 entlang der zweiten Basis BA_2 des zweiten Pads PP2_1 in einer zweiten Richtung verschieden von der ersten Richtung der ersten polarisierenden Elemente PE1. Damit bildet die zweite Richtung der zweiten polarisierenden Elemente PE2 eine Transmissionsachse der zweiten polarisierenden PB_1, die verschieden ist von der ersten Transmissionsachse des ersten Polarisators Pa_1. Gemäß wenigstens einer beispielhaften Ausführungsform ist die zweite Richtung der zweiten polarisierenden Elemente PE2 senkrecht zur ersten Richtung der ersten polarisierenden Elemente PE1. Demgemäß kann die zweite Transmissionsachse des zweiten Polarisators Pb_1 senkrecht zur ersten Transmissionsachse des ersten Polarisators Pa_1 sein.
  • Die zweiten polarisierenden Elemente PE2 können leitfähige Elemente sein. Beispielsweise können die zweiten polarisierenden Elemente PE2 leitfähige Materialien wie Al, Mo, Au, Platin (Pt), Cu, Ag, W, Carbonanotubes, Ni, oder ein leitfähiges Polymer enthalten.
  • Jede der ersten und zweiten Basen BA1 und BA2 können als Film aus einem Harz ausgebildet sein oder als Teil eines elektromagnetischen Schutzgtargets, um vor elektromagnetischen Wellen geschützt zu sein, zum Beispiel einer Materialschicht wie einer Siliziumoxidschicht, einer Siliziumnitridschicht, oder einer Polyemidschicht. Eine Längsrichtung eines ersten Musters PT1 kann eine erste Richtung Dy sein, während die Längsrichtung des zweiten Musters PT2 eine zweite Richtung Dx senkrecht zur ersten Richtung Dy sein kann. Das heißt, in der Draufsicht sind die ersten Muster PT1 senkrecht zu den zweiten Muster PT2.
  • Gemäß weiterer beispielhafter Ausführungsformen kann jedes der ersten und zweiten Muster PT1 und PT2 ein isolierendes Muster mit Metallteilchen sein. Das heißt, in wenigstens einer beispielhaften Ausführungsform können die polarisierenden Elemente PE1/PE2 Metallteilchen umfassen während sie dennoch isolierende Eigenschaften aufweisen.
  • Eine weitere beispielhafte Ausführungsform des vorliegenden allgemeinen erfindungsgemäßen Konzepts der elektromagnetischen Abschirmstruktur wie in 12E dargestellt wird nun in Bezug auf 12F beschrieben. Die beispielhafte Ausführungsform soll als ein Beispiel für Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts stehen und damit ist das vorliegende allgemeine erfindungsgemäße Konzept nicht hierauf beschränkt.
  • Gemäß 12F umfasst eine elektromagnetische Abschirmstruktur ES_1a wie bezugnehmend auf 12E beschrieben einen ersten Polarisator Pa_1a und einen zweiten Polarisator Pb_1b, die sequentiell übereinander gestapelt sind. Der erste Polarisator Pa_1a kann erste Muster PT1' auf einer ersten Basis BA1' enthalten, während der zweite Polarisator PB_1a zweite Muster PT2' auf einer zweiten Basis BA2' enthalten kann. Die ersten Muster PT1' sind beabstandet von den zweiten Muster PT2' angeordnet.
  • Eine erste Deckschicht Ca kann auf der ersten Basis BA1' angeordnet sein, um die ersten Muster PT1' zu bedecken. Die Deckschicht Ca kann aus einem isolierenden Material gebildet sein. Eine zweite Deckschicht Cb kann auf der zweiten Basis BA2' angeordnet sein, um die zweiten Muster PT2' zu bedecken.
  • Da die ersten und zweiten Polarisatoren Pa_1a und Pb_1a übereinander gestapelt sind, ist die zweite Basis BA2' auf der ersten Deckschicht Ca angeordnet.
  • Gemäß einiger beispielhafter Ausführungsformen kann die erste Basis BA1' ein Teilbereich einer Schutzstruktur als Schutz vor elektromagnetischen Wellen dienen. Beispielsweise kann die erste Basis BA1' ein Teil eines oberen oder unteren Bereichs eines Halbleiterwafers sein. Beispielsweise kann eine Isolationsschicht auf dem Halbleiterwafer, der einen IC und Verbindungslinien enthält, ausgebildet sein und als erste Basis BA1' gemäß beispielhafter Ausführungsformen genutzt werden. Eine Vielzahl von Muster PT1' kann auf der Isolationsschicht (zum Beispiel der ersten Basis BA1') ausgebildet sein, in dem ein Halbleiterprozess genutzt wird und voneinander entfernt angeordnet sind.
  • In einem anderen Fall kann eine Vielzahl leitfähiger Drähte voneinander entfernt auf der ersten Basis BA1' eines Filmtyps mit isolierenden Eigenschaften angeordnet sein, und als Polarisator genutzt werden. Das heißt, die elektromagnetische Abschirmstruktur ES_1a gemäß des vorliegenden allgemeinen erfindungsgemäßen Konzepts kann auf verschiedene Arten ausgebildet werden.
  • Eine andere beispielhafte Ausführungsform des vorliegenden allgemeinen erfindungsgemäßen Konzepts der elektromagnetischen Abschirmstruktur von 12E wird nun bezugnehmend auf 12G beschrieben.
  • Bezugnehmend auf 12G umfasst eine elektromagnetische Abschirmstruktur ES_1b wie in 12F gezeigt einen ersten Polarisator Pa_1b und einen zweiten Polarisator Pb_1b übereinandergestapelt. Der erste Polarisator Pa_1b kann eine erste Basis BA1'' und erste Muster PT1'' auf der ersten Basis BA1'' enthalten. Der zweite Polarisator PB_1b kann eine zweite Basis BA2'' umfassen, die die ersten Muster PT1'' und die zweiten Muster PT2'' bedecken. Eine Deckschicht C kann auf der zweiten Basis BA2'' angeordnet sein, um die zweiten Muster PT2'' zu bedecken. Die zweite Basis BA2'' kann bereitgestellt werden, um die ersten Muster PT1'' des ersten Polarisators Pa_1b zu bedecken und die Gesamtdicke der ersten und zweiten Polarisatoren Pa_1b und Pb_1b zu reduzieren. So eine elektromagnetische Abschirmstruktur ES_1b mit reduzierter Dicke kann leicht auf tragbare elektronische Vorrichtungen angewandt werden, welche eine geringe Dicke erfordern.
  • Wie in 12H dargestellt kann eine elektromagnetische Abschirmstruktur ES_2 gemäß einiger beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen allgemeinen Konzepts eine oder mehrere Öffnungen H, die sich durch einen Teil davon erstrecken, aufweisen. Hier kann die elektromagnetische Abschirmstruktur ES_2 erste und zweite Polarisatoren Pa und Pb, wie oben beschrieben, umfassen. Die eine oder mehrere Öffnungen H haben die Funktion eines Verbindungspfades einer elektrischen Verbindungsstruktur, die geeignet ist, elektrische Signale an eine Schutzstruktur weiterzuleiten, um von elektromagnetischen Wellen abgeschirmt zu sein.
  • Wie in Bezug auf 1 bis 11 beschrieben, können verschiedenste Halbleitervorrichtungen gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts bereitgestellt werden. Alle Halbleitervorrichtungen können eine der elektrischen Abschirmstrukturen, wie in den 12A bis 12H gezeigt, umfassen.
  • Im Folgenden werden Verfahren zur Herstellung von Halbleitervorrichtungen mit elektromagnetischen Abschirmstrukturen kurz beschrieben. Einige beispielhafte Ausführungsformen, in denen eine elektromagnetische Abschirmstruktur auf einer vorderen Oberfläche und/oder hinteren Oberfläche eines Halbleitersubstrats bereitgestellt werden, wurden oben bezugnehmend auf die 1 bis 9 beschrieben.
  • Im Folgenden werden Verfahren zur Herstellung von Halbleitervorrichtungen gemäß beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen allgemeinen Konzepts in Bezug auf die 13 bis 17 beschrieben. Die hier vorgeschlagenen Herstellungsverfahren sind nur Beispiele und es ist nicht beabsichtigt, die Verfahren zur Herstellung einer Halbleitervorrichtung mit einer elektromagnetischen Abschirmstruktur auf spezielle Verfahren zu beschränken.
  • Zu Beginn wird, wie in 13 dargestellt, ein Wafer WF vorbereitet. Der Wafer WF kann ein Halbleiterwafer sein. Der Wafer WF kann eine Vielzahl von Chipbereichen CR umfassen, die durch einen Schreibspurbereich SR voneinander beabstandet angeordnet sind. Ein Abschnitt eines Randes des Wafers WF kann eine Dummy-Region DR sein. Der Schreibspurabschnitt SR kann ein Zerteilungsbereich sein, der geeignet ist, die Chipabschnitte CR voneinander zu trennen.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 13 und 14 beschrieben.
  • Bezugnehmend auf die 13 und 14 wird eine elektromagnetische Abschirmstruktur auf der vorderen Oberfläche eines Wafers WF (Schritt S1) ausgebildet. Wie in 1 beschrieben bezieht sich der Begriff „die vordere Oberfläche des Wafers” auf eine Oberfläche eines Halbleiterwafers, auf dem ein IC mit diskreten Bauelementen, wie Transistoren und einer Metallverbindungsstruktur zur elektrischen Verbindung der diskreten Bauelemente ausgebildet ist. Das heißt, der Ausdruck „die vordere Oberfläche des Wafers” ist die vordere Oberfläche FS des Halbleitersubstrats 1 von 1.
  • Danach wird eine Vielzahl von Chips voneinander getrennt, in dem der Wafer WF entlang des Schreibspurabschnitts SR des Wafers FF (Schritt S3) zerteilt wird. Das heißt, jeder der vereinzelten Chips bildet einen Halbleiterchip oder eine Halbleitervorrichtung wie in 1 dargestellt.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf die 13 und 15 beschrieben.
  • Bezugnehmend auf die 13 und 15 wird eine Vielzahl von Chips CH voneinander getrennt, indem der Wafer FF entlang des Schreibspurabschnitts SR des Wafers WF (Schritt S10) zerteilt wird. Danach wird eine elektromagnetische Abschirmstruktur auf der vorderen Oberfläche jedes der vereinzelten Chips (Schritt S13) ausgebildet.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf die 13 und 16 beschrieben. Bezugnehmend auf die 13 und 16 wird an einem Wafer WF ein Rückseitenschleifprozess (Schritt S20) durchgeführt. Der Schleifprozess kann auf der Rückseite des Wafers WF durchgeführt werden, um die Gesamtdicke des Wafers WF zu reduzieren. Der Ausdruck „die Rückfläche des Wafers” bezieht sich auf die Oberfläche des Wafers, die entgegensetzt zur oben beschriebenen vorderen Oberfläche des Wafers angeordnet ist.
  • Danach wird eine elektromagnetische Abschirmstruktur auf der Rückfläche des Wafers WF mit reduzierter Dicke (Schritt S23) ausgebildet. Der Wafer WF kann entlang des Schreibspurabschnitts SR des Wafers WF geschnitten werden, um eine Vielzahl von Chips voneinander zu trennen (Schritt S26). Die so vereinzelten Chips bilden Halbleiterchips oder Halbleitervorrichtungen wie in 4 gezeigt.
  • Ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf die 13 und 17 geschrieben.
  • Bezugnehmend auf die 13 und 17 können eine Vielzahl von Chips voneinander getrennt werden, indem der Wafer entlang eines Schreibspurabschnitts SR des Wafers WF (Schritt S30) geschnitten wird, und eine elektromagnetische Abschirmstruktur kann auf der Rückseite eines jeden der vereinzelten Chips ausgebildet werden (Schritt S33).
  • Gemäß weiterer beispielhafter Ausführungsformen kann eine elektromagnetische Abschirmstruktur auch auf jeder Vorder- und Rückfläche vereinzelter Chips aufgebracht werden.
  • Einige beispielhafte Ausführungsformen in denen eine elektromagnetische Abschirmstruktur in der Halbleitervorrichtung oder dem Halbleiterchip angeordnet sind, sind oben bezugnehmend auf die 10 und 11 beschrieben. Beispiele für Herstellungsverfahren von Halbleitervorrichtungen wie sie in den 10 und 11 dargestellt sind, werden nun bezugnehmend auf die 18A bis 19B beschrieben.
  • Begonnen wird nun mit der Beschreibung eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts bezugnehmend auf die 18A bis 18D. Bezugnehmend auf 18A wird eine isolierende Zwischenschicht 83 auf einem Halbleitersubstrat 80 ausgebildet. Ein leitfähiges Muster 86 wird auf der isolierenden Zwischenschicht 83 aufgebracht. Das leitfähige Muster 86 kann eine Verbindung, oder ein Tät der Halbleitervorrichtung sein. Eine erste isolierende Schicht 89 wird auf dem Halbleitersubstrat 80 mit dem leitfähigen Muster 86 aufgebracht. Die erste isolierende Schicht 89 kann aus einem isolierenden Material wie beispielsweise Siliziumoxid oder Siliziumnitrid hergestellt sein.
  • Ein erster Polarisator Ba12 und ein zweiter Polarisator Pb12 werden nacheinander auf der ersten isolierenden Schicht 89 übereinander gestapelt.
  • Eine Maske 92 mit einer Öffnung wird auf den zweiten Polarisator Pb12 aufgebracht. Die Maske 92 kann ein Fotolackmuster sein.
  • Bezugnehmend auf 18B wird der erste Polarisator Pa12 und der zweite Polarisator Pb12 unter Verwendung der Maske 92 als eine Ätzmaske geätzt wodurch eine erste Öffnung 93 ausgebildet wird. Das heißt eine elektromagnetische Abschirmstruktur ES12' mit ersten und zweiten Polarisatoren Pa12' Pb12' haben eine erste Öffnung 93.
  • Danach wird die Maske 92 entfernt.
  • Bezugnehmend auf 18C wird eine zweite isolierende Schicht 95 auf dem Substrat 80 mit der elektromagnetischen Abschirmstruktur ES12' asugebildet. Die zweite isolierende Schicht 95 wird aus isolierendem Material wie Polyimid, Siliziumnitrid, oder Siliziumoxid hergestellt.
  • Bezugnehmend auf 18D wird eine zweite Öffnung 97 ausgebildet um nacheinander die zweite isolierende Schicht 95 und die erste isolierende Schicht 89 zu durchstoßen und das leitfähige Muster 86 freizulegen. Eine Breite L1 der ersten Öffnung 93 der elektromagnetischen Abschirmstruktur ES12' ist größer als die Breite L2 der zweiten Öffnung 97. Das heißt, die elektromagnetische Abschirmstruktur ES12' wird umgeben und isoliert durch die erste und die zweite Isolationsschicht 89 und 95.
  • Danach wie in 10 dargestellt, wird eine Lötkugel oder ein Lötpad auf dem leitfähigen Muster 86 das durch die Öffnung 97 freigelegt ist ausgebildet.
  • Als nächstes wird nun ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts bezugnehmend auf die 19A und 19B beschrieben. In Bezug auf 19A wird eine isolierende Zwischenschicht 83 und ein leitfähiges Muster 86 auf dem Halbleitersubstrat 80 wie in 18A dargestellt ausgebildet. Ein erster Polarisator Pa12 wird auf der isolierenden Zwischenschicht 83 ausgebildet um das leitfähige Muster 86 zu bedecken, und ein zweiter Polarisator Pb12 wird auf dem ersten Polarisator Pa12 ausgebildet. Eine zweite isolierende Schicht 99 wird auf dem zweiten Polarisator Pb12 ausgebildet.
  • Bezugnehmend auf 19B wird eine Öffnung 99' ausgebildet die nacheinander die zweite isolierende Schicht 99 und die erste und zweite Polarisationen Pa12'' und Pb12'' und die erste isolierende Schicht 89 durchspült. Danach wird eine leitfähige Struktur wie in 11 dargestellt auf dem leitfähigen Muster 86 das durch die Öffnung 99' freigelegt ist ausgebildet. Die elektromagnetische Abschirmstruktur ES12'' umfasst erste und zweite Polarisatoren Pa12'' und Pb12'' und kann eine isolierende elektromagnetische Struktur sein. Die vorangehenden beispielhaften Ausführungsformen wurden so beschrieben, dass eine elektromagnetische Abschirmstruktur auf Halbleiterwaverlevel oder Halbleiterchiplevel angewandt wurde. Das vorliegende allgemeine erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt, und die elektromagnetische Abschirmstruktur kann auch in verschiedenen anderen Feldern angewandt werden. Zum Beispiel kann das vorliegende allgemeine erfindungsgemäße Konzept auch in anderen Feldern wie beispielsweise Halbleitergehäuse, elektronischen Bauelementen, elektronischen Vorrichtungen und elektronischen Systemen angewandt werden.
  • Zuerst wird eine Halbleitergehäusestruktur gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts mit Bezug auf 20 beschrieben.
  • Bezugnehmend auf 20 umfasst ein Halbleitergehäuse PKG1 ein Gehäusesubstrat PB1, einen Halbleiterchip CH1, eine Gussschicht Mal und eine elektromagnetische Abschirmstruktur ESa1. Der Halbleiterchip CH1 wird auf dem Gehäusesubstrat PB1 bereitgestellt. Obwohl in 20 ein einzelner Halbleiterchip CH1 dargestellt ist, kann das Halbleitergehäuse PKG1 eine Vielzahl von Halbleiterchips umfassen, wie es später im Weiteren Detail beschrieben wird.
  • Das Gehäusesubstrat PB1 kann eine gedruckte Schaltplatine (BCB) sein.
  • Der Halbleiterchip CH1 ist elektrisch mit dem Gehäusesubstrat PB1 über ein Verbindungselement verbunden. Das Verbindungselement umfasst, ist aber nicht beschränkt darauf, ein elektrisch leitfähiges Durchgangsloch, eine Lötkugel, einen Bonddraht, und eine Verbindungsstruktur mit einer Vielzahl von Verbindungen. In wenigstens einer beispielhaften Ausführungsform wie in 20 dargestellt, ist das Halbleitergehäuse 20 elektrisch mit dem Gehäusesubstrat PB1 über einen beispielhaften Flippchipverbinder INT1 verbunden.
  • Die Vergussschicht Mal wird auf dem Gehäusesubstrat PB1 bereitgestellt um den Halbleiterchip CH1 zu bedecken. Die Vergussschicht Mal bedeckt obere und Seitenflächen des Halbleiterchips CH1. Die Vergussschicht Mal kann eine aushärtbare Harzschicht mit Epoxy umfassen. Beispielsweise kann die Vergussschicht Mal eine Epoxyvergusskomponente (EMC) umfassen.
  • Die elektromagnetische Abschirmstruktur ESa1 kann auf der Vergussschicht Mal angeordnet sein. Die elektromagnetische Abschirmstruktur Esa1 kann einen ersten Polarisator Paa1 und einen zweiten Polarisator Pba1 umfassen. Die ersten und zweiten Polarisatoren Paa1 und Pba1 können nacheinander auf der Vergussschicht Mal angeordnet sein. Die elektromagnetische Abschirmstruktur ESa1 kann die gesamte obere Oberfläche der Vergussschicht Mal bedecken. In wenigstens einer beispielhaften Ausführungsform kann der erste und zweite Polarisator Paa1 und Pba1 die Vergussschicht Mal und das Gehäusesubstrat PB1 im Wesentlichen die gleichen Längen aufweisen, so dass die ersten und zweiten Polarisatoren Paa1 und Pba1, die Vergussschicht Mal und das Gehäusesubstrat PB1 miteinander bündig sind. Gemäß einiger beispielhafter Ausführungsformen, kann jeder der ersten und zweiten Polarisatoren Paa1 und Pba1 aus einem isolierenden Material hergestellt sein.
  • Gemäß weiterer beispielhafter Ausführungsformen kann jeder der ersten und zweiten Polarisatoren Paa1 und Pba1 aus leitfähigem Material hergestellt sein.
  • Da die elektromagnetische Abschirmstruktur ESa1 oben detailliert in Bezug auf die 12A bis 12H dargestellt ist, wird auf eine detaillierte Beschreibung der elektromagnetischen Abschirmstruktur ESa1 hier verzichtet.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 21 beschrieben. Bezugnehmend auf 21 umfasst ein Halbleitergehäuse PKG2 ein Gehäusesubstrat PB2, einen Halbleiterchip CH2, eine Vergussschicht Ma2 und eine elektromagnetische Abschirmstruktur ESa2. Der Halbleiterchip CH2 ist elektrisch mit dem Gehäusesubstrat PB2 über einen Flippchipverbinder INC2 verbunden. Die Vergussschicht Ma2 wird auf dem Gehäusesubstrat PB2 bereitgestellt um obere und seitliche Oberflächen des Halbleiterchips CH2 zu bedecken. Elektromagnetische Abschirmstruktur ESa2 kann sich auch so erstrecken um nicht nur eine obere Oberfläche der Vergussschicht Ma2 sondern auch seitliche Oberflächen der Vergussschicht Ma2 und des Gehäusesubstrats PB2 zu bedecken. Die elektromagnetische Abschirmstruktur ESa2 umfasst erste und zweite Polarisatoren Paa2 und Pba2 übereinander gestapelt.
  • Der erste Polarisator Paa2 umfasst einen Abschnitt Paa2t der die obere Oberfläche der Vergussschicht Ma2 bedeckt und einen Abschnitt Taa2s der die seitlichen Oberflächen der Vergussschicht Ma2 in das Gehäusesubstrat Pb2 bedeckt. Der zweite Polarisator Pba2 umfasst einen Abschnitt Pba2t der die obere Oberfläche der Vergussschicht Ma2 und einen Abschnitt Pba2s der die seitlichen Oberflächen der Vergussschicht Ma2 und das Gehäusesubstrat PB2 bedeckt.
  • Die elektromagnetische Abschirmstruktur ESa2 wird bereitgestellt um nicht nur die obere Oberfläche der Vergussschicht Ma2 sondern auch die seitlichen Oberflächen der Vergussschicht Ma2 und des Gehäusesubstrats PB2 zu bedecken, so dass obere und seitliche Oberflächen des Halbleiterchips CH2 von der elektromagnetischen Abschirmstruktur ESa2 umgeben sind. Demgemäß umschließt die elektromagnetische Abschirmstruktur ESa2 die oberen und seitlichen Oberflächen des Halbleiterchips CH2, so dass der Halbleiterchip CH2 vor elektromagnetischen Wellen von oben und aus seitlicher Richtung geschützt ist.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 22 beschrieben.
  • Bezugnehmend auf 22 umfasst ein Halbleitergehäuse PKG3 ein Gehäusesubstrat PB3, einen Halbleiterchip CH3, eine Vergussschicht Ma3, und eine elektromagnetische Abschirmstruktur ESa3.
  • Der Halbleiterchip CH3 wird elektrisch mit dem Gehäusesubstrat PB3 mittels eines Flipchipverbindes INC3 elektrisch verbunden. Die Vergussschsicht Ma3 wird auf dem Gehäusesubstrat PB3 bereitgestellt um eine obere Oberfläche des Halbleiterchips CH3 freizulegen und seitliche Oberflächen des Halbleiterchips CH3 zu bedecken.
  • Die elektromagnetische Abschirmstruktur ESa3 wird bereitgestellt um eine obere Oberfläche der Vergussschicht Ma3 und die obere Oberfläche des Halbleiterchips CH3 zu bedecken. Die elektromagnetische Abschirmstruktur ESa3 umfasst erste und zweite Polarisatoren Paa3 und Pba3 übereinander gestapelt wie in 20 dargestellt.
  • Eine Halbleitergehäusestruktur gemäß anderer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 23 beschrieben.
  • Bezugnehmend auf 23 umfasst ein Halbleitergehäuse PKG4 ein Gehäusesubstrat PB4, einen Halbleiterchip CH4, eine Vergussschicht Ma4, und eine elektromagnetische Abschirmstruktur ESa4. Der Halbleiterchip CH4 wird elektrisch mit dem Gehäusesubstrat PB4 über ein Verbindungselement verbunden. Das Verbindungselement umfasst ist aber nicht darauf beschränkt, ein elektrisch leitfähiges Durchgangsloch, eine Lötkugel, einen Bonddraht, und eine Verbindungsstruktur mit einer Vielzahl von Verbindungen, und Kombination hiervon. In wenigstens einer beispielhaften Ausführungsform wie in 20 dargestellt, ist das Halbleitergehäuse 20 elektrisch mit dem Gehäusesubstrat PB1 über einen Flipchipverbinder INC4 verbunden. Der Flipchipverbinder INC4 umfasst eine Kombination eines leitfähigen Durchgangslochs, und eine Lötkugel. Das Gehäusesubstrat PB4, der Halbleiterchip CH4, und die Vergussschicht Ma4 werden wie in 22 dargestellt bereitgestellt.
  • Die elektromagnetische Abschirmstruktur ESa4 kann auch nicht nur eine obere Oberfläche der Vergussschicht Ma4 und eine obere Oberfläche des Halbleiterchips CH4 bedecken, sondern auch seitliche Oberflächen der Vergussschicht Ma4 und des Gehäusesubstrats PB4. Das heißt die elektromagnetische Abschirmstruktur ESa4 kann sich derart erstrecken, dass sie nicht nur die obere Oberfläche der Vergussschicht Ma4 und der oberen Oberfläche des Halbleiterchips CH4 bedeckt, sondern auch laterale Oberflächen der Vergussschicht Ma4 und des Gehäusesubstrates PB4. Die elektromagnetische Abschirmstruktur ESa4 umfasst erste und zweite Polarisatoren Paa5 und Pba4 übereinandergestappelt.
  • Eine Halbleitergehäusestruktur gemäß anderer beispielhafter Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzeptes wird nun bezugnehmend auf 24 beschrieben.
  • Bezugnehmend auf 24 umfasst ein Halbleitergehäuse PKG5 ein Gehäusesubstrat PB5, einen Halbleiterchip CH5, eine Vergussschicht Ma5, und eine elektromagnetische Abschirmstruktur ESa5. Der Halbleiterchip CH5 kann elektrisch mit dem Gehäusesubstrat PB5 mittels eines Flip-Chipverbinders TNC5 verbunden werden.
  • Die Vergussschicht Ma5 kann auf dem Gehäusesubstrat PB5 bereitgestellt werden um obere und seitliche Oberflächen des Halbleiterchips CH5 zu bedecken. Die Vergussschicht Ma5 kann bereitgestellt sein um einen Bereich des Gehäusesubstrat PB5 zu bedecken. Beispielsweise kann die Vergussschicht Ma5 auf einem Bereich des Gehäusesubstrats PB5 bereitgestellt werden um die obere und seitliche Oberflächen des Halbleiterchips CH5 zu bedecken. Die Vergussschicht Ma5 kann eine geringere Breite als das Gehäusesubstrat PB5 aufweisen. Die elektromagnetische Abschrimstruktur ESa5 kann erste und zweite Polarisatoren Paa5 und Pba5 übereinandergestapelt auf der Vergussschicht Ma5 umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 25 beschrieben.
  • Bezugnehmend auf 25, umfasst ein Halbleitergehäuse PKG6 ein Gehäusesubstrat PB6, einen Halbleiterchip CH6, eine Vergussschicht Ma6, und eine elektromagnetische Abschirmstruktur ESa6. Der Halbleiterchip CH6 ist elektrisch mit dem Gehäusesubstrat PB6 mittels eines Flip-Chipverbinders INC6 verbunden.
  • Die Vergussschicht Ma6 wird auf dem Gehäusesubstrat PB6 bereitgestellt um obere und seitliche Oberflächen des Halbleiterchips CH6 zu bedecken. Die Vergussschicht Ma6 kann einen Abschnitt des Gehäusesubstrats PB6 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa6 kann sich auch erstrecken um nicht nur eine obere Oberfläche der Vergussschicht Ma6 zu bedecken, sondern auch seitliche Oberflächen der Vergussschicht Ma6. Das heißt die elektromagnetische Abschirmstruktur ESa6 wird auf einem Bereich des Gehäusesubstrat PB6 angeordnet um die obere und seitliche Oberflächen des Halbleiterchips CH6 zu umfassen. Die elektromagnetische Abschirmstruktur ESa6 umfasst erste und zweite Polarisatoren Paa6 und Pba6 übereinandergestapelt.
  • Eine Halbleitergehäusestruktur gemäß beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 26 beschrieben.
  • Bezugnehmend auf 26, umfasst ein Halbleitergehäuse PKG7 ein Gehäusesubstrat PB7, einen Halbleiterchip CH7, eine Vergussschicht Ma7, und eine elektromagnetische Abschirmstruktur ESa7. Der Halbleiterchip CH7 ist elektrisch mit dem Gehäusesubstrat PB7 über einen Flip-Chipverbinder INC7 verbunden. Die Vergussschicht Ma7 wird auf dem Gehäusesubstrat PB7 bereitgestellt um eine obere und seitliche Oberfläche des Halbleiterchips CH7 zu bedecken. Die Vergussschicht Ma7 bedeckt einen Abschnitt des Gehäusesubstrats PB7.
  • Die eletromagnetische Abschirmstruktur ESa7 kann sich auch erstrecken um eine obere Oberfläche der Vergussschicht Mal, laterale Oberflächen der Vergussschicht Ma7, und einen Abschnitt einer oberen Oberfläche des Gehäusesubstrat PB7 zu bedecken. Die eletromagnetsche Abschirmstruktur ESa7 umfasst erste und zweite Polarisatoren Paa7 und Pba7 übereinandergestapelt.
  • Der erste Polarisator Paa7 umfasst einen Abschnitt Paa7t der eine obere Oberfläche der Vergussschicht Mal bedeckt, einen Abschnitt Paa7s der eine seitliche Oberfläche der Vergussschicht Mal bedeckt und einen Abschitt Paa7b der eine obere Oberfläche des Gehäusesubstrats PB7 bedeckt. Auch der zweite Polarisator Pba7 umfasst einen Abschnitt Pba7t der eine obere Oberfläche der Vergussschicht Mal bedeckt, einen Abschnitt Paa7s der eine seitliche Oberfläche der Vergussschicht Mal bedeckt und einen Abschitt Paa7b der eine obere Oberfläche des bGehäusesubstrats PB7 bedeckt.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 27 beschrieben.
  • Bezugnehmend auf 27, umfasst ein Halbleitergehäuse PKG8 ein Gehäusesubstrat PB8, einen Halbleiterchip CH8, eine Vergussschicht Ma8, und eine elektromagnetische Abschirmstruktur ESa8. Der Halbleiterchip CH8 ist elektrisch mit dem Gehäusesubstrat PB8 über einen Flip-Chipverbinder INC8 verbunden. Die Vergussschicht Ma8 wird auf dem Gehäusesubstrat PB8 bereitgestellt um eine obere und seitliche Oberfläche des Halbleiterchips CH8 zu bedecken. Die Vergussschicht Ma8 bedeckt einen Abschnitt des Gehäusesubstrats PB8.
  • Die elektromagnetische Abschirmstruktur ESa kann sich auch derart erstrecken, dass sie eine obere Oberfläche der Vergussschicht Ma8, der seitlichen Oberflächen der Vergussschicht Ma8 und eine obere Oberfläche des Gehäusesubstrats PB8 bedeckt. In diesem Fall kann sich die elektromagnetische Abschirmstruktur ESa8 an einen Endabschnitt des Gehäusesubstrats PB8 hin erstrecken. Die elektromagnetische Abschirmstruktur ESa8 kann übereinandergestapelte erste und zweite Polarisatoren Paa8 und Pba8 enthalten.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 28 beschrieben.
  • Bezugnehmend auf 28 umfasst ein Halbleitergehäuse PKG9 ein Gehäusesubstrat PB9, einen Halbleiterchip CH9, ein Unterfüllelement Ma9, und eine elektromagnetische Abschirmstruktur ESa9. Der Halbleiterchip CH9 kann elektrisch mit dem Gehäusesubstrat PB9 über einen Flip-Chip-Verbinder INT9 verbunden sein. Das Unterfüllelement Ma9 kann auf dem Gehäusesubstrat PB9 bereitgestellt sein, um eine obere Oberfläche des Halbleiterchips CH9 freizulegen und seitliche Oberflächen des Halbleiterchips CH9 zu bedecken. Das Unterfüllelement Ma9 kann zwischen dem Halbleiterchip CH9 und dem Gehäusesubstrat PB9 angeordnet sein und teilweise oder komplett die seitlichen Oberflächen des Halbleiterchips CH9 bedecken. Das Unterfüllelement Ma9 kann geneigte seitliche Oberflächen aufweisen.
  • Die elektromagnetische Abschirmstruktur ESa9 kann sich derart erstrecken, um die obere Oberfläche des Halbleiterchips CH9 und seitliche Oberflächen des Unterfüllelements Ma9 zu bedecken. Die elektromagnetische Abschirmstruktur ESa9 kann erste und zweite Polarisatoren Paa9 und Pba9 übereinandergestapelt umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts wird nun in Bezug auf 29 umschrieben.
  • Bezugnehmend auf 29 umfasst ein Halbleitergehäuse PKG10 ein Gehäusesubstrat PB10, einen Halbleiterchip PH10 und ein Unterfüllelement Ma10 und eine elektromagnetische Abschirmstruktur ESa10. Der Halbleiterchip CH10 kann elektrisch mit dem Gehäusesubstrat PB10 über einen Flip-Chip-Verbinder INT10 verbunden sein. Das Unterfüllelement Ma10 kann auf dem Gehäusesubstrat PB10 angeordnet sein, um eine obere Oberfläche des Halbleiterchips CH10 freizulegen und seitliche Oberflächen des Halbleiterchips CH10 zu bedecken. Das Unterfüllelement Ma10 kann geneigte seitliche Oberflächen aufweisen.
  • Die elektromagnetische Abschirmstruktur ESa10 kann eine obere Oberfläche des Halbleiterchips CH10 und genauso seitliche Oberflächen des Unterfüllelements Ma10 und eine obere Oberfläche des Gehäusesubstrats PB10 bedecken. Die elektromagnetische Abschirmstruktur ESa10 kann erste und zweite Polarisatoren Paa10 und Pba10 übereinandergestapelt umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun in Bezug auf 30 und 31 beschrieben.
  • Bezugnehmend auf 30 weist eine elektromagnetische Abschirmstruktur ESSa11 erste und zweite Polarisatoren Paa11 und Pba11 übereinandergestapelt auf.
  • Gemäß einiger beispielhafter Ausführungsformen umfasst die elektromagnetische Abschirmstruktur ESSa11 einen ersten Abschnitt EST der eine obere Oberfläche eines Halbleiterchips bedeckt, und auch einen zweiten Abschnitt ESS, der seitliche Oberflächen des Halbleiterchips oder eine Vergussschicht bedeckt, und einen Rückenabschnitt ESB, der eine obere Oberfläche des Gehäusesubstrats bedeckt. In der Draufsicht, hat der erste Abschnitt EST eine tetragonale Form, und der zweite und dritte Abschnitt ESS und ESB kann Formen aufweisen, die sich von den Ecken des ersten Abschnitts EST wegerstrecken. Zum Beispiel kann die elektromagnetische Abschirmstruktur ESa11 die Form eines Kreuzes aufweisen.
  • Bezugnehmend auf die 30 und 31 umfasst ein Halbleitergehäuse PKG11 eine Vielzahl an Halbleiterchips auf dem Gehäusesubstrat PB11 und die elektromagnetische Abschirmstrukturen ESa11a und ESa11b sind geeignet um die entsprechende Vielzahl von Halbleiterchips zu bedecken. Jede der elektromagnetischen Abschirmstrukturen ESa11a und ESa11b können einen Abschnitt EST umfassen, der eine obere Oberfläche des entsprechenden Halbleiterchips bedeckt und einen Abschnitt ESS, der seitliche Oberflächen des entsprechenden Halbleiterchips bedeckt und einen Abschnitt ESB, der eine obere Oberfläche des Gehäusesubstrats PB11 bedeckt. Die elektromagnetischen Abschirmstrukturen ESa11a und ESa11b können voneinander entfernt auf einem einzelnen Gehäusesubstrat PB11 angeordnet sein.
  • Gemäß weiterer beispielhafter Ausführungsformen umfasst jede der elektromagnetischen Abschirmstrukturen ESa11a und ESa11b einen Abschnitt EST, der eine obere Oberfläche des entsprechenden Halbleiterchips bedeckt und einen Abschnitt ESS, der seitliche Oberflächen des entsprechenden Halbleiterchips bedeckt, ohne den Abschnitt ESB, der eine obere Oberfläche des Gehäusesubstrats PB11 bedeckt.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 32 beschrieben. Bezugnehmend auf 32, umfasst ein Halbleitergehäuse PKG12 ein Gehäusesubstrat PB12, einen Halbleiterchip CH12, eine Vergussschicht Ma12 und eine elektromagnetische Abschirmstruktur ESa12. Der Halbleiterchip CH12 kann elektrisch mit dem Gehäusesubstrat PB12 mittels eine Flip-Chip-Verbinders INT12 verbunden sein. Die Vergussschicht Ma12 kann auf einem Gehäusesubstrat PB12 bereitgestellt sein, um eine obere Oberfläche und seitliche Oberflächen des Halbleiterchips CH12 zu bedecken.
  • Eine elektromagnetische Abschirmstruktur ESa12 ist bereitgestellt, um eine obere Oberfläche des Halbleiterchips CH12 und einen Abschnitt einer obere Oberfläche des Gehäusesubstrats PB12 zu bedecken. Die elektromagnetische Abschirmstruktur ESa12 umfasst erste und zweite Polarisatoren Paa12 und Pba12 übereinandergestapelt.
  • Die elektromagnetische Abschirmstruktur ESa12 kann die seitlichen Oberflächen der Vergussschicht Ma12 auch nicht direkt bedecken. Ein offener Raum S kann zwischen der elektromagnetischen Abschirmstruktur ESa12 und den seitlichen Oberflächen der Vergussschicht Ma12 angeordnet sein.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 33 beschrieben.
  • Bezugnehmend auf 33 umfasst ein Halbleitergehäuse PKG12a ein Gehäusesubstrat PB12a, eine Vielzahl Halbleiterchips, und eine Vielzahl elektromagnetischer Abschirmstrukturen ESa12a und ESa12b. Die elektromagnetischen Abschirmstrukturen ESa12a und ESa12b können entfernt voneinander auf dem Gehäusesubstrat PB12a angeordnet sein. Die elektromagnetischen Abschirmstrukturen ESa12a und ESa12b können im Wesentlichen die gleichen elektromagnetischen Abschirmstrukturen sein wie die elektromagnetische Abschirmstruktur ESa12 wie in 32 beschrieben.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 34 beschrieben.
  • In Bezug auf 34 umfasst ein Halbleitergehäuse PKG13 ein Gehäusesubstrat PB13, einen Halbleiterchip CH13, eine Vergussschicht Ma13, und eine elektromagnetische Abschirmstruktur ESa13. Der Halbleiterchip CH13 ist elektrisch mit dem Gehäusesubstrat PB13 über einen Flip-Chip-Verbinder INT13 verbunden. Die Vergussschicht Ma13 wird auf dem Gehäusesubstrat PB13 bereitgestellt um obere und seitliche Oberflächen des Halbleiterchips CH13 zu bedecken.
  • Die elektromagnetische Abschirmstruktur ESa13 kann sich derart erstrecken, um den Halbleiterchip CH13 und die gesamte obere Oberfläche des Gehäusesubstrats PB13 zu bedecken. Die elektromagnetische Abschirmstruktur kann erste und zweite Polarisatoren Paa13 und Pba13 übereinandergestapelt enthalten.
  • Die elektromagnetische Abschirmstruktur ESa13 kann die seitlichen Oberflächen der Vergussschicht Ma13 auch nicht direkt bedecken. Eine freie Öffnung S1 kann zwischen der elektromagnetischen Abschirmstruktur ESa13 und den seitlichen Oberflächen der Vergussschicht Ma13 bereitgestellt sein.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 35 beschrieben.
  • Bezugnehmend auf 35 umfasst ein Halbleitergehäuse PKG13a ein Gehäusesubstrat PB13a, eine Vielzahl von Halbleiterchips auf dem Gehäusesubstrat PB13a und eine elektromagnetische Abschirmstruktur ESa13a, die geeignet ist entsprechende Halbleiterchips zu bedecken. Das heißt die elektromagnetische Abschirmstruktur ESa13 kann auf dem Gehäusesubstrat PB13a bereitgestellt sein, um eine Vielzahl von Halbleiterchips zu bedecken.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 36 beschrieben.
  • Bezugnehmend auf 36 umfasst ein Halbleitergehäuse PKG14 ein Gehäusesubstrat PB14, einen Halbleiterchip CH14, ein Unterfüllelement Ma14, eine elektromagnetische Abschirmstruktur ESa14 und eine Vergussschicht Mb14. Der Halbleiterchip CH14 ist elektrisch mit dem Gehäusesubstrat PB14 über einen Flip-Chip-Verbinder INT14 verbunden. Das Unterfüllelement Ma14 ist auf dem Gehäusesubstrat PB14 bereitgestellt um eine obere Oberfläche des Halbleiterchips CH14 freizulegen und seitliche Oberflächen des Halbleiterchips CH14 zu bedecken. Das Unterfülelement Ma14 kann geneigte seitliche Oberflächen aufweisen.
  • Die elektromagnetische Abschirmstruktur ESa14 kann die obere Oberfläche des Halbleiterchips CH14, seitliche Oberflächen des Unterfüllelements Ma14 und eine obere Oberfläche des Gehäusesubstrats PB14 bedecken. Die elektromagnetische Abschirmstruktur ESa14 kann erste und zweite Polarisatoren Paa14 und Pba14 übereinandergestapelt enthalten. Eine Vergussschicht Mb14 ist auf der elektromagnetischen Abschirmstruktur ESa14 bereitgestellt. Dementsprechend kann die elektromagnetische Abschirmstruktur ESa14 einen Abschnitt zwischen dem Halbleiterchip CH14 und der Vergussschicht Mb14 enthalten.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 37 beschrieben.
  • Bezugnehmend auf 37 umfasst ein Halbleitergehäuse PKG15 ein Gehäusesubstrat PB15, erste und zweite Halbleiterchips CH15a und CH15b, eine elektromagnetische Abschirmstruktur ESa15 und eine Vergussschicht M15. Die ersten und zweiten Halbleiterchips CH15a und CH15b können übereinandergestapelt auf dem Gehäusesubstrat PB15 angeordnet sein. Ein erster Verbinder INT15a, der ein leitfähiges Material enthält, kann zwischen dem ersten Halbleiterchip CH15a und dem Gehäusesubstrat PB15 angeordnet sein, und ein zweiter Verbinder INT15b, der ein leitfähiges Material enthält, kann zwischen dem ersten und zweiten Halbleiterchip CH15a und CH15b angeordnet sein. Die ersten und zweiten Verbinder INT15a und INT15b können elektrisch über ein Durchgangsloch SV15, das sich durch den ersten Halbleiterchip CH15a erstreckt, verbunden sein.
  • Die elektromagnetische Abschirmstruktur ESa15 kann eine isolierende elektromagnetische Abschirmstruktur oder eine leitfähige elektromagnetische Abschirmstruktur enthalten. Die elektromagnetische Abschirmstruktur ESa15 kann außerdem erste und zweite Polarisatoren Paa15 und Pba15 enthalten. Die ersten und zweiten Polarisatoren Paa15 und Pba15 können auf verschiedene Art und Weise angeordnet sein. Beispielsweise umfasst wenigstens eine beispielhafte Ausführungsform, wie in 37 dargestellt, erste und zweite Polarisatoren Paa15 und Pba15 übereinandergestapelt. Die elektromagnetische Abschirmstruktur ESa15 kann eine obere Oberfläche des zweiten Halbleiterchips CH15b und seitliche Oberflächen des ersten und zweiten Halbleiterchips CH15a und CH15b bedecken. Außerdem können die ersten und zweiten Polarisatoren entsprechende Transmissionsachsen aufweisen. Beispielsweise hat der erste Polarisator eine entsprechende erste Achse und der zweite Polarisator kann eine entsprechende zweite Achse verschieden von der ersten Achse aufweisen. Außerdem kann die erste Achse des ersten Polarisators eine unterschiedliche Position in Bezug auf die Position der zweiten Achse des zweiten Polarisators aufweisen. Beispielsweise kann gemäß wenigstens einer beispielhaften Ausführungsform des vorliegenden allgemeinen erfindungsgemäßen Konzepts ein erster Polarisator eine erste Transmissionsachse aufweisen und ein zweiter Polarisator eine zweite Transmissionsachse, die senkrecht in Bezug auf die erste Transmissionsachse des ersten Polarisators ist.
  • Die Verbundschicht M15 kann auf der elektromagnetischen Abschirmstruktur ESa15 angeordnet sein. Die Verbundschicht M15 kann eine planare obere Oberfläche aufweisen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegende allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 38 beschrieben.
  • Bezugnehmend auf 38 umfasst ein Halbleitergehäuse PKG16 ein Gehäusesubstrat PB16, erste und zweite Halbleiterchips CH16a und CH16b, eine elektromagnetische Abschirmstruktur ESa16 und eine Verbundschicht M16. Die ersten und zweiten Halbleiterchips CH16a und CH16b können übereinandergestapelt auf dem Gehäusesubstrat PB16 angeordnet sein. Ein erster Verbinder INT16a umfasst ein leitfähiges Material und kann zwischen dem ersten Halbleiterchip CH16a und dem Gehäusesubstrat PB16 angeordnet sein, und ein zweiter Verbinder INT16b mit einem leitfähigen Material kann zwischen dem ersten und zweiten Halbleiterchip CH16a und CH16b angeordnet sein. Die ersten und zweiten Verbinder INT16a und INT16b können über ein Durchgangsloch SV16, das durch den ersten Halbleiterchip CH16a hindurchgeht, elektrisch verbunden sein.
  • Die elektromagnetische Abschirmstruktur ESa16 kann erste und zweite Polarisatoren Paa16 und Pba16 übereinandergestapelt umfassen. Die elektromagnetische Abschirmstruktur ESa16 kann eine obere Oberfläche des zweiten Halbleiterchips CH16b, seitliche Oberflächen des ersten und zweiten Halbleiterchips CH16a und CH16b und eine obere Oberfläche des Gehäusesubstrates PB16 bedecken. Die Vergussschicht Ma16 kann auf der elektromagnetischen Abschirmstruktur ESa16 bereitgestellt werden.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 39 beschrieben.
  • Bezugnehmend auf 39 umfasst ein Halbleitergehäuse PKG17 ein Gehäusesubstrat PB17, eine Vielzahl übereinandergestapelter Halbleiterchips CH17, eine elektromagnetische Abschirmstruktur ESa17, und eine Vergussschicht Ma17. Die Vielzahl an Halbleiterchips CH17 kann elektrisch mit dem Gehäusesubstrat PB17 über ein Verbindungselement elektrisch verbunden sein. Das Verbindungselement kann ein elektrisch leitfähiges Durchgangsloch, eine Lötkugel, ein Bonddraht, ein Verbindungsstruktur mit einer Vielzahl von Verbindungen, oder eine Kombination davon enthalten, ist aber nicht darauf beschränkt. Gemäß wenigstens einer beispielhaften Ausführungsform, wie in 39 dargestellt, ist das Verbindungselement ein Durchgangsloch SV17, das durch den Halbleiterchip CH17 hindurch gebildet ist. Eine Zwischenschicht BA17 mit einer Haftschicht kann unter jedem der Halbleiterchips CH17 angeordnet sein.
  • Die elektromagnetische Abschirmstruktur ESa17 kann erste und zweite Polarisatoren Paa17, Pba17 übereinandergestapelt umfassen. Die elektromagnetische Abschirmstruktur ESa17 kann auf der Vielzahl Halbleiterchips CH17 angeordnet sein, um seitliche Oberflächen der Halbleiterchips CH17 zu bedecken.
  • Die Vergussschicht Ma17 kann auf dem Gehäusesubstrat PB17 angeordnet sein, um die elektromagnetische Abschirmstruktur ESa17 zu bedecken.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 40 beschrieben.
  • Bezugnehmend auf 40 umfasst ein Halbleitergehäuse PKG18 ein Gehäusesubstrat PB18, eine Vielzahl übereinandergestapelter Halbleiterchips CH18, eine elektromagnetische Abschirmstruktur ESa18, eine Vergussschicht M18. Die Vielzahl an Halbleiterchips CH18 kann elektrisch mit dem Gehäusesubstrat PB18 über Durchgangslöcher SV18 verbunden sein.
  • Die elektromagnetische Abschirmstruktur ESa18 kann erste und zweite Polarisatoren Paa18 und Pba18 übereinandergestapelt umfassen. Elektromagnetische Abschirmstruktur ESa18 kann auf der Vielzahl der Halbleiterchips CH18 bereitgestellt sein und sich erstrecken, um seitliche Oberflächen des Halbleiterchips CH18 und eine obere Oberfläche des Gehäusesubstrats PB18 zu bedecken. Die Vergussschicht M18 kann auf dem Gehäusesubstrat PB18 bereitgestellt sein, um die elektromagnetische Abschirmstruktur ESa18 zu bedecken.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzept wird nun bezugnehmend auf 41 beschrieben.
  • Bezugnehmend auf 41 umfasst ein Halbleitergehäuse PKG19 ein Gehäusesubstrat PB19, einen Halbleiterchip CH19, eine Vergussschicht Ma19, und eine elektromagnetische Abschirmstruktur ESa19. Der Halbleiterchip CH19 kann auf dem Gehäusesubstrat PB19 angeordnet sein. Der Halbleiterchip CH19 kann mittels eines Haftelements BA19 an dem Gehäusesubstrat PB19 befestigt sein.
  • Der Halbleiterchip CH19 kann elektrisch mit dem Gehäusesubstrat PB19 mittels eines Verbindungselements elektrisch verbunden sein. Das Verbindungselement kann ein elektrisch leitfähiges Durchgangsloch, eine Lötkugel, ein elektrisch leitfähiges Pad, ein Bonddraht, eine Verbindungsstruktur mit einer Vielzahl von Verbindungen, und eine Kombination davon sein, ist aber nicht hierauf beschränkt. Gemäß wenigstens einer beispielhaften Ausführungsform, wie in 41 dargestellt, ist ein Bonddraht WR19 bereitgestellt, um ein Pad PU19 des Halbleiterchips CH19 und ein Pad PL19 des Gehäusesubstrats PB19 miteinander zu verbinden. Das heißt der Halbleiterchip CH19 ist elektrisch mit dem Gehäusesubstrat PB19 über den Bonddraht WR19 elektrisch verbunden.
  • Die Vergussschicht Ma19 kann auf dem Gehäusesubstrat PB19 angeordnet sein, um den Halbleiterchip CH19 und den Bonddraht WR19 zu bedecken. Die elektromagnetische Abschirmstruktur ESa19 kann bereitgestellt sein, um eine obere Oberfläche der Vergussschicht Ma19 zu bedecken. Die elektromagnetische Abschirmstruktur ESa19 kann erste und zweite Polarisatoren Paa19 und Pba19 umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun in Bezug auf 42 erläutert.
  • Bezugnehmend auf 42 umfasst ein Halbleitergehäuse PKG20 ein Gehäusesubstrat PB20, einen Halbleierchip CH20, eine Vergussschicht Ma20, und eine elektromagnetische Abschirmstruktur ESa20. Der Halbleiterchip CH20 kann an dem Gehäusesubstrat PB20 mittels eines Haftelements BA20 befestigt sein. Ein Bonddraht WR20 kann bereitgestellt sein, um ein Pad PU20 des Halbleiterchips CH20 und ein Pad PL20 des Gehäusesubstrats PB20 miteinander zu verbinden.
  • Die Vergussschicht Ma20 kann auf einem Gehäusesubstrat PB20 bereitgestellt sein, um den Halbleiterchip CH20 und den Bonddraht WR20 zu bedecken. Die Vergussschicht Ma20 kann die gesamte obere Oberfläche des Gehäusesubstrats PB20 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa20 kann eine obere Oberfläche der Vergussschicht Ma20 bedecken und auch seitliche Oberflächen der Vergussschicht Ma20 und das Gehäusesubstrat PB20 bedecken. Die elektromagnetische Abschirmstruktur ESa20 kann erste und zweite Polarisatoren Paa20 und Pba20 umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen gemäß vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 43 beschrieben.
  • Bezugnehmend auf 43 umfasst ein Halbleitergehäuse PKG21 ein Gehäusesubstrat PB21, einen Halbleiterchip CH21, eine Vergussschicht Ma21, und eine elektromagnetische Abschirmstruktur ESa21. Der Halbleiterchip CH21 kann auf einem Gehäusesubstrat PB21 angeordnet sein und mit diesem über ein Haftelement BA21 an diesem befestigt sein. Ein Bonddraht WR21 kann bereitgestellt sein, um ein Pad PU21 des Halbleiterchips CH21 und ein Pad PL21 des Gehäusesubstrats PB21 zu verbinden.
  • Die Vergussschicht Ma21 kann auf dem Gehäusesubstrat PB21 bereitgestellt sein, um den Halbleiterchip CH21 und den Bonddraht WR21 zu bedecken. Die Vergussschicht Ma21 kann einen Abschnitt der oberen Oberfläche des Gehäusesubstrats PB21 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa21 kann obere und seitliche Oberflächen der Vergussschicht Ma21 bedecken. Die elektromagnetische Abschirmstruktur ESa21 kann erste und zweite Polarisatoren Paa21 und Pba21 umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 44 beschrieben.
  • Bezugnehmend auf 44 umfasst ein Halbleitergehäuse PKG22 ein Gehäusesubstrat PB22, einen Halbleiterchip CH22, eine erste Vergussschicht Ma22, eine elektromagnetische Abschirmstruktur ESa22 und eine zweite Vergussschicht Mb22. Der Halbleiterchip CH22 kann auf dem Gehäusesubstrat PB22 angeordnet sein und mit diesem über ein Haftelement BA22 befestigt sein. Ein Bonddraht WR22 kann bereitgestellt sein, um ein Pad PU22 des Halbleiterchips CH22 und ein Pad PL22 des Gehäusesubstrats PB22 miteinander zu verbinden.
  • Die erste Vergussschicht Ma22 kann auf dem Gehäusesubstrat PB22 bereitgestellt sein, um den Halbleiterchip CH22 und den Bonddraht WR22 zu bedecken. Die erste Vergussschicht Ma22 kann einen Bereich der oberen Oberfläche des Gehäusesubstrats PB22 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa22 kann obere und seitliche Oberflächen der ersten Vergussschicht Ma22 bedecken. Die elektromagnetische Abschirmstruktur ESa22 kann erste und zweite Polarisatoren Paa22 und Pba22 umfassen.
  • Die zweite Vergussschicht Mb22 kann auf dem Gehäusesubstrat PB22 bereitgestellt sein, um die elektromagnetische Abschirmstruktur ESa22 zu bedecken. Die elektromagnetische Abschirmstruktur ESa22 kann zwischen der ersten und zweiten Vergussschicht Ma22 und Mb22 bereitgestellt sein.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun in Bezug auf 45 beschrieben.
  • Bezugnehmend auf 45 umfasst ein Halbleitergehäuse PKG23 ein Gehäusesubstrat PB23, einen Halbleiterchip CH23, eine Vergusssicht Ma23, und eine elektromagnetische Abschirmstruktur ESa23. Der Halbleiterchip CH23 kann auf dem Gehäusesubstrat PB23 angeordnet sein und an diesem mittels eines Haftelements BA23 befestigt sein. Ein Bonddraht WR23 kann bereitgestellt sein, um ein Pad PU23 des Halbleiterchips CH23 und ein Pad PL23 des Gehäusesubstrats PB23 miteinander zu verbinden.
  • Die Vergussschicht Ma23 ist auf dem Gehäusesubstrat PB23 angeordnet um den Halbleiterchip CH22 und den Bonddraht WR23 zu bedecken. Die Vergussschicht Ma23 kann einen Abschnitt der oberen Oberfläche des Gehäusesubstrats PB23 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa22 kann eine obere Oberfläche der Vergussschicht Ma23, seitliche Oberflächen der Vergussschicht Ma23 und die obere Oberfläche des Gehäusesubstrats PB23 bedecken. Die elektromagnetische Abschirmstruktur ESa23 kann erste und zweite Polarisatoren Paa23 und Pba23 enthalten.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 46 beschrieben.
  • Bezugnehmend auf 46 umfasst ein Halbleitergehäuse PKG24 ein Gehäusesubstrat PB24, einen Halbleiterchip CH24, eine erste Vergussschicht Ma24, eine elektromagnetische Abschirmstruktur ESa24, eine zweite Vergussschicht Mb24. Der Halbleiterchip CH24 kann auf dem Gehäusesubstrat PB24 angeordnet sein und an diesem mittels eines Haftelements BA24 befestigt sein. Ein Bonddraht WR24 kann zwischen einem Pad PU24 des Halbleiterchips CH24 und einem Pad PL24 des Gehäusesubstrats PB24 angeordnet sein.
  • Die erste Vergussschicht Ma24 kann auf dem Gehäusesubstrat PB24 angeordnet sein, um den Halbleiterchip CH24 und den Bonddraht WR24 zu bedecken. Die Vergussschicht Ma24 kann einen Bereich der oberen Oberfläche des Gehäusesubstrats PB24 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa24 kann obere und seitliche Oberflächen der ersten Vergussschicht Ma24 bedecken und kann eine obere Oberfläche des Gehäusesubstrats PB24 bedecken. Die elektromagnetische Abschirmstruktur ESa24 kann erste und zweite Polarisatoren Paa24 und Pba24 umfassen. Eine zweite Vergussschicht Mb24 kann auf der elektromagnetischen Abschirmstruktur ESa24 bereitgestellt sein.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 47 beschrieben.
  • Bezugnehmend auf 47 umfasst ein Halbleitergehäuse PKG25 ein Gehäusesubstrat PB25, eine Vielzahl an Halbleiterchips CH25, eine Vergussschicht Ma25, und eine elektromagnetische Abschirmstruktur ESa25.
  • Die Halbleiterchips CH25 können übereinander auf dem Gehäusesubstrat PB25 angeordnet sein. Die Halbleiterchips CH25 können mittels eines Haftelements BA25 aneinander befestigt sein. Die Vielzahl an Halbleiterchips CH25 können elektrisch mit dem Gehäusesubstrat über ein oder mehrere Verbindungselemente verbunden sein. Die Verbindungselemente können elektrisch leitfähige Durchgangslöcher, eine Lötkugel, ein elektrisch leitfähiges Pad, eine Verbindungsstruktur mit einer Vielzahl von Verbindungen, und Kombinationen davon sein, sind aber jedoch nicht darauf beschränkt. Wenigstens einer beispielhaften Ausführungsform, wie in 47 dargestellt, sind Bonddrähte WR25 bereitgestellt, um Pads PU25 der Haibleiterchips CH25 und Pads PL25 des Gehäusesubstrats PB25 miteinander zu verbinden.
  • Die Vergussschicht Ma25 kann auf dem Gehäusesubstrat PB25 bereitgestellt werden um Halbleiterchips CH25 und den Bonddraht WR25 zu bedecken. Die Vergussschicht Ma25 kann die gesamte obere Oberfläche des Gehäusesubstrats PB25 bedecken.
  • Die elektromagnetische Abschirmstruktur ESa25 kann obere und seitliche Oberflächen der Vergussschicht Ma25, und seitliche Oberflächen des Gehäusesubstrats PB25 bedecken. Das heißt, die elektromagnetische Abschirmstruktur ESa25 kann obere und seitliche Oberflächen der Vielzahl von Halbleiterchips CH25 bedecken. Die elektromagnetische Abschirmstruktur ESa25 kann erste und zweite Polarisatoren Paa25 und Pba25 umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 48 beschrieben.
  • Bezugnehmend auf 48, umfasst ein Halbleitergehäuse ein Gehäusesubstrat PCB1, einen Halbleiterchip CHp1, und eine elektromagnetische Abschirmstruktur ESpc1. Ein Bonddraht IW1 kann bereitgestellt sein, um ein Pad CP1 des Halbleiterchips CHp1 und ein Pad PP1 des Gehäusesubstrats PCB1 miteinander zu verbinden.
  • Die elektromagnetische Abschirmungsstruktur ESpc1 kann zwischen dem Gehäusesubstrat PCB1 und dem Halbleiterchip CHp1 vorgesehen sein. Die elektromagnetische Abschirmstruktur ESpc1 kann erste und zweite Polarisatoren Ppc1 und Pcp1 übereinandergestapelt enthalten.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 49 beschrieben.
  • Bezugnehmend auf 49 umfasst ein Halbleitergehäuse ein Gehäusesubstrat PCB2, ein Halbleiterchip CHp2 und eine elektromagnetische Abschirmstruktur ESpc2. Ein Bonddraht IW2 kann zwischen einem Pad CP2 des Halbleiterchips CHp2 und einem Pad PP2 des Gehäusesubstrats PCB2 angeordnet sein.
  • Die elektromagnetische Abschirmstruktur ESpc2 kann eine erste elektromagnetische Abschirmstruktur ESpc2a zwischen dem Gehäusesubstrat PCB2 und dem Halbleiterchip CHp2, und eine zweite elektromagnetische Abschirmstruktur ESpc2b, die geeignet ist um eine obere Oberfläche des Halbleiterchips CHp2 mit Ausnahme des Pads CP2 des Halbleiterchips CHp2 zu bedecken enthalten. Das heißt, obere und untere Oberflächen des Halbleiterchips CHp2 können mit der elektromagnetischen Abschirmstruktur ESpc2 bedeckt sein. Die erste elektromagnetische Abschirmstruktur ESpc2a kann erste und zweite Polarisatoren Ppc2 und Pcp2 übereinandergestapelt enthalten, während die zweite elektromagnetische Abschirmstruktur ESpc2b erste und zweite Polarisatoren Pct1 und Pct2 übereinandergestapelt enthalten.
  • Ein Halbleitergehäusesubstrat gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun wie in 50 dargestellt beschrieben.
  • Bezugnehmend auf 50 umfasst ein Halbleitergehäuse ein Gehäusesubstrat PCB3, einen Halbleiterchip CHp3, eine Gussschicht Mc3, und eine elektromagnetische Abschirmstruktur ESpc3. Ein Flip-Chip-Verbinder IB3 kann vorgesehen sein, um ein Pad CP3 des Halbleiterchips CHp3 und ein Pad BP3 des Gehäusesubstrats PCB3 elektrisch miteinander zu verbinden. Die Vergussschicht Mc3 kann einen Raum zwischen dem Gehäusesubstrat PCB3 und dem Halbleiterchip CHp3 aufrollen und Seitenwände des Halbleiterchips CHp3 bedecken.
  • Die elektromagnetische Abschirmstruktur ESpc3 kann erste und zweite Polarisatoren Ppc3 und Pcp3 übereinandergestapelt umfassen. Die elektromagnetische Abschirmstruktur ESpc3 kann auf einer Oberfläche des Halbleiterchips CHp3 benachbart zu dem Gehäusesubstrat PCB3 angeordnet sein. Auch kann die elektromagnetische Abschirmstruktur ESpc3 die Oberfläche des Halbleiterchips CH3 bedecken, um das Pad PC3 des Halbleiterchip CHp3 freizulegen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 51 beschrieben.
  • Bezugnehmend auf 51, umfasst ein Halbleitergehäuse ein Gehäusesubstrat PCB4, einen Halbleiterchip CHp4, eine Vergussschicht Mc4, und eine elektromagnetische Abschirmstruktur ESpc4. Ein Flip-Chip-Verbinder IB4 kann bereitgestellt sein, um ein Pad CP4 des Halbleiterchips CHp4 und ein Pad PP4 des Gehäusesubstrats PCB4 elektrisch miteinander zu verbinden. Die Vergussschicht Mc4 kann einen Raum zwischen dem Gehäusesubstrat PCB4 und dem Halbleiterchip CHp4 auffüllen um eine obere Oberfläche des Halbleiterchips CHp4 zu bedecken.
  • Die elektromagnetische Abschirmstruktur ESpc4 kann erste und zweite Polarisatoren Ppc4 und Pcp4 übereinandergestapelt enthalten.
  • Die elektromagnetische Abschirmstruktur kann auf einer Oberfläche des Gehäusesubstrats PCB4 benachbart zum Halbleiterchip CHp4 bereitgestellt sein. Auch kann die elektromagnetische Abschirmstruktur ESpc4 eine Oberfläche des Gehäusesubstrats PCB4 bedecken, um das Pad PP4 des Gehäusesubstrats PCB4 freizulegen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 52 beschrieben.
  • Bezugnehmend auf 52 umfasst ein Halbleitergehäuse ein Gehäusesubstrat PCB5, einen Halbleiterchip CHp5, eine Vergussschicht Mc5, und eine elektromagnetische Abschirmstruktur ESpc5. Ein Flip-Chip-Verbinder IB5 kann bereitgestellt sein, um ein Pad CP5 des Halbleiterchips CHt5 und ein erstes Pad PP5 des Gehäusesubstrats PCB5 elektrisch miteinander zu verbinden. Der Flip-Chip-Verbinder IB5 kann beispielsweise ein elektrisch leitfähiges Lötelement umfassen. Die Vergussschicht Mc5 kann einen Raum zwischen einem Gehäusesubstrat PCB5 und den Halbleiterchip CHp5 auffüllen und Seitenwände des Halbleiterchips CHt5 bedecken.
  • Das Gehäusesubstrat PCB5 kann ein PCB sein. Das Gehäusesubstrat PCB5 kann eine erste Oberfläche und eine zweite Oberfläche entgegengesetzt zueinander angeordnet aufweisen. Das erste Pad PP5 verbunden mit dem Flip-Chip-Verbinder IB5 kann auf der ersten Oberfläche des Gehäusesubstrats PCB5 angeordnet sein, während ein zweites Pad PPL5 auf der zweiten Oberfläche davon angeordnet sein kann. Eine Kugelstruktur BL5 kann auf dem zweiten Pad PPL5 auf dem Gehäusesubstrat PCB5 angeordnet sein. Die ersten und zweiten Pads PP5 und PPL5 können mittels einer Verbindungsstruktur MIN5, die innerhalb des Gehäusesubstrats PCB5 angeordnet ist, elektrisch miteinander verbunden sein. Die Verbindungsstruktur MIN5 kann eine Vielzahl von Verbindern enthalten. Die Vielzahl an Verbindern kann auf verschiedenen Arten angeordnet sein, um das erste Pad PP5 mit dem zweiten Pad PPL5 zu verbinden, um somit in dem Flip-Chip-Verbinder IB5 mit der Kugelstruktur BL5 verbunden zu sein. Beispielsweise umfasst gemäß wenigstens einer beispielhaften Ausführungsform, wie in 52 dargestellt, eine Verbindungsstruktur MIN5 eine Vielzahl an Verbindungen, die stufenartig angeordnet sind, um das erste Pad PP5 mit dem zweiten Pad PPL5 zu verbinden. Dementsprechend wird ein elektrisch leitfähiger Pfad zwischen dem Flip-Chip-Verbinder IB5 zu der Kugelstruktur BL5 bereitgestellt.
  • Die elektromagnetische Abschirmstruktur ESpc5 kann auf der zweiten Oberfläche der entgegengesetzt zueinander angeordneten ersten und zweiten Oberflächen des Gehäusesubstrats PCB5 auf den das zweite Pad PBL5 ausgebildet ist, angeordnet sein. Die elektromagnetische Abschirmstruktur ESpc5 kann erste und zweite Polarisatoren Ppt5 und Ppc5 übereinandergestapelt umfassen.
  • Die elektromagnetische Abschirmstruktur ESpc5 kann eine Öffnung aufweisen. Eine Breite a1 der Öffnung der elektromagnetischen Abschirmstruktur ESpc5 kann größer als eine Breite a2 der Kugelstruktur BL5 sein. Das heißt, die elektromagnetische Abschirmstruktur ESpc5 kann entfernt von der Kugelstruktur BL5 und dem zweiten Pad PPL5 angeordnet sein. Das heißt, die elektromagnetische Abschirmstruktur ESpc5 kann eine isolierende oder eine leitfähige elektromagnetische Abschirmstruktur sein.
  • In einem anderen Fall, wie in 53 dargestellt, wird eine elektromagnetische Abschirmstruktur ESpc6 bereitgestellt um die Kugelstruktur BL6 zu kontaktieren. In diesem Fall umfasst die elektromagnetische Abschirmungsstruktur ESpc6 erste und zweit Polarisatoren Ppc6 und Ppt6 übereinandergestapelt. In wenigstens einer beispielhaften Ausführungsform, wie in 3 dargestellt, bilden die übereinandergestapelten ersten und zweiten Polarisatoren eine isolierende elektromagnetische Abschirmstruktur. Da ein Gehäusesubstrat PCB6, ein Halbleiterchip CHp6, eine Vergussschicht Mc6, die elektromagnetische Abschirmstruktur ESpc6, ein Pad CP6, ein Verbinder IB6, und eine Verbindungsstruktur MIN6 im Wesentlichen denen wie in 52 beschrieben entsprechen, wird auf eine detailliertere Beschreibung verzichtet.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts werden nun bezugnehmend auf 54 beschrieben.
  • Bezugnehmend auf 54, umfasst, wie in 52 gezeigt, ein Halbleitergehäuse ein Gehäusesubstrat PCB7, ein Halbleiterchip CHp7, eine Vergussschicht Mc7, eine elektromagnetische Abschirmstruktur ESpc7, Pads CP7, PP7 und PPL7, einen Verbinder IB7, eine Verbindungsstruktur MIN7, und eine Kugelstruktur BL7.
  • Das Halbleitergehäuse kann eine elektromagnetische Abschirmstruktur ESPc7 umfassen, die geeignet ist zwei gegenüberliegende Oberflächen des Gehäusesubstrates PCB7 zu bedecken. Die elektromagnetische Abschirmstruktur ESpc7 kann erste und zweite elektromagnetische Abschirmstrukturen ESpc7a und ESpc7b enthalten.
  • Die erste elektromagnetische Abschirmstruktur ESpc7a kann erste und zweite Polarisatoren Ppt7a und Ppc7a übereinandergestapelt enthalten, während die zweite elektromagnetische Abschirmstruktur ESpc7b dritte und vierte Polarisatoren Ppt7b und Ppc7b übereinandergestapelt umfasst.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 55 beschrieben.
  • Bezugnehmend auf 55 umfasst, wie bezugnehmend auf 52 gezeigt ein Halbleitergehäuse ein Gehäusesubstrat PCB8, einen Halbleiterchip CHp8, eine Vergussschicht Mc8, eine elektromagnetische Abschirmstruktur ESpc8, Pads CP7, PP7, und PPL8, einen Verbinder IB8, und Verbindungsstrukturen MIN8, und eine Kugelstruktur BL8.
  • Das Halbleitergehäuse kann eine elektromagnetische Abschirmstruktur ESPc8 innerhalb des Gehäusesubstrats PCB8 enthalten. Die elektromagnetische Abschirmstruktur ESpc8 kann erste und zweite Polarisatoren Ppcb8a und Ppcb8b übereinander gestapelt umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 56 beschrieben.
  • Bezugnehmend auf 56 umfasst ein Halbleitergehäuse eine Gehäusesubstrat PCB9, erste und zweite Halbleiterchips CHp9a und CHp9b, und eine elektromagnetische Abschirmstruktur ESpc9. Die ersten und zweiten Halbleiterchips CHp9a und CHp9b können übereinander gestapelt auf dem Gehäusesubstrat PCB9 angeordnet sein.
  • Die elektromagnetische Abschirmstruktur ESpc9 kann eine erste elektromagnetische Abschirmstruktur ESpc9a und eine zweite elektromagnetische Abschirmstruktur ESpc9b umfassen. Die erste elektromagnetische Abschirmstruktur ESpc9a kann erste und zweite Polarisatoren Ppc9b und Ppc9a übereinander gestapelt umfassen, während die zweite elektromagnetische Abschirmstruktur ESpc9b erste und zweite Polarisatoren Ppcc9b und Ppcc9a übereinander gestapelt umfasst. Die zweite elektromagnetische Abschirmstruktur ESpc9b kann zwischen den ersten und zweiten Halbleiterchips CHp9a und CHp9b angeordnet sein. Die erste elektromagnetische Abschirmstruktur ESpc9a kann zwischen dem ersten Halbleiterchip CHp9a und dem Gehäusesubstrat PCB9 angeordnet sein.
  • Dementsprechend können obere und untere Oberflächen des ersten Halbleiterchips CHp9a mit der ersten und zweiten elektromagnetischen Abschirmstruktur ESpc9a und ESpc9b abgedeckt werden und von externen elektromagnetischen Wellen geschützt werden.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf die 57 beschrieben.
  • Bezugnehmend auf 57 umfasst ein Halbleitergehäuse PKG26 ein unteres Halbleitergehäuse PKG26a und ein oberes Halbleitergehäuse PKG26b. Gemäß wenigstens einer beispielhaften Ausführungsform wie in 57 dargestellt, kann ein Halbleiterchip des unteren Halbleitergehäuses PKG26a elektrisch über ein erstes Verbindungselement mit dem entsprechenden Gehäusesubstrat verbunden werden, und in das obere Halbleitergehäuse PKG26b kann elektrisch mit dem entsprechendem Gehäusesubstrat mittels einem zweiten Verbindungselement verschieden vom dem ersten Verbindungselement verbunden werden. Dementsprechend kann jedes Halbleitergehäuse ein entsprechendes elektromagnetisches Abschirmelement, zum Beispiel irgendeins der oben genannten beispielhaften elektromagnetischen Abschirmelemente (ES', ES_1, etc.) wie weiter unten beschrieben, umfassen.
  • Insbesondere kann das untere Halbleitergehäuse PKG26a ein unteres Gehäusesubstrat PB26a, einen unteren Halbleiterchip CH26a, eine untere Vergussschicht Ma26a, eine Flip-Chipverbindungsstruktur INT26a und eine untere elektromagnetische Abschirmstruktur Esa26a aufweisen. Da das untere Halbleitergehäuse PKG26a im Wesentlichen dem Gehäuse wie in 21 beschrieben entspricht, wird auf eine detaillierte Beschreibung verzichtet. Außerdem kann eine Kugelstruktur BS26 unter dem unteren Gehäusesubstrat PB26a bereitgestellt sein.
  • Das obere Halbleitergehäuse PKG26b kann ein oberes Gehäusesubstrat PB26b, einen oberen Halbleiterchip CH26b, ein Haftelement BA26, einen Bonddraht WR26, eine obere Vergussschicht Ma26b, und eine obere elektromagnetische Abschirmstruktur Esa26b enthalten. Da das obere Halbleitergehäuse PBG26b im Wesentlichen dem in 41 beschriebenen Gehäuse entspricht, wird auf eine detaillierte Beschreibung verzichtet.
  • Eine oder mehrere Verbindungsstrukturen IP26 werden bereitgestellt um die oberen und unteren Halbleitergehäuse PKG26b und PKG26a elektrisch miteinander zu verbinden. Die Verbindungsstruktur IP26 kann die untere elektromagnetische Abschirmstruktur ESa26a und die untere Vergussschicht Ma26a durchstoßen und die unteren und oberen Gehäusesubstrate PB26a und PB26b elektrisch miteinander verbinden.
  • Dementsprechend kann das Halbleitergehäuse PKG26 eine untere elektromagnetische Abschirmstruktur ESa26a zwischen dem unteren und oberen Halbleitergehäuse PKG26a und PKG26b enthalten und die obere elektromagnetische Abschirmstruktur ESa26b ist auf dem oberen Halbleitergehäuse PKG26b angeordnet. Die untere elektromagnetische Abschirmstruktur ESa26a kann erste und zweite Polarisatoren Paa26a und Pba26a übereinander gestapelt enthalten, während die obere elektromagnetische Abschirmstruktur ESa26b erste und zweite Polarisatoren Paa26b und Pba26b übereinander gestapelt umfassen.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 58 beschrieben.
  • Bezugnehmend auf 58 umfasst ein Halbleitergehäuse PKG27 ein unteres Halbleitergehäuse PKG27a, eine untere elektromagnetische Abschirmstruktur ESa27a die geeignet ist eine obere Oberfläche und Seitenwände des unteren Halbleitergehäuses PKG27a zu bedecken, ein oberes Halbleitergehäuse PKG27b und eine obere elektromagnetische Abschirmstruktur ESa27b die geeignet ist eine obere Oberfläche und Seitenwände des oberen Halbleitergehäuses PKG27b zu bedecken.
  • Das untere Halbleitergehäuse PKG27a kann ein unteres Gehäusesubstrat PKG27a und einen unteren Halbleiterchip CH27a auf dem unteren Gehäusesubstrat PB27a angeordnet umfassen. Der untere Halbleiterchip CH27a kann elektrisch mit dem unteren Gehäusesubstrat PB27a über einen Flip-Chipverbinder INT27a verbunden sein. Eine untere Vergussschicht MA27a kann auf dem unteren Gehäusesubstrat PB27a angeordnet sein um seitliche Oberflächen des unteren Halbleiterchips CH27a zu bedecken. Die untere elektromagnetische Abschirmstruktur ESa27a kann obere Oberflächen der unteren Vergussschicht Ma27a und des unteren Halbleiterchips CHp27a bedecken, und seitliche Oberflächen der unteren Vergussschicht Ma27a und des unteren Gehäusesubstrates PB27a bedecken. Die untere elektromagnetische Abschirmstruktur ESa27a kann erste und zweite Polarisatoren Paa27a und Pba27a übereinander gestapelt umfassen. Außerdem kann eine Kugelstruktur BS27 unter dem unteren Gehäusesubstrat PB27a angeordnet sein.
  • Das obere Halbleitergehäuse PKG27b kann ein oberes Gehäusesubstrat PB27b, einen oberen Halbleiterchip CH27b umfassen, der elektrisch mit dem oberen Gehäusesubstrat PB27b über ein Bonddraht WR27 verbunden ist, und ein Haftelement BA27, das zwischen dem oberen Gehäusesubstrat PB27b und dem oberen Halbleiterchip CH27b angeordnet ist, und eine obere Vergussschicht Ma27b auf dem oberen Gehäusesubstrat PB27b um den oberen Halbleiterchip CH27b und dem Bonddraht WR27 zu bedecken. Die obere elektromagnetische Abschirmstruktur ESa27b kann obere und seitliche Oberflächen der oberen Vergussschicht Ma27b und seitliche Oberflächen des oberen Gehäusesubstrates PB27b bedecken. Die obere elektromagnetische Abschirmstruktur ESa27b kann erste und zweite Polarisatoren Paa27b und Pba27b übereinander gestapelt umfassen.
  • Eine Verbindungsstruktur IP27 kann bereitgestellt sein um die oberen und unteren Halbleitergehäuse PKG27b und PKG27a elektrisch miteinander zu verbinden. Die Verbindungsstruktur IP27 kann die untere elektromagnetische Abschirmstruktur ESa27a und die untere Vergussschicht Ma27a durchdringen und die unteren und oberen Gehäusesubstrate PB27a und PB27b elektrisch miteinander verbinden.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzeptes wird nun bezugnehmend auf 59 beschrieben.
  • Bezugnehmend auf 59 umfasst ein Halbleitergehäuse PKG28 ein unteres Halbleitergehäuse PKG28a und ein oberes Halbleitergehäuse PKG28b übereinander gestapelt. Auch das Halbleitergehäuse PKG28 kann eine elektromagnetische Abschirmstruktur ESa28 umfassen die geeignet ist obere und seitliche Oberflächen des oberen Halbleitergehäuses PKG28b zu bedecken, und seitliche Oberflächen des unteren Halbleitergehäuses PKG28a zu bedecken. Die elektromagnetische Abschirmstruktur ESa28 kann erste und zweite Polarisatoren Paa28 und Pba28 umfassen.
  • Das untere Halbleitergehäuse PKG28a kann ein unteres Gehäusesubstrat PB28a und einen unteren Halbleiterchip CH28a auf dem unteren Gehäusesubstrat PB28a enthalten. Der untere Halbleiterchip CH28a kann elektrisch mit dem unteren Gehäusesubstrat PB28a mittels eines Flip-Chipverbinders INT28 elektrisch verbunden werden. Eine untere Vergussschicht Ma28a kann auf dem unteren Gehäusesubstrat PB28a bereitgestellt sein um seitliche Oberflächen des unteren Halbleiterchips CH28a zu bedecken. Eine Kugelstruktur BS28 kann unter dem unteren Gehäusesubstrat PB28a bereitgestellt sein.
  • Das obere Halbleitergehäuse PKG28b kann ein oberes Gehäusesubstrat PB28b, einen oberen Halbleiterchip CH28b der über einen Bonddraht WR28 mit dem oberen Gehäusesubstrat PB28b verbunden ist, ein Haftelement BA28 zwischen dem oberen Gehäusesubstrat PB28b und dem oberen Halbleiterchip CH28b, und eine obere Vergussschicht Ma28b auf dem oberen Gehäusesubstrat PB28b enthalten um den oberen Halbleiterchip CH28b und dem Bonddraht WR28 zu bedecken.
  • Eine Verbindungsstruktur IP28 ist bereitgestellt um die oberen und unteren Halbleitergehäuse PKG28b und PKG28a elektrisch miteinander zu verbinden. Die Verbindungsstruktur IP28 kann die untere Vergussschicht Ma28a durchdringen und die unteren und oberen Gehäusesubstrate PB28a und PB28b elektrisch miteinander verbinden.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts wird nun bezugnehmend auf 60 beschrieben.
  • Bezugnehmend auf 60 umfasst ein Halbleitergehäuse PKG29 ein unteres Halbleitergehäuse PKG29a und ein oberes Halbleitergehäuse PKG29b übereinander gestapelt. Auch umfasst das Halbleitergehäuse PKG29 eine obere elektromagnetische Abschirmstruktur ESa29b um eine obere Oberfläche des oberen Halbleitergehäuses PKG29b und seitliche Oberflächen der oberen und unteren Halbleitergehäuse PKG29b und PKG29a zu bedecken. Die obere elektromagnetische Abschirmstruktur ESa29b kann einen ersten Polarisator Paa29 und eine zweiten Polarisator Pba29 umfassen.
  • Das untere Halbleitergehäuse PKG29a kann ein unteres Gehäusesubstrat PB29a und einen unteren Halbleiterchip CH29a auf dem unteren Gehäusesubstrat PB29a enthalten. Der untere Halbleiterchip CH29a kann elektrisch mit dem unteren Gehäusesubstrat PB29a über einen Flip-Chipverbinder INT29a verbunden sein. Eine untere Vergussschicht Ma29a kann auf dem unteren Gehäusesubstrat PB29a angeordnet sein um seitliche Oberflächen des unteren Halbleiterchips PB29a zu bedecken. Eine untere elektromagnetische Abschirmstruktur ESa29a kann auf der oberen Oberfläche des Halbleitergehäuses PKG29a angeordnet sein. Eine Kugelstruktur BS29 kann unter dem unteren Gehäusesubstrat PB29a angeordnet sein.
  • Wie in 59 dargestellt kann das obere Halbleitergehäuse PKG29b ein oberes Gehäusesubstrat PB29b, eine Bonddraht WR29, einen oberen Halbleiterchip CH29b, ein Haftelement BA29, und eine obere Vergussschicht Ma29b enthalten.
  • Eine Verbindungsstruktur IP29 kann bereitgestellt sein um die oberen und unteren Halbleitergehäuse PKG29b und PKG29a elektrisch miteinander zu verbinden. Die Verbindungsstruktur IP29 kann die untere elektromagnetische Abschirmstruktur ESa29a und die untere Vergussschicht Ma29a dürchdringen, und die unteren und oberen Gehäusesubstrate PB29a und PB29b elektrisch miteinander zu verbinden.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 61 beschrieben.
  • Bezugnehmend auf 61 umfasst ein Halbleitergehäuse PKG30 ein unteres Halbleitergehäuse PKG30a und ein oberes Halbleitergehäuse PKG30b übereinander gestapelt. Wie in 60 dargestellt kann das untere Halbleitergehäuse PKG30a ein unteres Gehäusesubstrat PB30a, einen unteren Halbleiterchip CH30a, eine Verbinder INT30a, eine untere Vergussschicht Ma30a, und eine untere elektromagnetische Abschirmstruktur ESa30a umfassen. Eine Kugelstruktur BS30 kann unter dem unteren Gehäusesubstrat PB30a angeordnet sein.
  • Wie in 60 dargestellt kann das obere Gehäusesubstrat PKG30b ein oberes Gehäusesubstrat PB30b, einen Bonddraht WR30, eine oberen Halbleiterchip CH30b, ein Haftelement BA30, und eine obere Vergussschicht Ma30b enthalten.
  • Das obere Halbleitergehäuse PKG30b kann eine obere elektromagnetische Abschirmstruktur ESa30b umfassen die geeignet ist obere und seitliche Oberflächen der oberen Vergussschicht MA30b und seitliche Oberflächen des oberen Gehäusesubstrates PB30b zu bedecken. Die obere elektromagnetische Abschirmstruktur ESa30b kann eine ersten Polarisator Paa30 und einen zweiten Polarisator Pba30 übereinander gestapelt einhalten.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen Konzeptes wird nun in Bezug auf 62 beschrieben.
  • Bezugnehmend auf 62 umfasst ein Halbleitergehäuse PKG31 ein anderes Halbleitergehäuse PKG31a und ein oberes Halbleitergehäuse PKG31b und eine elektromagnetische Abschirmstruktur ESa31 übereinandergestapelt. Die elektromagnetische Abschirmstruktur ESa31 umfasst eine untere elektromagnetische Abschirmstruktur ESa31a, die geeignet ist obere und seitliche Oberflächen des unteren Halbleitergehäuses PKG31a zu bedecken und eine obere elektromagnetische Abschirmstruktur ESa31b, die geeignet ist eine obere Oberfläche des oberen Halbleitergehäuses PKG31b zu bedecken. Die untere elektromagnetische Abschirmstruktur ESa31a kann einen ersten und einen zweiten Polarisator Paa31a und Pba31a übereinandergestapelt enthalten. Die obere elektromagnetische Abschirmstruktur ESa31b kann übereinandergestapelt dritte und vierte Polarisatoren Paa31b und Pba31b enthalten.
  • Wie in 16 dargestellt, umfasst das untere Halbleitergehäuse PKG31 ein unteres Gehäusesubstrat PB31a, einen unteren Halbleiterchip CH31a, einen Verbinder [NT31a, eine untere Vergussschicht Ma31a. Eine Kugelstruktur BS31 ist unter dem unteren Gehäusesubstrat PB31a vorgesehen.
  • Wie in 60 dargestellt, umfasst das obere Halbleitergehäuse PKG31b ein oberes Gehäusesubstrat PB31b, einen Bonddraht BR31, einen oberen Halbleiterchip CH31b, ein Haftelement BA31 und eine obere Vergussschicht Ma31b.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 63 beschrieben.
  • Bezugnehmend auf 63 umfasst ein Halbleitergehäuse PKG32 ein unteres Halbleitergehäuse PKG32a und ein oberes Halbleitergehäuse PKG32b übereinandergestapelt. Auch kann das Halbleitergehäuse PKG32 eine erste elektromagnetische Abschirmstruktur ESa32a umfassen, die geeignet ist einen Abschnitt des unteren Halbleitergehäuses PKG32a zu bedecken, und eine zweite elektromagnetische Abschirmstruktur ESa32b, die geeignet ist eine obere Oberfläche des oberen Halbleitergehäuses PKG32b zu bedecken.
  • Die ersten und zweiten elektromagnetischen Abschirmstrukturen ESa32a und ESa32b bilden eine elektromagnetische Abschirmstruktur ESa32.
  • Das untere Halbleitergehäuse PKG31a kann ein unteres Gehäusesubstrat PB32 und einen unteren Halbleiterchip CH32a umfassen. Ein Unterfüllelement Ma32b kann zwischen dem unteren Gehäusesubstrat PB32a und dem unteren Halbleiterchip CH32a angeordnet sein. Das Unterfüllelement Ma32b kann teilweise oder komplett die seitlichen Oberflächen des unteren Halbleiterchips CH32a bedecken. Der untere Halbleiterchip CH32a kann elektrisch mit dem unteren Gehäusesubstrat PP32a mittels eines Flip-Chip-Verbinders INT32a verbunden sein. Eine Kugelstruktur BS32 kann unter dem unteren Gehäusesubstrat PB32a angeordnet sein.
  • Die erste elektromagnetische Abschirmstruktur ESa32a kann an den oberen und seitlichen Oberflächen des unteren Halbleiterchips CH32a angeordnet sein. Die erste elektromagnetische Abschirmstruktur ESa32a kann erste und zweite Polarisatoren Paa32a und Pba32a übereinandergestapelt enthalten.
  • Das obere Halbleitergehäuse PKG32 kann ein oberes Gehäusesubstrat PB32b, eine Vielzahl von Halbleiterchips CH32b und eine Vergussschicht Ma32b enthalten. Die oberen Halbleiterchips CH32b können übereinandergestapelt auf dem oberen Gehäusesubstrat PB32b angeordnet sein. Die oberen Halbleiterchips CH32b können mittels eines Haftelements BA32 aneinander befestigt sein. Bonddrähte WR32 werden bereitgestellt um die oberen Halbleiterchips CH32b und die oberen Gehäusesubstrate PP32b elektrisch miteinander zu verbinden. Die obere Vergussschicht Ma32b wird auf dem oberen Gehäusesubstrat PB32b vorgesehen um die oberen Halbleiterchips CH32b und den Bonddraht WR32 zu bedecken. Die zweite elektromagnetische Abschirmstruktur ESa32b kann eine obere Oberfläche der oberen Vergussschicht Ma32b bedecken. Eine Verbindungsstruktur IP32 wird bereitgestellt um die oberen und unteren Halbleitergehäuse PKG32b und PKG32a elektrisch miteinander zu verbinden.
  • Eine Halbleitergehäusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 64 beschrieben.
  • Bezugnehmend auf 64, umfasst ein Halbleitergehäuse PKG33 ein unteres Halbleitergehäuse PKG33a und ein oberes Halbleitergehäuse PKG33b. Das Halbleitergehäuse PKG33 kann eine erste elektromagnetische Abschirmstruktur ESa33a umfassen, die geeignet ist eine obere Oberfläche des unteren Halbleitergehäuses PKG33a zu bedecken, und eine zweite elektromagnetische Abschirmstruktur ESa33b, die geeignet ist eine obere Oberfläche des oberen Halbleitergehäuses PKG33b zu bedecken. Die erste elektromagnetische Abschirmstruktur ESa33a kann erste und zweite Polarisatoren Paa33a und Pba33a übereinandergestapelt enthalten, während die zweite elektromagnetische Abschirmstruktur ESa33b dritte und vierte Polarisatoren Paa33b und Pba33b übereinandergestapelt aufweisen.
  • Wie in 63 dargestellt, umfasst das untere Halbleitergehäuse PKG33a ein unteres Gehäusesubstrat Pb33a, einen unteren Halbleiterchip CH33a, ein Unterfüllelement Ma33a, und einen Flip-Chip-Verbinder INT33a.
  • Das obere Halbleitergehäuse PKG33b kann ein oberes Gehäusesubstrat PB33b, eine Vielzahl an Halbleiterchips CH33b, eine Vergussschicht Ma33b, ein Haftelement BA33, und einen Bonddraht WR33 enthalten. Eine Verbindungsstruktur IP33 wird bereitgestellt, um die oberen und unteren Halbleitergehäuse PKG33b und PKG33a elektrisch miteinander zu verbinden. Eine Kugelstruktur BS33 wird unter dem unteren Gehäusesubstrat PB33a bereitgestellt.
  • Eine Halbleitergehusestruktur gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 65 beschrieben.
  • Bezugnehmend auf 65, umfasst ein Halbleitergehäuse PKG34 ein unteres Halbleitergehäuse PKG34a und ein oberes Halbleitergehäuse PKG34b übereinandergestapelt. Das Halbleitergehäuse PK34 umfasst eine erste elektromagnetische Abschirmstruktur ESa34a in dem unteren Halbleitergehäuse PKG34a und eine zweite elektromagnetische Abschirmstruktur ESa34b, die geeignet ist eine obere Oberfläche des oberen Halbleitergehäuses PKG34b zu bedecken.
  • Die erste elektromagnetische Abschirmstruktur ESa34a umfasst erste und zweite Polarisatoren Paa34a und Pba34a übereinandergestapelt, während die zweite elektromagnetische Abschirmstruktur ESa34b erste und zweite Polarisatoren Paa34b und Pba34b übereinandergestapelt umfasst.
  • Das untere Halbleitergehäuse PKG34a kann ein unteres Halbleitersubstrat P34a und einen unteren Halbleiterchip CH34a enthalten. Ein Unterfüllelement Ma34a wird zwischen dem unteren Gehäuse des Substrates PP34a und dem unteren Halbleiterchip CH34a bereitgestellt. Der untere Halbleiterchip CH34a kann elektrisch mit dem unteren Gehäusesubstrat PP34a mittels eines Flip-Chip-Verbinders INC34a verbunden sein. Die erste elektromagnetische Abschirmstruktur EAs34a kann den ersten Halbleiterchip CH34a bedecken. Außerdem kann das untere Halbleitergehäuse PKG34a eine untere Vergussschicht Ma34a auf der ersten elektromagnetischen Abschirmstruktur ESa34a umfassen.
  • Wie in 63 gezeigt kann das obere Halbleitergehäuse PKG34b ein oberes Gehäusesubstrat PP34b, eine Vielzahl an Halbleiterchips CH34b, Bonddrähte WR34 und eine obere Moldingschicht Ma34b umfassen. Eine Verbindungsstruktur IP34 wird bereitgestellt um die oberen und unteren Halbleitergehäuse PKG34b und PKG34a elektrisch miteinander zu verbinden. Eine Kugelstruktur BS34 wird unter dem unteren Gehäusesubstrat PP34a bereitgestellt.
  • Im Folgenden werden weitere Beispiele auf der Ausführungsform des vorliegenden allgemeinen erfindungsgemäßen Konzepts beschrieben.
  • Eine elektronische Vorrichtung gemäß dem Beispiel auf den Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzepts wird nun bezugnehmend auf 66 beschrieben.
  • Bezugnehmend auf 66 umfasst ein erstes Halbleitergehäuse PKGA1 ein zweites Halbleitergehäuse PKGB1, ein drittes Halbleitergehäuse PKGC1, und eine Antenneneinheit AT1 wird auf dem Schaltungssubstrat 100a entfernt voneinander angeordnet. Das Schaltungssubstrat 100a kann auf einem Board und/oder einer Schaltplatine angeordnet sein. Das erste Halbleitergehäuse PKGA1 kann einen ersten Halbleiterchip PCH1a enthalten, das zweite Halleitergehäuse PKGB1 kann einen zweiten Halbleiterchip PCH1b enthalten und das dritte Halbleitergehäuse PKGC1 kann einen dritten Halbleiterchip PCH1c enthalten.
  • Gemäß einiger beispielhafter Ausführungsformen bedeckt eine erste elektromagnetische Abschirmstruktur ESS1_1 obere und seitliche Oberflächen des ersten Halbleitergehäuses PKGA1, während eine zweite elektromagnetische Abschirmstruktur ESS1_2 obere und seitliche Oberflächen des zweiten Halbleitergehäuses PKGB1 bedecken. Die erste elektromagnetische Abschirmstruktur ESS1_1 umfasst erste und zweite Polarisatoren ESS1_1a und ESS1_1b und die zweite elektromagnetische Abschirmstruktur ESS1_2 kann erste und zweite Polarisatoren ESS1_2a und ESS1_2b enthalten. In wenigstens einer beispielhaften Ausführungsform weist die erste und zweite elektromagnetische Abschirmstruktur ESS1_1 und ESS1_2 isolierende Eigenschaften auf. Das vorliegende allgemeine erfindungsgemäße Konzept ist jedoch nicht hierauf beschränkt und die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 können leitfähig ausgeführt sein oder leitfähiges Material beinhalten.
  • Die Position der ersten und zweiten Halbleitergehäuse PKGA1 und PKGB1 und die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 ist beispielhaft dargestellt, und das vorliegende allgemeine erfindungsgemäße ist nicht hierauf beschränkt. Beispielsweise kann jedes der ersten und zweiten Halbleitergehäuse PKGA1 und PKGB1 irgendeines der Halbleiterbauelemente sein oder der Halbleitergehäuse, die durch die elektromagnetischen Abschirmstrukturen geschützt sind.
  • Eine leitfähige elektromagnetische Abschirmstruktur CS1 kann vorgesehen werden um die ersten und zweiten Halbleitergehäuse PKGA1 und PKGB1 und die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 zu bedecken. Die leitfähige elektromagnetische Abschirmstruktur ESS1 kann eine obere Platte CST1 und eine Seitenwandstruktur CSS1 aufweisen, die geeignet ist um sich von einer Kante der oberen Platte CST1 bis zum Schaltungssubstrat 100a zu erstrecken. Die leitfähige elektromagnetische Abschirmstruktur CS1 kann als Abschirmbecher ausgeführt sein. Die leitfähige Abschirmstruktur CS1 kann aus einem metallischen Material, das Stahl oder Titan (Ti) enthält, bestehen.
  • Ein freier Raum AS1 kann zwischen der leitfähigen elektromagnetischen Abschirmstruktur CS1 und den ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 ausgebildet sein.
  • Die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 können zwischen den ersten und zweiten Halbleitergehäusen PKGA1 und PKGB1 angeordnet sein um die ersten und zweiten Halbleitergehäuse PKGA1 und PKGB1 zu bedecken. Das heißt elektromagnetische Wellen, die von einem der ersten und zweiten Halbleitergehäuse PKGA1 und PKGB1 erzeugt werden, können von den ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und EES1_2 abgeschnitten werden und beeinflussen daher keine anderen benachbarten Halbleitergehäuse.
  • Zusätzlich werden wegen der ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 und der leitfähigen elektromagnetischen Abschirmstruktur CS1 die ersten und zweiten Halbleitergehäuse PKGA1 und PKGB1 von extern erzeugten elektromagnetischen Wellen geschützt und externe elektronische Vorrichtungen und der menschliche Körper könne durch elektromagnetische Wellen, die von den ersten und zweiten Halbleitergehäusen PKGA1 und PKGB1 erzeugt werden, geschützt werden. Das heißt die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und EES1_2 können die ersten und zweiten Halbleiterchips PCH1a und PCH1b vor externen elektromagnetischen Wellen schützten. Die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 und die leitfähige elektromagnetische Abschirmstruktur CS1 kann elektromagnetische Wellen, die durch die ersten und zweiten Halbleiterchips PCH1a und PCH1b erzeugt wurden, den Einfluss auf externe elektronische Vorrichtungen und den menschlichen Körper verhindern.
  • Die leitfähige elektromagnetische Abschirmstruktur CS1 kann mittels des Massepads GPa des Schaltungssubstrates 100a geerdet werden. Die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 können nicht geerdet werden. Die elektromagnetischen Wellen können mittels der ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 abgeschnitten werden, ohne dass die ersten und zweiten elektromagnetischen Abschirmstrukturen ESS1_1 und ESS1_2 zusätzlich geerdet werden.
  • Eine elektronische Vorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 67 beschrieben.
  • Bezugnehmend auf 67, wie in 66 dargestellt, sind ein erstes Halbleitergehäuse PKGA2, ein zweites Halbleitergehäuse PKGB2, ein drittes Halbleitergehäuse PKGC2, und eine Antenneneinheit AC2 auf einem Schaltungssubstrat 100b entfernt voneinander angeordnet. Das erste Halbleitergehäuse PKGA2 umfasst einen ersten Halbleiterchip PCH2a enthalten, das zweite Halleitergehäuse PKGB2 kann einen zweiten Halbleiterchip PCH2b enthalten und das dritte Halbleitergehäuse PKGC2 umfasst einen dritten Halbleiterchip PCH2c.
  • Eine erste elektromagnetische Abschirmstruktur ESS2 bedeckt obere und seitliche Oberflächen des ersten Halbleitergehäuses PKGA2. Wie in den vorhergehenden beispielhaften Ausführungsformen, kann die erste elektromagnetische Abschirmstruktur ESS2 erste und zweite Polarisatoren enthalten. Die erste elektromagnetische Abschirmstruktur ESS2 kann isolierende oder leitende Eigenschaften aufweisen. Eine leitfähige elektromagnetische Abschirmstruktur CS2 kann auf dem Schaltungssubstrat 100b bereitgestellt sein um erste und zweite Halbleitergehäuse PKGA2 und PKGB2 und die erste elektromagnetische Abschirmstruktur ESS2 zu bedecken. Die leitfähige elektromagnetische Abschirmstruktur CS2 kann über ein Massepad GPb von dem Schaltungssubstrat 100b geerdet werden.
  • Dem gemäß bedeckt die erste elektromagnetische Abschirmungsstruktur ESS2 obere und seitliche Oberflächen des ersten Halbleiterchips PCH2a, der in dem ersten Halbleitergehäuse PKGA2 angeordnet ist. Ein Abschnitt der ersten elektromagnetischen Abschirmungsstruktur ESS2 kann zwischen dem ersten und zweiten Halbleitergehäuse PKGA2 und PKGB2 angeordnet sein. Die erste elektromagnetische Abschirmungsstruktur ESS2 kann das zweite Halbleitergehäuse PKGB2 vor elektromagnetischen Wellen schützen, die von dem ersten Halbleitergehäuse PKGA2 erzeugt wurden und kann das erste Halbleitergehäuse PKGA2 vor elektromagnetischen Wellen schützen, die von dem zweiten Halbleitergehäuse PKGB2 erzeugt wurden.
  • Eine elektronische Vorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird in Bezug auf 68 beschrieben.
  • Bezugnehmend auf 68 sind ein erstes Halbleitergehäuse PKGA3, ein zweites Halbleitergehäuse PKGB3, ein drittes Halbleitergehäuse PKGC3, und eine Antenneneinheit AC3 auf einem Schaltungssubstrat 100c entfernt voneinander ausgebildet. Das erste Halbleitergehäuse PKGA3 kann einen ersten Halbleiterchip PCH3a enthalten, das zweite Halleitergehäuse PKGB3 kann einen zweiten Halbleiterchip PCH3b und das dritte Halbleitergehäuse PKGC3 kann einen dritten Halbleiterchip PCH3c enthalten.
  • Eine erste elektromagnetische Abschirmstruktur ESS3 kann obere und seitliche Oberflächen des ersten Halbleitergehäuses PKGA3 und das zweite Halbleitergehäuse PKGB3 bedecken. Wie in den vorangegangenen beispielhaften Ausführungsformen, kann die erste elektromagnetische Abschirmstruktur ESS3 erste und zweite Polarisatoren enthalten. Auch die erste elektromagnetische Abschirmstruktur ESS3 kann isolierende oder leitfähige Eigenschaften aufweisen. Die erste elektromagnetische Abschirmstruktur ESS3 kann einen Abschnitt ESS3t umfassen, der obere Oberflächen der ersten Halbleitergehäuses PKGA3 und das zweite Halbleitergehäuse PKGB3 bedeckt. Ein Abschnitte ESS3s bedeckt seitliche Oberflächen des ersten Halbleitergehäuse und zweiten Halbleitergehäuses PKGA3 und PKGB3, und ein Abschnitt ESS3b bedeckt das Schaltungssubstrat 100c.
  • Eine leitfähige elektromagnetische Abschirmstruktur CS3 kann bereitgestellt werden um erste und zweite Halbleitergehäuse PKGA3 und PKGB3 und die erste elektromagnetische Abschirmstruktur ESS3 zu bedecken. Die leitfähige elektromagnetische Abschirmstruktur CS3 kann über ein Massepad GPc über das Schaltungssubstrat 100c geerdet werden.
  • Eine elektronische Vorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun bezugnehmend auf 69 beschrieben.
  • Bezugnehmend auf 69 sind auf einem Schaltungssubstrat 100d ein erstes Halbleitergehäuse PKGA4, ein zweites Halbleitergehäuse PKGB4, ein drittes Halbleitergehäuse PKGC4, und eine Antenneneinheit AC4 entfernt voneinander ausgebildet. Das erste Halbleitergehäuse PKGA4 kann einen ersten Halbleiterchip PCH4a enthalten, das zweite Halleitergehäuse PKGB4 kann einen zweiten Halbleiterchip PCH4b und das dritte Halbleitergehäuse PKGC4 kann einen dritten Halbleiterchip PCH4c enthalten.
  • Eine erste elektromagnetische Abschirmstruktur ESS4 kann bereitgestellt werden um gleichzeitig obere Oberflächen der ersten und zweiten Halbleitergehäuse PKGA4 und PKGB4 und seitliche Oberflächen der ersten und zweiten Halbleitergehäuse PKGA4 und PKGB4 zu bedecken, welche nicht entgegengesetzt zueinander angeordnet sind. Das heißt die erste elektromagnetische Abschirmstruktur ESS4 kann einen freien Raum AS4a zwischen den ersten und zweiten Halbleitergehäusen PKGA4 und PKGB4 frei lassen und die ersten und zweiten Halbleitergehäusen PKGA4 und PKGB4 bedecken. Die erste elektromagnetische Abschirmstruktur ESS4 kann erste und zweite Polarisatoren enthalten. Die elektromagnetische Abschirmstruktur ESS4 kann isolierende Eigenschaften aufweisen. In einem anderen Fall kann die erste elektromagnetische Abschirmstruktur ESS4 ein leitfähiges Material enthalten.
  • Eine elektromagnetische Abschirmstruktur CS4 kann bereitgestellt werden um die ersten und zweiten Halbleitergehäuse PKGA4 und PKGB4 und die erste elektromagnetische Abschirmstruktur ESS4 zu bedecken. Die leitfähige elektromagnetische Abschirmstruktur CS4 kann durch ein Massepad GPd des Schaltungssubstrats 100d durch das Schaltungssubstrat 100d geerdet werden.
  • Eine elektronische Vorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun Bezug nehmend auf 70 beschrieben.
  • In Bezug auf 70, wird auf einem Schaltungssubstrat 100e ein erstes Halbleitergehäuse PKGA5, ein zweites Halbleitergehäuse PKGB5, ein drittes Halbleitergehäuse PKGC5 und eine Antenneneinheit AT5 entfernt voneinander angeordnet. Das erste Halbleitergehäuse PKGA5 kann einen ersten Halbleiterchip PCH5a, das zweite Halbleitergehäuse PKGB5 einen zweiten Halbleiterchip PCH5b und das dritte Halbleitergehäuse PKGC5 einen dritten Halbleiterchip PCH5c enthalten.
  • Eine isolierende elektromagnetische Abschirmstruktur ESS5 kann auf einer Oberfläche des Schaltungssubstrats 100e mit den ersten bis dritten Halbleitergehäuses PKGA5, PKGB5, und PKGC5 bereitgestellt sein um die ersten bis dritten Halbleitergehäuse PKGA5, PKGB5 und PKGC5 zu bedecken. In diesem Fall bedeckt die isolierende elektromagnetische Abschirmstruktur ESS5 nicht die Antenneneinheit AT5.
  • Eine leitfähige elektromagnetische Abschirmstruktur CS5 wird bereitgestellt um einen Abschnitt der isolierenden elektromagnetischen Abschirmstruktur ESS5 zu bedecken und um die ersten und zweiten Halbleitergehäuse PKGA5 und PKGB5 zu bedecken. In diesem Fall durchdringt die leitfähige elektromagnetische Abschirmstruktur CS5 die isolierende elektromagnetische Abschirmstruktur ESS5 und wird über ein Massepad GPe des Schaltungssubstrats 100e durch das Schaltungssubstrat 100e geerdet.
  • Die isolierende elektromagnetische Abschirmstruktur ESS5 kann einen abgeschlossenen Abschnitt ESS5 und einen freigelegten Abschnitt ESS5b enthalten. Der abgeschlossenen Abschnitt ESS5a der isolierenden elektromagnetischen Abschirmstruktur ESS5 kann auf wenigstens einem der ersten Halbleiterchipgehäuse PCH5a und des Schaltungssubstrats 100e angeordnet sein. Beispielsweise kann die isolierende elektromagnetische Abschirmstruktur ESS5 einen Abschnitt ESS5a enthalten der die ersten und zweiten Halbleitergehäuse PKGA5 und PKGB5 innerhalb der leitfähigen elektromagnetischen Abschirmstruktur CS5 bedecken, einen Abschnitt ESS5b der das dritte Halbleitergehäuse PKGC5 außerhalb der leitfähigen elektromagnetischen Abschirmstruktur CS5 bedeckt, und einen Abschnitt ESS5c der das Schaltungssubstrat 100e bedeckt. Der abgeschlossene Abschnitt ESS5a der isolierenden elektromagnetischen Abschirmstruktur ESS5 kann von der leitfähigen elektromagnetischen Abschirmstruktur CS5 umgeben sein.
  • Demgemäß können die ersten und zweiten Halbleitergehäuse PKGA5 und PKGB5 vor elektromagnetischen Wellen durch die Doppelstruktur der leitfähigen elektromagnetischen Abschirmstruktur CS5 und der isolierenden elektromagnetischen Abschirmstruktur ESS5 abgeschirmt werden, während das dritte Halbleitergehäuse PKGC5 durch die isolierende elektromagnetische Abschirmstruktur ESS5 vor elektromagnetischen Wellen abgeschirmt wird.
  • Eine elektronische Vorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts wird nun in Bezug auf 71 beschrieben.
  • Bezug nehmend auf 71 wird ein erstes Halbleitergehäuse PKGA6, ein zweites Halbleitergehäuse PKGB6 und eine Antenneneinheit AT6 auf einem Schaltungssubstrat 100f entfernt voneinander angeordnet.
  • Eine isolierende elektromagnetische Abschirmstruktur ESS6 kann auf dem Schaltungssubstrat 100f angeordnet sein um die ersten und zweiten Halbleitergehäuse PKGA6 und PKGB6 zu bedecken, und die Antenneneinheit AT6 freizulegen. Die isolierende elektromagnetische Abschirmstruktur ESS6 kann einen Abschnitt aufweisen der obere Oberflächen der ersten und zweiten Halbleitergehäuse PKGA6 und PKGB6, seitliche Oberflächen des ersten und zweiten Halbleitergehäuses PKGA6 und PKGB6 bedeckt, und einen Abschnitt der eine obere Oberfläche des Schaltungssubstrats 100f bedeckt. Demgemäß können die oberen und seitlichen Oberflächen des ersten und zweiten Halbleitergehäuses PKGA6 und PKGB6 vor elektromagnetischen Wellen durch die isolierend elektromagnetische Abschirmstruktur ESS6 abgeschirmt werden. Wie in der vorangehenden beispielhaften Ausführungsform beschrieben kann die isolierende elektromagnetische Abschirmstruktur ESS6 erste und zweite Polarisatoren übereinander enthalten.
  • Eine elektronische Vorrichtung gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzepts wird nun in Bezug auf 72 beschrieben.
  • Bezug nehmend auf 72 wird auf eine im Schaltungssubstrat 100g ein erstes Halbleitergehäuse PKGA7, ein zweites Halbleitergehäuse PKGB7 und eine Antenneneinheit AC7 entfernt voneinander angeordnet.
  • Eine isolierende elektromagnetische Abschirmstruktur ESS7 kann allgemein gesprochen auf dem Schaltungssubstrat 100g angeordnet werden um erste und zweite Halbleitergehäuse PKGA7 und PKGB7 zu bedecken und um die Antenneneinheit AT7 freizulegen. Die isolierende elektromagnetische Abschirmstruktur ESS7 kann erste und zweite Polarisatoren umfassen wie im oberen Teil beschrieben.
  • Die isolierende elektromagnetische Abschirmungsstruktur ESS7 kann sich derart erstrecken um eine obere Oberfläche des ersten Halbleitergehäuses PKGA7 und eine obere Oberfläche des zweiten Halbleitergehäuses PKGB7 zu bedecken. Das heißt ein erster freier Raum AS7a kann zwischen den ersten und zweiten Halbleitergehäusen PKGA7 und PKGB7 ausgebildet werden. Die isolierende elektromagnetische Abschirmstruktur ESS7 kann sich von den oberen Oberflächen der ersten und zweiten Halbleitergehäuse PKGA7 und PKGB7 erstrecken um eine obere Oberfläche des Schaltungssubstrats 100g zu bedecken. Die isolierende elektromagnetische Abschirmstruktur ESS7 kann seitliche Oberflächen der ersten und zweiten Halbleitergehäuse PKGA7 und PKGB7 umgeben, und die obere Oberflächen der ersten und zweiten Halbleitergehäuse PKGA7 und PKGB7 bedecken. Ein zweiter freier Raum AS7b kann zwischen einem Bereich der isolierenden elektromagnetischen Abschirmstruktur ESS7 der seitlichen Oberflächen der ersten und zweiten Halbleitergehäuse PKGA7 und PKGB7 umgibt. Das heißt die isolierende elektromagnetische Abschirmstruktur ESS7 kann die seitlichen Oberflächen der ersten und zweiten Halbleitergehäuse PKGA7 und PKGB7 nicht direkt bedecken sondern sind entfernt von den seitlichen Oberflächen der ersten und zweiten Halbleitergehäuse PKGA7 und PKGB7. Die Anordnung der Halbleitergehäuse und der elektromagnetischen Abschirmstrukturen wie in den 66 bis 72 beschrieben sind nur beispielhaft dargestellt. Das heißt das vorliegende allgemeine erfindungsgemäße Konzept umfasst beispielhafte Ausführungsformen auf die wenigstens eines der beispielhaften Ausführungsformen der 1 bis 11 und 2 bis 66 angewandt werden können, und in denen ein Halbleitergehäuse das auf einem Schaltungssubstrat wie in den 66 bis 72 beschrieben vor elektromagnetischen Wellen geschützt wird.
  • Ein elektronisches System gemäß beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts wird nun beschrieben.
  • Bezug nehmend auf 73 umfasst eine elektronische Vorrichtung 200 eine Speichervorrichtung 210, eine Steuervorrichtung 220, und eine Eingangs/Ausgangs(I/O) Vorrichtung 230. Die I/O-Vorrichtung 230 kann eine Eingangsvorrichtung 233, eine Anzeigvorrichtung 236 und eine drahtlose Kommunikationsvorrichtung 239 umfassen.
  • Die elektronische Vorrichtung 200 ist nicht auf eine einzelne Speichervorrichtung 210 beschränkt, sondern kann eine oder mehrere Speichervorrichtungen aufweisen. Die eine oder mehrere Speichervorrichtung kann vom gleichen Typ sein oder es können auch verschiedenen Typen von Speichervorrichtungen genutzt werden. Die Typen der Speichervorrichtungen umfassen eine Festplattenspeichervorrichtung (HDD), einen nichtflüchtigen Speicher, wie einen Flashspeicher oder einen elektrisch Lösch- und Programmierbaren nur Lesespeicher (EEPROM), oder einen flüchtigen Speicher, wie einen batteriegestützten dynamischen Zufallszugriffspeicher (DRAM) oder ein synchrones DRAM (SDRAM). Die Speichervorrichtung 210 kann irgendeine der beispielhaften Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts umfassen. Beispielsweise kann die Speichervorrichtung 210 wenigstens eines der Halbleitergehäuse gemäß dem vorliegendem allgemein vorliegenden Konzepts umfassen.
  • Die Speichervorrichtung 220 kann genutzt werden um eine elektronische Vorrichtung 200 zu betreiben. Beispielsweise kann die elektronische Vorrichtung 220 einen Mikroprozessor (MP), einen Mikrocontroller, etc. umfassen. Die Steuervorrichtung 220 kann eines der Vorrichtungen gemäß der beispielhaften Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzepts umfassen. Beispielsweise kann die Steuervorrichtung 220 wenigstens eines der Halbleitergehäuse gemäß dem vorliegenden allgemein erfindungsgemäßen Konzepts wie oben beschrieben umfassen.
  • Die I/O-Vorrichtung 230 kann genutzt werden um Daten zu oder von der elektronischen Vorrichtung 200 zu externen Vorrichtungen zu übertragen. Beispielsweise kann die I/O-Vorrichtung 230 eine Anzeige, einen Knopf, einen Anschluss, eine berührungsempfindliche Anzeige, einen Joystick, ein Clickwheel, ein Scrollingwheel, ein Touchpad, eine Tatstatur, ein Keypad, ein Mikrofon, oder eine Kamera umfassen.
  • Die drahtlose Kommunikationsvorrichtung 239 kann wenigstens einen IC umfassen, eine Leitungsverstärkerschaltung, ein passives Radiofrequenz (RF)-Bauelement, wenigstens eine Antenne, und eine Kommunikationsschaltung, wie einen RF-Übertragerschaltung mit einer weiteren Schaltung die geeignet ist um ein RF-Drahtlossignal zu verarbeiten. Drahtlossignale können beispielsweise mittels Licht (zum Beispiel Infrarot) IR-Kommunikation übertragen werden.
  • Eine elektronische Vorrichtung gemäß beispielhafter Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzepts wird nun beschrieben.
  • Bezug nehmend auf 74 wird ein Gehäuse mit einem Innenraum bereitgestellt. Das Gehäuse 300 kann aus Materialien wie Plastik, Glas, Keramik und Metall oder Kombinationen davon hergestellt werden ist aber nicht darauf beschränkt. Eine erste isolierende elektronische Abschirmstruktur 315 kann auf einer inneren Oberfläche des Gehäuses 300 angeordnet sein. Die erste isolierende elektromagnetische Abschirmstruktur 315 kann erste und zweite Polarisatoren 310 und 320 übereinander gestapelt enthalten. Gemäß beispielhafter Ausführungsformen kann die elektronische Vorrichtung die erste isolierende elektromagnetische Abschirmstruktur 315 einsetzen. Dadurch kann die spezifische Verwendung von Plastik das an sich im Wesentlichen keine elektromagnetischen Wellen abschneiden kann unter allen Materialien die ein Gehäuse 300 bilden könnten erhöht werden. Das heißt da die elektronische Vorrichtung die erste isolierende elektromagnetische Abschirmstruktur 315 einsetzt kann das Gewicht eines Metallgehäuses das geeignet wäre um elektromagnetische Wellen abzuschneiden und dessen Gewicht aber größer wäre als Plastik verringert werden, sodass das Gewicht des Gehäuses 300 verringert wird, wodurch das Gesamtgewicht der elektronischen Vorrichtung verringert wird.
  • Eine Verarbeitungsvorrichtung 320 kann im Inneren des Gehäuses 300 angeordnet sein. Die Verarbeitungsvorrichtung 320 kann eine Steuervorrichtung und eine Speichervorrichtung umfassen. Auch die Verarbeitungsvorrichtung 320 kann eine Halbleitervorrichtung, ein Halbleitergehäuse oder eine elektronische Vorrichtung gemäß der oben beschriebenen beispielhaften Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzepts umfassen. Zum Beispiel kann die Verarbeitungsvorrichtung 320 eine leitfähige elektromagnetische Abschirmstruktur CS umfassen die gleich der in 66 beschriebenen leitfähigen Abschirmstruktur CS1 ist, und eine isolierende elektromagnetische Abschirmstruktur IS die der in 66 beschriebenen isolierenden elektromagnetischen Abschirmstruktur ESS_1 gleicht. Auch die isolierende elektromagnetische Abschirmstruktur IS kann innerhalb der leitfähigen elektromagnetischen Abschattungsstruktur CS bereitgestellt werden. Demgemäß kann ein elektronisches Bauelement das die Verarbeitungsvorrichtung 320 bildet durch eine Doppelstruktur aus der isolierenden elektromagnetischen Abschirmstruktur IS und der leitenden elektromagnetischen Abschirmstruktur CS vor elektromagnetischen Wellen abgeschirmt werden.
  • Eine Leistungsquelle 350 die über eine Spannungsverbindung 353 mit der Verarbeitungsvorrichtung 320 verbunden ist kann im Inneren des Gehäuses 300 angeordnet sein. Beispielsweise wenn die elektronische Vorrichtung eine tragbare elektronische Vorrichtung ist, kann die Spannungsquelle 350 eine Batterie sein.
  • Eine I/O-Vorrichtung 360 kann auf oder in Kombination mit einem Anschluss des Gehäuses 300 vorgesehen sein und elektrisch mit der Verarbeitungsvorrichtung 320 durch einen Verbinder 363 verbunden sein. Die I/O-Vorrichtung 316 kann eine Anzeigeeinheit und/oder einen Touchscreen umfassen. In diesem Fall kann die Anzeigeoberfläche der Anzeigeeinheit vom Äußeren des Gehäuses her zugänglich sein. Eine drahtlose Kommunikationseinheit 339 kann innerhalb des Gehäuses 300 bereitgestellt sein oder als Abschnitt des Gehäuses 300. Die drahtlose Kommunikationseinheit 339 kann einen Übertragungsschaltungsabschnitt 330, eine Antenne 333 und einen Verbinder 336 der geeignet ist um die Antenne 333 und den Transceiverschaltungsabschnitt 330 zu verbinden.
  • Gemäß weiterer beispielhafter Ausführungsformen des vorliegenden allgemeinen erfindungsgemäßen Konzepts, umfasst eine elektromagnetische Abschattungsstruktur erste und zweite Polarisatoren. Die ersten und zweiten Polarisatoren können verschiedene Transmissionsachsen aufweisen, sodass beispielsweise die Transmissionssachsen senkrecht zueinander sind. Die elektromagnetische Abschirmungsstruktur können die Menge der externen elektromagnetischen Wellen die von einer Halbleitervorrichtung, einem Halbleitergehäuse, einer elektronischen Vorrichtung, und einem elektronischen System aufgenommen werden unterbinden. Die elektromagnetische Abschirmstruktur kann auch elektromagnetische Wellen die von der Halbleitervorrichtung, dem Halbleitergehäuse, der elektronischen Vorrichtung und dem elektronischen System erzeugt werden unterdrücken, sodass externe elektronische Vorrichtungen und der menschliche Körper nicht beeinflusst werden. Außerdem kann wegen der elektromagnetischen Abschirmungsstruktur zwischen ersten und zweiten Halbleiterchips die nahe zueinander angeordnet sind der Einfluss der elektromagnetischen Wellen die vom ersten Halbleiterchip erzeugt werden auf den zweiten Halbleiterchip reduziert werden.
  • Obwohl einige beispielhafte Ausführungsformen des vorliegenden allgemein erfindungsgemäßen Konzepts dargestellt und beschrieben wurden ist es für den Fachmann klar, dass Modifikationen dieser beispielhaften Ausführungsformen unter den Umfang der folgenden Patentansprüche fallen ohne von dem Prinzip des allgemein erfindungsgemäßen Konzepts abzuweichen.

Claims (8)

  1. Elektronische Vorrichtung umfassend: ein Schaltungssubstrat (100a); ein erstes Halbleitergehäuse (PKGA1) angeordnet auf dem Schaltungssubstrat (100a); ein entfernt von dem ersten Halbleitergehäuse (PKGA1) auf dem Schaltungssubstrat (100a) angeordnetes zweites Halbleitergehäuse (PKGB1); eine auf oberen und seitlichen Oberflächen des ersten Halbleitergehäuses (PKGA1) angeordnete isolierende elektromagnetische Abschirmstruktur (ESS1_1); und eine auf dem Schaltungssubstrat (100a) angeordnete leitfähige elektromagnetische Abschirmstruktur (CS1), die geeignet ist die ersten und zweiten Halbleitergehäuse (PKGA1 und PKGB1) und die isolierende elektromagnetische Abschirmstruktur (ESS1_1) zu bedecken.
  2. Vorrichtung nach Anspruch 1, wobei die isolierende elektromagnetische Abschirmstruktur (ESS1_1) einen ersten Polarisator (ESS1_1a) mit einer ersten Transmissionsachse enthält, und einen zweiten Polarisator (ESS1_1b) mit einer zweiten Transmissionsachse senkrecht zur ersten Transmissionsachse des ersten Polarisators (ESS1_1a).
  3. Eine elektronische Vorrichtung umfassend: einen ersten Halbleiterchip (CHp9a, CH26a, PCH3a); einen zweiten Halbleiterchip (CHp9b, CH26b, PCH3b); und eine zwischen dem ersten und zweiten Halbleiterchip angeordnete isolierende elektromagnetische Abschirmstruktur (ESpc9b, Esa26a, ESS3); wobei die isolierende elektromagnetische Abschirmstruktur (ESpc9b, ESa26a, ESS3) umfasst: einen ersten Polarisator (Pcc9a) mit einer ersten Transmissionsachse; und einen zweiten Polarisator (Pcc9b) mit einer zweiten Transmissionsachse verschieden von der ersten Transmissionsachse.
  4. Vorrichtung nach Anspruch 3, außerdem umfassend ein Gehäusesubstrat (PCB9, PB12a, 100c), wobei die ersten und zweiten Halbleiterchips auf dem Gehäusesubstrat bereitgestellt sind.
  5. Vorrichtung nach Anspruch 4, wobei die ersten (CHp9a) und zweiten (CHp9b) Halbleiterchips vertikal auf dem Gehäusesubstrat (PCB9) gestapelt sind.
  6. Vorrichtung nach Anspruch 4, wobei die ersten und zweiten Halbleiterchips auf dem Gehäusesubstrat (PB12a, 100c) in horizontaler Richtung voneinander entfernt angeordnet sind.
  7. Eine elektronische Vorrichtung umfassend: ein Schaltungssubstrat (100e) mit einem Massepad (GPe), das einen elektrischen Masseanschluss bereitstellt; wenigstens ein erstes Halbleiterchipgehäuse (PKGB5) auf dem Schaltungssubstrat (100e); eine isolierende elektromagnetische Abschirmstruktur (ESS5) mit einem abgeschlossenen Abschnitt (ESS5a) und einem freigelegten Abschnitt (ESS5b), wobei der abgeschlossene Abschnitt (ESS5a) auf dem wenigstens einen ersten Halbleiterchipgehäuse (PKGB5) und dem Schaltungssubstrat (100e) angeordnet ist; eine leitfähige elektromagnetische Abschirmstruktur (CS5), die den abgeschlossenen Abschnitt (ESS5a) der isolierenden elektromagnetischen Abschirmstruktur umgibt und durchdringt, um das Massepad (GPe) zu kontaktieren, so dass die leitfähige elektromagnetische Abschirmstruktur geerdet ist.
  8. Elektronische Vorrichtung nach Anspruch 7, außerdem umfassend einen auf dem Schaltungssubstrat (100e) und außerhalb der leitfähigen elektromagnetischen Abschirmstruktur angeordneten Halbleiterchip (PCH5c), wobei der freiliegende Abschnitt (ESS5b) der isolierenden elektromagnetischen Abschirmstruktur (ESS5) auf dem Halbleiterchip (PCH5c) und dem Schaltungssubstrat (100e) angeordnet ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108305868A (zh) * 2017-01-12 2018-07-20 艾马克科技公司 具有电磁干扰屏蔽的半导体封装及其制造方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
TWI553825B (zh) * 2013-01-11 2016-10-11 日月光半導體製造股份有限公司 堆疊式封裝模組與其製造方法
TWI497680B (zh) * 2013-03-01 2015-08-21 Advanced Semiconductor Eng 半導體封裝結構與其製造方法
CN107658275A (zh) * 2013-05-31 2018-02-02 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US9655253B2 (en) * 2013-07-25 2017-05-16 Cyntec Co., Ltd. Method of fabrication of encapsulated electronics devices mounted on a redistribution layer
US9160825B2 (en) * 2013-10-30 2015-10-13 Taiyo Yuden Co., Ltd. Communication module
JP5505915B1 (ja) * 2013-10-30 2014-05-28 太陽誘電株式会社 通信モジュール
TWI549233B (zh) * 2014-01-17 2016-09-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9406650B2 (en) 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
CN109378276B (zh) * 2014-08-08 2022-07-05 日月光半导体制造股份有限公司 电子封装模块的制造方法以及电子封装模块
KR102334399B1 (ko) * 2014-12-09 2021-12-02 주식회사 솔루엠 반도체 패키지
US9748184B2 (en) * 2015-10-15 2017-08-29 Micron Technology, Inc. Wafer level package with TSV-less interposer
US10872879B2 (en) 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
KR102504859B1 (ko) 2016-04-19 2023-03-02 스카이워크스 솔루션즈, 인코포레이티드 무선 주파수 모듈의 선택적 차폐
US10224255B2 (en) * 2016-06-14 2019-03-05 Nxp Usa, Inc. Shielded and packaged electronic devices, electronic assemblies, and methods
TWI800014B (zh) 2016-12-29 2023-04-21 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10056337B2 (en) 2017-01-23 2018-08-21 International Business Machines Corporation Thin 3D die with electromagnetic radiation blocking encapsulation
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
US10522505B2 (en) 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US10510679B2 (en) 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
CN108601241B (zh) 2018-06-14 2021-12-24 环旭电子股份有限公司 一种SiP模组及其制造方法
US11355452B2 (en) 2018-08-10 2022-06-07 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10804217B2 (en) * 2018-08-10 2020-10-13 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10438901B1 (en) * 2018-08-21 2019-10-08 Qualcomm Incorporated Integrated circuit package comprising an enhanced electromagnetic shield
KR102662146B1 (ko) 2018-12-17 2024-05-03 삼성전자주식회사 반도체 패키지
CN110534502B (zh) * 2019-07-26 2021-12-10 南通通富微电子有限公司 封装结构
KR102304963B1 (ko) * 2019-10-18 2021-09-27 엔트리움 주식회사 반도체 패키지
CN114792634B (zh) * 2022-06-27 2022-08-26 威海市泓淋电力技术股份有限公司 一种柔性封装结构及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132150A (ja) * 1983-01-18 1984-07-30 Hitachi Metals Ltd ハイブリツドｉｃ
FI117224B (fi) * 1994-01-20 2006-07-31 Nec Tokin Corp Sähkömagneettinen häiriönpoistokappale, ja sitä soveltavat elektroninen laite ja hybridimikropiirielementti
US6900383B2 (en) * 2001-03-19 2005-05-31 Hewlett-Packard Development Company, L.P. Board-level EMI shield that adheres to and conforms with printed circuit board component and board surfaces
JP2002334954A (ja) * 2001-05-08 2002-11-22 Tdk Corp 電子装置およびその製造方法ならびに電子部品保護用キャップおよびその製造方法
AU2002332422C1 (en) * 2001-07-27 2008-03-13 Eikos, Inc. Conformal coatings comprising carbon nanotubes
JP2003174280A (ja) * 2001-12-07 2003-06-20 Hitachi Metals Ltd 電磁波吸収体およびその製造方法ならびに電子機器
JP2003273571A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 素子間干渉電波シールド型高周波モジュール
US7109410B2 (en) * 2003-04-15 2006-09-19 Wavezero, Inc. EMI shielding for electronic component packaging
JP4403407B2 (ja) * 2005-02-03 2010-01-27 ソニー株式会社 半導体装置およびその製造方法
US7928538B2 (en) * 2006-10-04 2011-04-19 Texas Instruments Incorporated Package-level electromagnetic interference shielding
WO2008129886A1 (ja) * 2007-04-16 2008-10-30 Sharp Kabushiki Kaisha 表示装置、表示装置の駆動装置、電子機器
US7821110B2 (en) * 2007-05-11 2010-10-26 International Business Machines Corporation Circuit structures and methods with BEOL layer(s) configured to block electromagnetic interference
US8178956B2 (en) 2007-12-13 2012-05-15 Stats Chippac Ltd. Integrated circuit package system for shielding electromagnetic interference
KR100877551B1 (ko) 2008-05-30 2009-01-07 윤점채 전자파 차폐 기능을 갖는 반도체 패키지, 그 제조방법 및 지그
US7851893B2 (en) * 2008-06-10 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of connecting a shielding layer to ground through conductive vias
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR101046250B1 (ko) 2008-12-18 2011-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 전자파 차폐장치
US20100157566A1 (en) * 2008-12-19 2010-06-24 Robert Bogursky Electronic shield assembly and methods

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108305868A (zh) * 2017-01-12 2018-07-20 艾马克科技公司 具有电磁干扰屏蔽的半导体封装及其制造方法
CN108305868B (zh) * 2017-01-12 2023-12-15 艾马克科技公司 具有电磁干扰屏蔽的半导体封装及其制造方法

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