DE102020117063A1 - IC-GEHÄUSE EINSCHLIEßLICH MEHRFACHCHIPEINHEIT MIT GEBONDETEM INTEGRIERTEN WÄRMESPREIZER - Google Patents

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Debendra Mallik
Ravindranath Mahajan
Digvijay Raorane
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    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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Abstract

Eine Mehrfachchipeinheit, die zur Kapselung auf Chipebene geeignet ist, kann mehrere IC-Chips beinhalten, die durch eine Metallumverdrahtungsstruktur miteinander verbunden sind und die direkt an einen integrierten Wärmespreizer gebondet sind. Das Bonden des integrierten Wärmespreizers an die mehreren IC-Chips kann direkt sein, so dass kein Wärmeleitungsmaterial (TIM: Thermal Interface Material) notwendig ist, was zu einer reduzierten Bondschichtdicke (BLT) und einem niedrigeren thermischen Widerstand führt. Der integrierte Wärmespreizer kann ferner als ein strukturelles Element der Mehrfachchipeinheit dienen, das ermöglicht, dass eine zweite Seite der Umverdrahtungsstruktur mittels Lotzwischenverbindungen ferner mit einem Host verbunden wird. Die Umverdrahtungsstruktur kann auf einem Opfer-Interposer gefertigt werden, der eine Planarisierung von IC-Chips unterschiedlicher Dicken vor dem Bonden des Wärmespreizers ermöglichen kann. Der Opfer-Interposer kann entfernt werden, um die RDL zur weiteren Verbindung mit einem Substrat ohne Verwendung Vias durch das Substrat hindurch freizulegen.

Description

  • HINTERGRUND
  • Bei der Herstellung elektronischer Elemente ist eine Integrierter-Schaltkreis(IC)-Kapselung eine Phase einer Halbleitervorrichtungsfertigung, in der ein IC, der auf einem Chip (oder Die) gefertigt wurde, der ein Halbleitermaterial umfasst, in einem „Gehäuse“ (Package) verkapselt wird, das den IC vor physischem Schaden schützen und elektrische Kontakte stützen kann, die den IC mit einer Host-Komponente, wie etwa einer Leiterplatte, verbinden.
  • Mehrere Chips können zu einem einzigen IC-Gehäuse gekapselt werden. Bei manchen Mehrfachchipgehäuse können die IC-Chips durch ein Gehäusesubstrat, das ferner mit einem Hostsubstrat verbunden ist, miteinander verbunden sein. Eine Integration mehrerer IC-Chips ist eine andere Technologie zum kosteneffektiven Montieren von komplexen leistungsfähigen mikroelektronischen Systemen. Bei einer Integration auf Chipebene werden mehrere IC-Chips elektrisch miteinander durch manche Mittel verbunden, die von dem Gehäusesubstrat herabskaliert sind, um eine Mehrfachchipeinheit zu bilden. Die Mehrfachchipeinheit kann dann im Wesentlichen als ein einziger IC-Chip gekapselt werden, der zum Beispiel auf die gleiche Weise wie ein herkömmlicher monolithischer IC-Chip auf ein Gehäusesubstrat montiert wird.
  • Solche Mehrfachchipeinheiten können vorteilhafterweise IC-Chips aus heterogenen Siliciumprozessen kombinieren und/oder kleine zerstreute Chips aus demselben Siliciumprozess kombinieren. Jedoch gibt es viele Herausforderungen beim Integrieren mehrerer IC-Chips in eine solche Einheit mit Chipgrößenordnung. Ein Problem ist eine strukturelle/mechanische Festigkeit der Mehrfachchipeinheit, weil eine elektrische Chipzwischenverbindung möglicherweise nur dünne Metallisierungsschichten umfasst, die innerhalb strukturell schwacher dielektrischer Dünnfilmschichten (Siliciumdioxid, Low-k-Dielektrika, Siliciumnitrid, Polymer usw.) eingebettet sind, die eine gesamte Grundfläche der IC-Chips überspannen. Solche Dünnfilmmaterialien sind dafür anfällig, Risse auszubilden. Außerdem leiden Verbundchips oft unter starker Wölbung, was ihre weitere Verbindung zu einem Host, wie etwa einem Gehäusesubstrat, erschwert. Ein anderes Problem ist die thermische Leistungsfähigkeit, weil die verschiedenen kleinen IC-Chips, die zusammen montiert sind, im Vergleich zu einem monolithischen IC-Chip (z. B. einem mit näherungsweise der gleichen Grundfläche einer Mehrfachchipeinheit) wenigstens teilweise aufgrund einer relativ schlechten Wärmeleitfähigkeit in Gebieten zwischen einzelnen IC-Chips weniger zum Verteilen von Wärme über die Baugruppe in der Lage sind. zum Beispiel Zum Beispiel kann ein dielektrisches Vergussmaterial, das zwischen den IC-Chips auffüllt, eine Wärmeleitfähigkeit von nur etwa 2,5 W/mK oder weniger aufweisen kann. Eine Mehrfach-Die-Integration neigt daher dazu, unter mehr Hotspots als vergleichsweise bemessene Einzelchipgehäuse zu leiden. Die thermische Leistungsfähigkeit kann auch schlecht sein, wenn die IC-Chips einer Mehrfachchipeinheit unterschiedliche Dicken aufweisen, so dass mehr Material mit relativ schlechter Wärmeleitfähigkeit (z. B. Vergussmaterial oder Wärmeleitungsmaterial) zwischen den einzelnen IC-Chips und jeglicher darüberliegenden thermischen Lösung auf Gehäuseebenen notwendig sein kann. Die Wärmeleitfähigkeit innerhalb sowohl einer x-y-Ebene als auch einer z-Höhe der Mehrfachchipbaugruppen kann daher schlecht sein.
  • Figurenliste
  • Das hier beschriebene Material ist in den beiliegenden Figuren beispielhaft und nicht beschränkend veranschaulicht. Aus Gründen der Einfachheit und Klarheit der Veranschaulichung sind Elemente, die in den Figuren veranschaulicht sind, nicht notwendigerweise maßstabsgetreu gezeichnet. Zum Beispiel können die Abmessungen mancher Elemente relativ zu anderen Elementen aus Klarheitsgründen übertrieben sein. Ferner werden, wo es als angebracht angesehen wird, Bezugskennzeichnungen zwischen den Figuren wiederholt, um entsprechende oder analoge Elemente anzuzeigen. In den Figuren gilt:
    • 1 veranschaulicht ein Flussdiagramm von Verfahren zum Integrieren mehrerer IC-Chips innerhalb einer Einheit auf Chipskala gemäß manchen Ausführungsformen;
    • 2A, 2B, 2C, 2D, 2E und 2F veranschaulichen Querschnittsansichten einer Mehrfachchipeinheit, die sich mit Umsetzung der in 1 veranschaulichten Verfahren entwickelt, gemäß manchen Ausführungsformen;
    • 3 und 4 veranschaulichen Querschnittsansichten von Mehrfachchipeinheiten gemäß manchen alternativen Ausführungsformen;
    • 5 veranschaulicht ein System, das eine Mehrfachchipeinheit beinhaltet, gemäß manchen Ausführungsformen;
    • 6 ist ein funktionales Blockdiagramm einer beispielhaften Rechenvorrichtung gemäß manchen Ausführungsformen; und
    • 7 veranschaulicht eine mobile Rechenplattform und eine Datenservermaschine, die ein IC-Gehäuse einschließlich eines EMI-Abschirmung-Wärmespreizers verwenden, der Graphit umfasst, gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Ausführungsformen werden unter Bezugnahme auf die angefügten Figuren beschrieben. Obgleich spezielle Konfigurationen und Anordnungen ausführlich dargestellt sind und erörtert werden, versteht es sich, dass dies lediglich veranschaulichenden Zwecken dient. Ein Fachmann auf dem relevanten Gebiet wird erkennen, dass andere Konfigurationen und Anordnungen möglich sind, ohne vom Wesen und Schutzumfang der Beschreibung abzuweichen. Es ist für einen Fachmann auf dem relevanten Gebiet offensichtlich, dass hier beschriebene Techniken und/oder Anordnungen in einer Vielzahl anderer Systeme und Anwendungen außer den hier ausführlich beschriebenen eingesetzt werden können.
  • In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil davon bilden und Ausführungsbeispiele veranschaulichen. Ferner versteht es sich, dass andere Ausführungsformen genutzt werden können und strukturelle und/oder funktionale Änderungen vorgenommen werden können, ohne vom Schutzumfang des beanspruchten Gegenstands abzuweichen. Es sollte ebenfalls angemerkt werden, dass Richtungen und Bezugnahmen (z. B. oben, unten, oberer, unterer usw.) verwendet werden können, um lediglich die Beschreibung von Merkmalen in den Zeichnungen und Beziehungen zwischen den Merkmalen zu vereinfachen. Demzufolge ist die folgende ausführliche Beschreibung nicht in einem beschränkenden Sinne aufzufassen und wird der Schutzumfang des beanspruchten Gegenstands nur durch die angehängten Ansprüche und deren Äquivalente definiert.
  • In der folgenden Beschreibung sind zahlreiche Einzelheiten dargelegt. Jedoch versteht es sich für einen Fachmann, dass Ausführungsformen ohne diese speziellen Einzelheiten umgesetzt werden können. In manchen Fällen sind wohlbekannte Verfahren und Vorrichtungen in Blockdiagrammform anstatt in allen Einzelheiten gezeigt, um zu vermeiden, dass die Ausführungsformen unklar gemacht werden. Durch diese Beschreibung hindurch bedeutet eine Bezugnahme auf „eine Ausführungsform“ oder „eine Implementierung“ oder „irgendwelche Implementierungen“, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Funktion oder eine bestimmte Charakteristik, das bzw. die in Verbindung mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform enthalten ist. Somit beziehen sich die Erscheinungen der Phrase „bei einer Ausführungsform“ oder „irgendwelchen Ausführungsformen“ an verschiedenen Stellen durch diese Spezifikation hindurch nicht notwendigerweise auf dieselbe Ausführungsform. Darüber hinaus können die speziellen Merkmale, Strukturen, Funktionen oder Charakteristiken in einer oder mehreren Ausführungsformen auf eine beliebige geeignete Art und Weise kombiniert werden. Eine erste Ausführungsform kann zum Beispiel überall dort mit einer zweiten Ausführungsform kombiniert werden, wo sich die mit jeder der zwei Ausführungsformen assoziierten bestimmten Merkmale, Strukturen, Funktionen oder Charakteristiken nicht gegenseitig ausschließen.
  • So, wie sie in der Beschreibung und in den angehängten Ansprüchen verwendet werden, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen umfassen, es sei denn, dass der Zusammenhang eindeutig etwas anderes angibt. Es versteht sich auch, dass sich der wie vorliegend verwendete Ausdruck „und/oder“ beliebige und alle möglichen Kombinationen von einem oder mehreren der assoziierten aufgelisteten Elemente bezieht und diese einschließt.
  • Die Ausdrücke „gekoppelt“ und „verbunden“, zusammen mit deren Ableitungen, können vorliegend zum Beschreiben funktioneller oder struktureller Beziehungen zwischen Komponenten verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonyme füreinander beabsichtigt sind. Stattdessen kann bei bestimmten Ausführungsformen „verbunden“ verwendet werden, um anzugeben, dass sich zwei oder mehr Elemente in direktem physischen, optischen oder elektrischen Kontakt miteinander befinden. „Gekoppelt“ kann verwendet werden, um anzugeben, dass sich zwei oder mehr Elemente in entweder direktem oder indirektem (mit anderen dazwischenliegenden Elementen) physischen, optischen oder elektrischen Kontakt miteinander befinden, und/oder, dass die zwei oder mehr Elemente miteinander arbeiten oder interagieren (z. B. wie in einem Fall einer Wirkungsbeziehung).
  • Die Begriffe „über“, „unter“, „zwischen“ und „auf“ verweisen, wie hier verwendet, auf eine relative Position einer Komponente oder eines Materials mit Bezug auf andere Komponenten oder Materialien, wenn eine solche physische Beziehung nennenswert ist. Zum Beispiel im Zusammenhang von Materialien kann ein Material oder eine Struktur, das bzw. die über oder unter einem anderen angeordnet ist, direkt in Kontakt stehen oder ein oder mehrere dazwischenliegende Materialien aufweisen. Zudem kann sich ein Material, das zwischen zwei Materialien angeordnet ist, direkt in Kontakt mit den zwei Materialien befinden oder kann ein oder mehrere dazwischenliegende Materialien aufweisen. Im Gegensatz dazu befindet sich ein erstes Material oder eine erste Struktur „auf“ einem zweiten Material oder einer zweiten Material in direktem Kontakt mit diesem zweiten Material/dieser zweiten Struktur. Ähnliche Unterscheidungen sind in dem Zusammenhang von Komponentenbaugruppen zu treffen, bei denen sich eine erste Komponente „auf“ oder „über“ einer zweiten Komponente befinden kann.
  • Wie durch diese Beschreibung hinweg und in den Ansprüchen verwendet, kann eine Auflistung von Elementen, die durch den Ausdruck „wenigstens eine/einer/eines von“ oder „ein/einer/eines oder mehrere von“ verbunden sind, eine beliebige Kombination der aufgelisteten Elemente bedeuten. Zum Beispiel kann die Phrase „wenigstens eines von A, B oder C“ A; B; C; A und B; A und C; B und C oder A, B und C bedeuten.
  • Beispiele für Mehrchip-IC-Gehäuse einschließlich mehrerer IC-Chips, die miteinander verbunden und an einen Wärmespreizer gebondet sind, sind unten bereitgestellt. Bei manchen vorteilhaften Ausführungsformen ist der Wärmespreizer (z. B. durch Sintern) direkt an eine Oberfläche jedes IC-Chips gebondet, um eine minimale Bondschichtdicke (BLT: Bond Line Thickness) sicherzustellen. Bei manchen Ausführungsformen sind die IC-Chips durch eine oder mehrere Umverdrahtungsschichten (RDL: Redistribution Layer) miteinander verbunden, die zuerst auf einem Opfer-Interposer gefertigt werden und dann von dem Interposer separiert werden, nachdem eine mechanische Unterstützung des IC-Chips und der RDL-Struktur durch Bonden des Wärmespreizers verbessert wurde. Der Opfer-Interposer kann während einer Planarisierung des IC-Chips genutzt werden, wobei die niedrige BLT zwischen dem Wärmespreizer und den mehreren IC-Chips verschiedener Dicken und/oder unterschiedlicher Ebenheit ermöglicht wird.
  • Die hier beschriebenen Mehrfachchipeinheiten können mit einem oder mehreren der Merkmale oder Attribute, die gemäß verschiedenen Ausführungsformen bereitgestellt werden, montiert und/oder gefertigt werden. Eine Zahl verschiedener Montage- und/oder Fertigungsverfahren kann ausgeübt werden, um eine Mehrfachchipeinheit mit einem oder mehreren hier beschriebenen Merkmalen oder Attributen zu erzeugen. 1 veranschaulicht ein Flussdiagramm von Montageverfahren 101, die zum Montieren einer Mehrfachchipeinheit geeignet sind, die einen gebondeten integrierten Wärmespreizer beinhaltet und durch eine RDL-Struktur verbunden ist, gemäß manchen Ausführungsformen. Die Verfahren 101 können eingesetzt werden, um zum Beispiel eine beliebige der hier beschriebenen Mehrfachchipeinheiten zu erzeugen. 2A-2F veranschaulichen Querschnittsansichten einer Mehrfachchipeinheit, die sich mit Umsetzung der in 1 veranschaulichten Verfahren entwickelt, gemäß manchen Ausführungsbeispielen.
  • Zuerst unter Bezugnahme auf 1 beginnen die Verfahren 101 bei Block 105, bei dem ein Interposer, oder eine andere Materialvorform, an der mehrere IC-Chips angebracht werden können, als eine Eingabe empfangen wird. Bei manchen Ausführungsbeispielen ist der Interposer ein Siliciumwafer, der einen beliebigen Durchmesser (z. B. 300 mm usw.) aufweisen kann. Andere Material, die als geeignete Alternativen für Silicium bekannt sind, können als ein Interposer eingesetzt werden. Der Interposer weist eine ausreichende Dicke auf, um eine adäquate mechanische Festigkeit für eine IC-Chip-Anbringung bereitzustellen. Eine oder mehrere metallisierte Umverdrahtungsebenen, die innerhalb eines dielektrischen Materials (dielektrischer Materialien) eingebettet sind, sind auf einer aktiven Seite des Interposers vorhanden. Die RDL-Struktur ist viel dünner als der Interposer, wobei sie Materialschichten umfasst, die auf den Interposen abgeschieden, plattiert oder laminiert wurden. Die RDL beinhaltet Metallchipzwischenverbindungsmerkmale, die eine vorbestimmte z-Höhe von der aktiven Oberfläche hervorstehen, oder ist mit diesen verbunden und kann anschließend elektrisch mit einem IC-Chip verbunden werden. Die Metallzwischenverbindungsmerkmale können Lot oder ein beliebiges anderes Material umfassen, das zur Die-Anbringung geeignet ist. Für Lotausführungsformen kann ein beliebiger Oberseitenlotanbringungsprozess (z. B. Kugelanbringung, Pastenverteilung usw.) ausgeführt werden, um die Metallzwischenverbindungsmerkmale auf der RLD-Struktur zu bilden. Für lotfreie Ausführungsformen kann ein beliebiger Metallplattierungsprozess ausgeführt werden, wie etwa eine elektrolytische oder stromlose Kupfer- und/oder Nickelplattierung, um Zwischenverbindungssäulen zu bilden. Die Zwischenverbindungssäulen können dann direkt an den IC-Chip gebondet werden oder es kann eine hybride Bondung sowohl zwischen dem Dielektrikum des IC-Chips und der RDL-Struktur als auch zwischen Metallisierungsmerkmalen des IC-Chips und der RDL-Struktur gebildet werden.
  • Bei dem weiter in 2A veranschaulichten Beispiel umfasst der Interposer 203 hauptsächlich Silicium (z. B. im Wesentlichen einkristallines Silicium). Der Interposers 203 weist eine Dicke T1 auf, die zum Beispiel in dem Bereich von 400 µm bis 750 µm liegen kann. Die RDL-Struktur 210 weist eine Gesamtdicke T2 auf, die vorteilhafterweise zum Beispiel weniger als 50 µm (z. B. 10, 20, 30 µm usw.) beträgt. Die RDL-Struktur 210 beinhaltet eine oder mehrere innerhalb eines dielektrischen Materials (dielektrischer Materialien) 205 eingebetteter Ebenen einer Metallisierung 206. Die Metallisierung 206 kann (ein) beliebige(s) geeignete(s) Metall(e), wie etwa unter anderem Kupferlegierungen, umfassen. Wie weiter veranschaulicht, ist ein erster Satz von Lötzwischenverbindungsmerkmalen 235A elektrisch mit einem ersten Gebiet der RDL-Struktur 210 verbunden, während ein zweiter Satz von Lötzwischenverbindungsmerkmalen 235B elektrisch mit einem zweiten Gebiet der RDL-Struktur 210 verbunden ist. Die Lotzwischenverbindungsmerkmale 235A und 235B können eine beliebige Lotlegierung umfassen, die als eine Zwischenverbindung erster Ebene (FLI: First Level Interconnect) geeignet ist, wie etwa unter anderem Sn-Legierungen (z. B. SAC).
  • Zurück zu 1 fährt das Verfahren 101 bei Block 110 fort, wo mehrere IC-Chips an den RDL-Zwischenverbindungsmerkmalen angebracht werden. Eine aktive Seite jedes IC-Chips wird an einer Teilmenge der RDL-Zwischenverbindungsmerkmale angebracht. Eine beliebige in der Technik bekannte Die-Anbringungstechnik kann eingesetzt werden, um eine beliebige Anzahl an IC-Chips an den RDL-Zwischenverbindungsmerkmalen anzubringen. Der Die kann zum Beispiel durch Cu-Cu-Bump- oder Säulenbonden gebondet werden, wobei CU-Merkmale auf der aktiven Chipoberfläche an CU-Merkmale der RDL-Struktur gebondet werden. Da sowohl die IC-Chip-Oberfläche und die RDL-Oberfläche eine Metallisierung und ein Dielektrikum (z. B. SiO2) beinhalten, kann der Block 110 hybrides Bonden beinhalten, wobei eine Anbringung sowohl Cu-Cu-Bondungen als auch dielektrische (SiO2-SiO2)-Bondungen umfasst. Jeder IC-Chip kann eine integrierte Schaltungsanordnung aufweisen, die gemäß einer beliebigen IC-Technologie (z. B. Si-CMOS, SiGe, III-V- oder III-N-HEMTs usw.) gefertigt ist. Die verschiedenen IC-Chips, die durch die RDL elektrisch miteinander zu verbinden sind, können eine beliebige Mischung aus Schaltkreisanordnungen und/oder Technologien aufweisen. Bei Block 115 kann ein beliebiger geeigneter Gehäuse-Umspritz/Unterfüll-Prozess ausgeführt werden, um ein dielektrisches Vergussmaterial um die angebrachten IC-Chips herum und möglicherweise über diesen aufzubringen.
  • Bei dem ferner in 2B veranschaulichten Beispiel wurde ein Flip-Chip-Prozess eingesetzt, um eine aktive Oberfläche von IC-Chips 221 und 222 an Lotzwischenverbindungsmerkmalen 235A bzw. 235B anzubringen. Beim Wiederaufschmelzen der Lotverbindungen 235A und 235B werden die IC-Chips 221 und 222 durch die RDL-Struktur 210 mit der durch den Interposer 203 gestützten Baugruppe permanent miteinander verbunden. Als ein Beispiel kann der IC-Chip 221 ein erster von beliebigen eines Drahtlosfunkschaltkreises, eines Mikroprozessorschaltkreises, eines elektronischen Speicherschaltkreises, eines Floating-Point-Gate-Arrays (FPGA), einer Leistungsverwaltungs- und/oder Leistungsversorgungsschaltungsanordnung oder einer MEMS-Vorrichtung sein. Als ein weiteres Beispiel kann der IC-Chip 222 ein zweiter von beliebigen eines Drahtlosfunkschaltkreises, eines Mikroprozessorschaltkreises, eines elektronischen Speicherschaltkreises, eines FPGA, einer Leistungsverwaltungs- und/oder Leistungsversorgungsschaltungsanordnung oder einer MEMS-Vorrichtung sein. Die IC-Chips 221 und 222 können von unterschiedlichen IC-Chip-/Waferherstellern stammen oder können aus einem einzigen Halbleiterwafer vereinzelt worden sein. Die IC-Chips 221, 222 können jeweils vorbereitet und elektrisch getestet worden sein, zum Beispiel gemäß einem beliebigen geeigneten Die-Vorbereitungs- und E-Test-Prozess.
  • Wie in 2B gezeigt, beinhaltet jeder IC-Chip 221 und 222 ein aktives Gebiet 225, das eine oder mehrere Vorrichtungs(z. B. Transistor)-Ebenen umfasst, die miteinander zu einem monolithischen IC verbunden sind. Eine oder mehrere Säulen oder andere Metallisierungsmerkmale, die zum Kontaktieren von RDL-Zwischenverbindungen 235A, 235B geeignet sind, können von dem aktiven Gebiet 225 hervorragen. Jeder IC-Chip 221, 222 beinhaltet ferner ein inaktives Chipsubstrat 223. Bei manchen Ausführungsformen ist das Chipsubstrat 223 hauptsächlich einkristallines Silicium, aber es kann zum Beispiel ein beliebiger anderer Halbleiter sein. Bei dem veranschaulichten Beispiel weist der IC-Chip 221 eine Baugruppenhöhe H1 auf, die erheblich kleiner als die Baugruppenhöhe H2 ist. Bei diesem Beispiel ist der Unterschied zwischen den Baugruppenhöhen H1 und H2 hauptsächlich einem Dickenunterschied des Chipsubstrats 223 zuschreibbar (wobei T3 kleiner als T4 ist). Die Baugruppenhöhen H1 und H2 können zum Beispiel auch zwischen den IC-Chips 221, 222 infolge einer Variation des Die-Anbringungsprozesses variieren.
  • Wie ferner in 2B gezeigt, bedeckt das Vergussmaterial 250 die IC-Chips 221, 222 und grenzt an eine Seitenwand des Chipsubstrats 223 an. Das Vergussmaterial 250 grenzt auch an Lotmerkmale 235A, 235B an und befindet sich in Kontakt mit einer Oberfläche der RDL-Struktur 210. Das Vergussmaterial 250 kann eine relativ niedrige elektrische Leitfähigkeit aufweisen, wobei das Vergussmaterial 250 vorteilhafterweise ein Dielektrikum ist. Das Vergussmaterial 250 kann ein beliebiges alternatives Material sein, das dafür bekannt ist, für IC-Chip-Kapselungsanwendungen geeignet zu sein. Bei manchen Ausführungsbeispielen umfasst das Vergussmaterial 250 ein ausgehärtetes (z. B. duroplastisches) Harz oder Polymer, das Epoxid und/oder Silicon umfasst. Das Vergussmaterial 250 kann auch verschiedene Füllstoffe umfassen. Bei manchen Ausführungsformen weist das Vergussmaterial 250 eine relativ niedrige Volumenwärmeleitfähigkeit (z. B. weniger als 5 W/mK) auf und kann zum Beispiel eine Volumenwärmeleitfähigkeit in dem Bereich von 1-4 W/mK aufweisen.
  • Zurück zu 1 fahren die Verfahren 100 bei Block 120 fort, bei dem das Vergussmaterial planarisiert wird, um die inaktive (Rück-) Seite der IC-Chips freizulegen. Zum Beispiel kann ein Schleif- und/oder Polierprozess das Vergussmaterial teilweise entfernen und/oder planarisieren, um die inaktive Seite jedes der IC-Chips freizulegen. Ein solcher Planarisierungsprozess nutzt die Planarität und Steifigkeit des Interposers aus. Der Planarisierungsprozess kann einen oder mehrere der IC-Chips dünnen, Chipsubstratmaterial nach Bedarf entfernen, um alle IC-Chips bei einer gewissen Nennbaugruppenhöhen vollständig freizulegen. Sobald alle IC-Chips freigelegt sind, kann bei Block 125 ein bondfähiges Material über der freigelegten inaktiven Seite der IC-Chips abgeschieden werden. Als ein Beispiel kann eine Metallisierungsschicht über der freigelegten Seite der IC-Chips abgeschieden werden. Diese Rückseitenmetallisierungsschicht kann eine beliebige Zusammensetzung und Dicke aufweisen, aber bei manchen vorteilhaften Ausführungsformen weist die Rückseitenmetallisierung eine Dicke von weniger als 10 µm auf. Andere Bondmaterialien, wie etwa SiO2, können auch auf der inaktiven IC-Chip-Oberfläche abgeschieden (oder aufgewachsen) werden, um die inaktive Oberfläche gleichermaßen für eine anschließende Bondung vorzubereiten.
  • Bei dem in 2C veranschaulichten Beispiel hat ein Umspritzungsplanarisierungsprozess das Vergussmaterial 250 gedünnt, wobei eine Rückseite jedes IC-Chips 221, 222 freigelegt wird und ihre entsprechenden Baugruppenhöhen auf eine Nennbaugruppenhöhe H3 reduziert werden. Obwohl die Baugruppenhöhe H3 mit der Implementierung variieren kann, liegt die Baugruppenhöhe H3 bei manchen Beispielen zwischen 100 µm und 150 µm. Daher hat der Umspritzungsplanarisierungsprozess bei diesem Beispiel eine Variation der Dicke des Chipsubstrats 223 entfernt. Wie in 2D gezeigt, befindet sich ein Rückseitenbondmaterial 260 in Kontakt mit jedem Chipsubstrat 223 und befindet sich auch in Kontakt mit einem Vergussmaterial 250 innerhalb von Räumen zwischen den IC-Chips 221, 222. Von daher ist es offensichtlich, dass das Rückseitenbondmaterial 260 vor dem Aufbringen eines Vergussmaterials 250 nicht auf dem Chipsubstrat 223 gebildet wurde. Obwohl die Zusammensetzung des Rückseitenbondmaterials 260 variieren kann, umfasst das Bondmaterial 260 bei manchen Beispielen eine Schicht einer Metallisierung (z. B. Cu, Au, In, Sn, Ag, Bi oder Ni und Legierungen daraus). Bei anderen Ausführungsformen ist das Bondmaterial 260 SiO2. Das Rückseitenbondmaterial 260 kann vorteilhafterweise eine Dicke T5 von nur einigen wenigen Mikrometer (z. B. >10 µm) aufweisen und kann sogar erheblich kleiner als 1 µm sein.
  • Zurück zu 1 fahren die Verfahren 101 bei Block 130 fort, bei dem ein Wärmespreizer direkt an die mehreren IC-Chips gebondet wird. Der Wärmespreizer weist eine gute Wärmeleitfähigkeit (z. B. mehr als 100 W/mK bei 25 °C) über eine Ebene des Spreizers und/oder durch eine z-Dicke des Spreizers auf. Der Wärmespreizer soll auch eine ausreichende mechanische Festigkeit und ausreichende Ebenheit aufweisen, um jeden der IC-Chips zu kontaktieren und schlussendlich die primäre Stütze der Baugruppe zu werden, an die er gebondet ist. Der Wärmespreizer weist wenigstens eine Oberfläche auf, die permanent an die IC-Chips gebondet werden kann. In Abhängigkeit von der Zusammensetzung des Spreizers kann die bondfähige Oberfläche eine Schicht des Bondmaterials mit einer Zusammensetzung aufweisen, die sich von jener des Hauptteils des Wärmespreizers unterscheidet. Die Dicke der Bondmaterialschicht kann nach Bedarf variieren, um eine Nichtebenheit in dem Werkstück zu berücksichtigen.
  • Das Bonden des Wärmespreizers kann eine oder mehrere Oberflächenbehandlungen von der Wärmespreizeroberfläche und/oder der IC-Chip-Oberflächen umfassen. Eine beliebige geeignete Thermo-/Kompressionsbondtechnik kann genutzt werden, um eine enge Bondung zwischen dem Wärmespreizer und jedem der IC-Dies der Baugruppe zu sintern oder anderweitig zu bilden. Bei manchen Beispielen wird ein Lot eingesetzt, um den Wärmespreizer an die inaktive Seite der IC-Chips zu bonden. Solche Ausführungsformen können eine BLT von zum Beispiel nur 5-25 µm aufweisen. Das Lot kann zum Beispiel eine Sn-Legierung (z. B. SnSb, AuSi, SnCu, SAC usw.) beinhalten. Falls Lot eingesetzt wird, ist eine Wiederschmelztemperatur der Spreizer-IC-Chip-Bondung vorteilhafterweise höher als jene von typischen Die-FLI- und/oder Gehäuse-SMT-Löttemperaturen. Daher wird bei manchen Ausführungsformen eine Niedertemperaturlot(LTS: Low-Temperature Solder)-Zusammensetzung mit zum Beispiel einer Schmelztemperatur von etwa 175 °C für FLI eingesetzt (z. B. Block 110). LTS kann gleichermaßen für anschließend gebildete SMT-Lotzwischenverbindungen eines Gehäusesubstrats in Anspruch genommen werden. Die Verwendung von LTS für diese Anwendungen wird ermöglichen, dass der Wärmespreizer mit einer Vielzahl höherer Temperaturlötbedingungen (z. B. mit einer Schmelztemperatur von 200-245 °C) mittels Lot gebondet werden kann.
  • Bei anderen Ausführungsformen kann Metallsintern (z. B. Cu-Cu-Bonden mit oder ohne Sn) zum Bonden des Wärmespreizers an die Rückseite der IC-Chips verwendet werden. Dielektrikum(z. B. Siliciumdioxid-Siliciumdioxid)-Bonden, Si-Si- oder SiO-Si-Bonden kann ebenfalls ausgeführt werden. Beliebige dieser Bondtechniken werden eine BLT von weniger als 1 µm aufweisen. Für die Metallbondungen kann Cu auf sowohl dem Wärmespreizer als auch der IC-Chip-Rückseite als die Bondmaterialschichten (z. B. bei Block 125 der Verfahren 101) abgeschieden werden. Für die SiO2-SiO2-Ausführungsformen kann das Oxidmaterial (z. B. SiO2) auf einem Siliciumwärmespreizer als die Bondmaterialschicht aufgewachsen werden und/oder auf der Rückseite eines Silicium-IC-Chip-Substrats als das Rückseitenbondmaterial aufgewachsen werden. Für die Si-Si-Ausführungsformen kann das native Oxidmaterial (z. B. SiO2) vor dem Bonden von sowohl einem Siliciumwärmespreizer als auch der Rückseite eines Silicium-IC-Chip-Substrats entfernt werden. Bei anderen Ausführungsformen kann ein dünner Die-Bondfilm (DBF) oder ein anderer Polymerfilm oder ein Wärmeleitungsmaterial auf den Wärmespreizer als die Bondmaterialschicht aufgebracht werden oder auf IC-Chips als das Rückseitenbondmaterial aufgebracht werden. Solche Ausführungsformen können zum Beispiel eine BLT irgendwo von 5 bis 25 µm aufweisen.
  • Bei dem ferner in 2E veranschaulichten Beispiel ist ein Wärmespreizer 280, der ein Volumensubstrat 270 und ein Bondmaterial 275 umfasst, an das Rückseitenbondmaterial 260 gebondet. Bei manchen Ausführungsformen ist das Volumensubstrat 270 hauptsächlich Silicium (z. B. hauptsächlich einkristallines Silicium). Für Beispiele, bei denen der Interposer ein Siliciumwafer ist, kann der Wärmespreizer 280 auch ein Siliciumwafer mit im Wesentlichen dem gleichen Durchmesser (z. B. 300 mm) sein, so dass der Bondprozess ein Prozess auf Waferebene ist. Ein Siliciumwärmespreizer 280 kann auch im Wesentlichen die gleiche Dicke wie der Interposer (z. B. 400-750 µm) aufweisen, obwohl die Wärmespreizerdicke stark variieren kann. Das Bondmaterial 275 kann eine beliebige der obigen Zusammensetzungen aufweisen (z. B. Lot, Cu, Au, SiO2, Polymer) usw. und eine Dicke aufweisen, die zum Bonden an das Rückseitenbondmaterial 260 (oder an das Chipsubstrat 233, wo eine -Sie-Bindung gebildet wird) aufweisen. Insbesondere kann eine BLT des Verbindungsstücks zwischen dem Wärmespreizer 280 und den IC-Chips 221, 222 sehr dünn sein. Obwohl zum Beispiel ein Wärmespreizer typischerweise mit einem Substrat mit einer BLT von einigen zehn Mikrometer (z. B. 15-100 µm oder mehr) verbunden werden kann, kann (können) das (die) Bondmaterial(ien) 265 und/oder 275 vorteilhafterweise zu einer BLT von weniger als 10 µm oder sogar weniger als 1 µm kombiniert werden.
  • Zurück zu 1 fahren die Verfahren 101 bei Block 135 fort, bei dem der Interposer entfernt wird, um eine zweite Seite der RDL-Struktur freizulegen. Mit der mechanischen Unterstützung des gebondeten Wärmespreizers (nun vollständig mit den IC-Chips integriert) kann der Interposer ohne Bedenken bezüglich eines Versagens der RDL-Struktur vollständig als Opfer entfernt werden. Der Interposer kann durch Schleifen, Polieren und/oder chemisches Ätzen entfernt werden. Zum Beispiel kann ein Schleifprozess durchgeführt werden, um den Großteil des Interposers zu entfernen und kann anschließend eine chemische Ätzung durchgeführt werden, um einen Rest des Interposers selektiv gegenüber der RDL-Struktur zu entfernen.
  • Da der integrierte Wärmespreizer ferner dem Verbessern der Wärmeleitung und/oder Dissipation von Wärme von den IC-Chips weg dient, bietet der integrierte Wärmespreizer sowohl mechanische als auch thermische Vorteile. Anschließend an die Freilegung der RDL-Struktur können dann bei Block 140 zusätzliche Zwischenverbindungen auf der zweiten Seite der RDL-Struktur gebildet werden. Eine beliebige zur Anbringung eines IC-Die an einem Gehäusesubstrat oder anderem Host geeignete Zwischenverbindung kann bei Block 140 gebildet werden. Zum Beispiel können Kupfersäulen oder -höcker auf der freigelegten Oberfläche der RDL-Struktur gebildet werden und können Lotkappen auf jenen Höckern gebildet werden. Das Lot kann ferner an Metallisierungsmerkmale eines Substrats gebondet werden. Kugelgitterzwischenverbindungen (BGI: Ball Grid Interconnects) oder eine beliebige andere zur SMT-Verarbeitung geeignete Zwischenverbindung kann auch auf der freigelegten Oberfläche der RDL gebildet werden. Wie oben angemerkt, kann ein beliebiges Lot, das für diese Zwischenverbindungen eingesetzt wird, so ausgewählt werden, dass es eine Schmelztemperatur unterhalb jener eines beliebigen Lots aufweist, das zum Bonden des Wärmespreizers an die IC-Chips eingesetzt wird, so dass die Wärmespreizerbondung beibehalten wird. Die Verfahren 101 können dann bei Block 145 abgeschlossen werden, bei dem das Werkstück auf Waferebene oder Panelebene zerteilt wird, um die Mehrfachchipeinheiten in Vorbereitung für ihren elektrischen Test und/oder ihre anschließende Montage auf ein Gehäusesubstrat oder eine andere Hostoberfläche zu vereinzeln. Allgemein sind die gemäß den Verfahren 101 montierten Mehrfachchipeinheiten für beliebige weitere Montagetechniken auf Gehäuseebene, die zum Ankoppeln eines einzigen IC-Chips an ein Gehäusesubstrat oder an eine beliebige andere Systemebenenbaugruppe höherer Ebene bekannt sind.
  • Bei dem in 2F veranschaulichten Beispiel ist eine Mehrfachchipeinheit 201 im Wesentlichen abgeschlossen, wobei der Interposer 203 von der RDL-Struktur 210 entfernt wurde. Für Ausführungsbeispiele, bei denen der Interposers 203 Silicium war, kann ein Schleifprozess, gefolgt von einem chemischen Siliciumätzprozess den Interposers 203 selektiv gegenüber dem Dielektrikum und/oder der Metallisierung der RDL-Struktur 210 entfernen. Wie ferner gezeigt, sind Lotmerkmale 285 auf der RDL-Metallisierung, die auf einer Seiten gegenüber den IC-Chips 221 und 222 freigelegt sind, mit einem beliebigen geeigneten Kugelanbringungs- oder Pastenverteilungsprozess gebildet. Die Lotmerkmale 285 können einen größeren Durchmesser (z. B. einige hundert µm) als FLI-Lotmerkmale 235 (z. B. kleiner als 100 µm) aufweisen. Die Mehrfachchipeinheit 201 kann dann zum Beispiel durch Schneiden, Laserablation oder anderweitiges Fräsen durch den integrierten Wärmespreizer 280, das Vergussmaterial 250 und die RDL-Struktur 210 vereinzelt werden. In vereinzelter Form ist die Mehrfachchipeinheit 201 für eine Integration auf Gehäuseebene bereit, wobei BGI-Lotmerkmale 285 an einem (nicht dargestellten) Hostsubstrat, wie etwa einem Gehäusesubstrat oder dergleichen, angebracht werden können.
  • Bei manchen Ausführungsformen beinhaltet ein Wärmespreizer, der an mehrere IC-Chips innerhalb einer Mehrfachchipeinheit gebondet ist, eine oder mehrere Kerben zwischen wenigstens manchen der IC-Chips. Ein solches Fräsen des Wärmespreizers kann zum Beispiels vor dem Bonden des Wärmespreizers an die IC-Chips durchgeführt werden. Bei manchen Ausführungsformen werden Kerben in den Wärmespreizer gefräst, so dass thermisches Nebensprechen zwischen ausgewählten der gebondeten IC-Chips minimiert wird. 3 veranschaulicht eine Querschnittsansicht einer Mehrfachchipeinheit 301 gemäß manchen solchen alternativen Ausführungsformen. Bezugsbezeichnungen von der Mehrfachchipeinheit 201 (2F) sind in der Mehrfachchipeinheit 301 (3) wiederholt, um analoge Elemente anzugeben, die beliebige der gleichen oben beschriebenen Attribute aufweisen können. Bei der Mehrfachchipeinheit 301 wurde der Wärmespreizer 280 zum Beispiel gefräst, chemisch geätzt oder mittels eines Lasers abladiert, so dass er eine Kerbe oder Vertiefung 310 in einer Oberfläche beinhaltet, die den IC-Chips 221, 222 zugewandt ist. Wie gezeigt, befindet sich die Kerbe 310 über dem Vergussmaterial 250, näherungsweise innerhalb des Raums zwischen den IC-Chips 221, 222. Die Kerbe 310 kann mit einem beliebigen Material mit einer niedrigeren Wärmeleitfähigkeit als der Wärmespreizer 280 gefüllt werden. Alternativ dazu kann die Kerbe 310 ungefüllt, zum Beispiel als ein Luftspalt, belassen werden.
  • Die Bondoberfläche und/oder die gegenüberliegende Oberfläche des integrierten Wärmespreizers kann auch strukturiert werden, um eine Wärmeextraktion aus der Mehrfachchipeinheit zu erleichtern. Zum Beispiel kann der Wärmespreizer gefräst werden, so dass er Mikrokanäle beinhaltet, durch die ein Kühlmittelfluid Wärme von den IC-Chips weg transferieren kann. Der Wärmespreizer ist eine ideale Plattform, um kosteneffektiv Mikrokanäle infolge der sehr kleinen BLT zwischen dem Wärmespreizer und den IC-Chips sehr nahe an der Wärmequelle zu erzeugen. 4 ist eine Querschnittsansicht einer Mehrfachchipeinheit 401 gemäß manchen alternativen Ausführungsformen. Bezugsbezeichnungen von der Mehrfachchipeinheit 201 (2F) sind in der Mehrfachchipeinheit 401 (4) wiederholt, um analoge Elemente anzugeben, die beliebige der gleichen oben im Zusammenhang der Mehrfachchipeinheit 201 beschriebenen Attribute aufweisen können. Bei der Mehrfachchipeinheit 401 beinhaltet der Wärmespreizer 280 eine(n) oder mehrere Kanäle oder Kerben 410 auf einer Seite eines Volumensubstrats 270, die den IC-Chips 121, 122 zugewandt ist. Die Kanäle 410 können eine beliebige Abmessung aufweisen und können mit einer beliebigen geeigneten Technik in ein Volumensubstrat 270 gefräst oder geätzt werden. Wie gezeigt, platzieren die Kanäle 410 einen Kühlmitteleinlass 405 über dem IC-Chip 221 in fluider Kommunikation mit einem Kühlmittelauslass 410, der sich über dem IC-Chip 222 befindet. Der Kühlmitteleinlass 405 und -auslass 410 öffnen sich jeweils zu der gegenüberliegenden Seite des Wärmespreizers 280. Die Mehrfachchipeinheit 401 kann daher ferner in ein System integriert werden, das einen Kühlmittelfluidversorgungskreis beinhaltet, der mit dem Einlass 405 und Auslass 410 gekoppelt ist.
  • 5 veranschaulicht ein beispielhaftes EDM-Gehäuse (EDM: Exposed Die Mold - Freigelegter-Die-Verguss) 501, das eine Mehrfachchipeinheit 201 beinhaltet, bei der sich ansonsten ein einziger Moonlight-IC-Chip befinden könnte. Ein Gehäusevergussmaterial 520 grenzt an eine Seitenwand des Wärmespreizersubstrats 270 an. Das Gehäusevergussmaterial 520 grenzt auch an eine Seitenwand des Vergussmaterials 250 sowie an eine Seitenwand der RDL-Struktur 210 an. Das Gehäusevergussmaterial 520 kann ein beliebiges der oben für das Vergussmaterial 250 beschriebenen Materialien sein. Das Gehäusevergussmaterial 520 kann die gleiche Zusammensetzung wie das Vergussmaterial 250 haben oder die Vergussmaterialien können verschiedene Zusammensetzungen aufweisen. Wie gezeigt, ist, anstatt dass eine Rückseite von einem der IC-Chips 221 oder 222 freigelegt ist, eine Oberfläche 515 des Wärmespreizersubstrats 270 stattdessen auf der EDM-Gehäuseebene freigelegt.
  • Das EDM-Gehäuse 501 beinhaltet ferner ein Gehäusesubstrat 505, das durch BGI-Lotmerkmale 285 elektrisch mit der RDL-Struktur 210 verbunden ist. Das EDM-Gehäuse 501 beinhaltet eine oder mehrere Ebenen einer Metallisierung 506, die BGI-Zwischenverbindungen 285 auf ein größeres Rastermaß, das mit Packungszwischenverbindungen 540 assoziiert ist, umverteilen und/oder räumlich transformieren können. Das EDM-Gehäuse 501 kann gemäß einer geeigneten Technik vereinzelt und anschließend durch Gehäusezwischenverbindungen 540 an einem Host, wie etwa einer Systemebene-PCB, angebracht werden. Obwohl in 5 ein EDM-Gehäuse veranschaulicht ist, ist dies nur ein Beispiel dafür, wie eine Mehrfachchipeinheit 201 in ein Gehäuse integriert werden kann, um ferner zu veranschaulichen, wie eine Mehrfachchipeinheit 201 im Wesentlichen wie ein einzelner monolithischer IC-Chip gekapselt werden kann. Von daher können beliebige herkömmliche Techniken angewandt werden, um die Mehrfachchipeinheit 201 in beliebige einer breiten Vielfalt anderer IC-Chip-Gehäuse zu integrieren, die für einen einzigen monolithischen IC-Chip gestaltet wurden.
  • Sobald sie mit einem Gehäuse eingebettet ist, kann eine Mehrfachchipeinheit ferner an Wärmelösungen auf Gehäuseebene angekoppelt werden, um Wärme von dem integrierten Wärmespreizer weg zu dissipieren. Beliebige geeignete Wärmeverwaltungskomponenten auf Gehäuseebene können über dem Wärmespreizer aufgebracht werden. Zum Beispiel kann ein Pad einem (nicht dargestellten) Wärmeleitungsmaterial über der freigelegten Oberfläche 515 aufgebracht werden. Ein (nicht dargestellter) Kühlkörper auf Gehäuseebene oder Systemebene kann ferner über dem Wärmeleitungsmaterial aufgebracht werden.
  • 6 ist ein funktionales Blockdiagramm einer beispielhaften Rechenvorrichtung 600 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Vorrichtung 600 beinhaltet ferner eine Hauptplatine 602, die eine Reihe von Komponenten aufnimmt, wie etwa unter anderem einen Prozessor 604 (z. B. einen Anwendungsprozessor). Der Prozessor 604 kann physisch und elektrisch mit der Hauptplatine 602 gekoppelt sein. Bei manchen Beispielen beinhaltet der Prozessor 604 ein Gehäuse mit einer Mehrfachchipeinheit, die an einen integrierten Wärmespreizer gebondet ist, wie zum Beispiel hier anderswo beschrieben ist. Der Begriff „Prozessor“ oder „Mikroprozessor“ kann sich allgemein auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten, die ferner in Registern und/oder einem Speicher gespeichert werden können, umzuwandeln.
  • Bei verschiedenen Beispielen können ein oder mehrere Kommunikationschips 606 ebenfalls physisch und elektrisch mit der Hauptplatine 602 gekoppelt sein. Bei weiteren Implementierungen können die Kommunikationschips 606 Teil des Prozessors 604 sein. In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 600 andere Komponenten beinhalten, die mit der Hauptplatine 602 physisch und elektrisch gekoppelt sein können oder auch nicht. Diese anderen Komponenten schließen unter anderem flüchtigen Speicher (z. B. DRAM 632), nichtflüchtigen Speicher (z. B. ROM 635), Flashspeicher (z. B. NAND oder NOR), Magnetspeicher (MRAM 630), einen Graphikprozessor 622, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz 612, eine Antenne 625, eine Berührungsbildschirmanzeige 615, eine Berührungsbildschirmsteuerung 665, eine Batterie 616, einen Audiocodec, einen Videocodec, einen Leistungsverstärker 621, eine Vorrichtung eines globalen Positionierungssystems (Global Positioning System, GPS) 640, einen Kompass 645, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher 620, eine Kamera 641 und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, ein Solid-State-Laufwerk (SSD), eine Compact Disk (CD), eine Digital Versatile Disk (DVD), und so fort) oder dergleichen ein. Bei manchen Ausführungsbeispielen befinden sich zwei der oben genannten funktionalen Blöcke innerhalb eines Gehäuses als zwei IC-Chips einer Mehrfachchipeinheit, die beide an einen integrierten Wärmespreizer gebondet, wie zum Beispiel hier anderswo beschrieben ist.
  • Die Kommunikationschips 606 können drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 600 ermöglichen. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium Daten kommunizieren können. Der Ausdruck impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Die Kommunikationschips 606 können beliebige einer Reihe von Drahtlosstandards oder -protokollen implementieren. Die Rechenvorrichtung 600 kann, wie besprochen, mehrere Kommunikationschips 606 beinhalten. Beispielsweise kann ein erster Kommunikationschip kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • 7 veranschaulicht eine mobile Rechenplattform und eine Datenservermaschine, die ein IC-Gehäuse mit einem EMI-Abschirmung-Wärmespreizer verwenden, der Graphit umfasst, wie hier zum Beispiel anderswo beschrieben ist. Die Rechenvorrichtung 600 kann zum Beispiel innerhalb der Plattform 705 oder einer Servermaschine 706 gefunden werden. Die Servermaschine 706 kann ein beliebiger kommerzieller Server sein, der zum Beispiel eine beliebige Anzahl an Hochleistungsrechenplattformen beinhaltet, die innerhalb eines Racks angeordnet und zur elektronischen Datenverarbeitung miteinander vernetzt sind, und der bei dem Ausführungsbeispiel eine gekapselte Mehrfachchipeinheit 750 beinhaltet, die an einen integrierten Wärmespreizer gebondet ist, wie zum Beispiel anders hierin beschrieben. Die Mobilrechenvorrichtung 705 kann eine beliebige portable Vorrichtung sein, die sowohl zur elektronischen Datenanzeige, elektronischen Datenverarbeitung, Drahtlosübertragung elektronischer Daten oder dergleichen konfiguriert ist. Zum Beispiel kann die Mobilrechenvorrichtung 705 eine beliebige eines Tablet, eines Smartphones, eines Laptop-Computers usw. sein und kann einen Anzeigebildschirm (z. B. ein kapazitiver, induktiver, resistiver oder optischer Berührungsbildschirm), ein integriertes System 710 auf Chipebene oder Gehäuseebene und eine Batterie 715 beinhalten.
  • Egal ob es innerhalb des in der erweiterten Ansicht 720 veranschaulichten integrierten Systems 710 oder als alleinstehendes Gehäuse innerhalb der Servermaschine 706 angeordnet ist, kann das IC-Gehäuse 750 eine Mehrfachchipeinheit beinhalten, die an einen integrierten Wärmespreizer gebondet ist, wie hier zum Beispiel anderswo beschrieben ist. Das IC-Gehäuse 750 kann ferner mit einer Platine oder einem anderen Hostsubstrat zusammen mit einem Leistungsverwaltungs-Integrierter-Schaltkreis (PMIC) 730 und/oder HF(Drahtlos)-Integrierter-Schaltkreis (RFIC) 725 einschließlich eines Breitband-HF(Drahtlos)-Senders und/oder -Empfängers (TX/RX) (z. B. einschließlich eines digitalen Basisbands und ein analoges Front-End-Modul umfasst ferner einen Leistungsverstärker auf einem Übertragungspfad und einen Verstärker mit geringem Rauschen auf einem Empfangspfad) und/oder einer Steuerung 735 gekoppelt sein. Der PMIC 730 kann eine Batterieleistungsregelung, DC-DC-Umwandlung usw. durchführen und weist somit einen Eingang auf, der mit der Batterie 715 gekoppelt ist, und mit einem Ausgang, der eine Stromversorgung an sämtliche anderen funktionalen Module bereitstellt. Wie ferner veranschaulicht, weist der RFIC 725 bei dem Ausführungsbeispiel einen Ausgang auf, der mit einer (nicht gezeigten) Antenne gekoppelt ist, um beliebige einer Reihe von Drahtlosstandards oder -protokollen zu implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 4G und darüber hinaus bezeichnet werden.
  • Obwohl gewisse, hier dargelegte Merkmale mit Bezug auf verschiedene Implementierungen beschrieben wurden, soll diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Folglich werden verschiedene Modifikationen der hier beschriebenen Implementierungen sowie andere Implementierungen, die für Fachleute auf dem Gebiet, zu dem die vorliegende Offenbarung gehört, offensichtlich sind, als innerhalb des Wesens und des Schutzumfangs der vorliegenden Offenbarung liegend erachtet.
  • Es versteht sich, dass die Erfindung nicht auf die derart beschriebenen Ausführungsformen beschränkt ist, sondern mit einer Modifikation und Abänderung ausgeführt werden können, ohne vom Schutzumfang der angehängten Ansprüche abzuweichen. Zum Beispiel können die obigen Ausführungsformen spezielle Kombinationen von Merkmalen, wie ferneren unten bereitgestellt, beinhalten.
  • Bei ersten Beispielen umfasst ein Integrierter-Schaltkreis(IC)-Chip einen ersten Chip, der einen ersten integrierten Schaltkreis umfasst, und einen zweiten Chip, der einen zweiten integrierten Schaltkreis umfasst. Der erste Chip grenzt an den zweiten Chip an und eine aktive Seite des ersten und zweiten Chips ist mit einer ersten Seite einer metallisierten Umverdrahtungsstruktur verbunden. Die metallisierte Umverdrahtungsstruktur weist eine zweite, der ersten Seite entgegengesetzte Seite zum Empfangen mehrerer Lotzwischenverbindungen auf. Ein Vergussmaterial befindet sich zwischen dem ersten und zweiten Chip. Ein Wärmespreizer ist an eine inaktive Seite sowohl des ersten als auch zweiten Chips gegenüber der metallisierten Umverdrahtungsstruktur gebondet. Bei zweiten Beispielen gilt für beliebige der ersten Beispiele: die metallisierte Umverdrahtungsstruktur weist eine Dicke von weniger als 50 µm auf.
  • Bei dritten Beispielen gilt für beliebige der ersten bis zweiten Beispiele: eine Bondschichtdicke (BLT: Bond Line Thickness) zwischen dem Wärmespreizer und der inaktiven Seite sowohl des ersten als auch zweiten Chips beträgt weniger als 10 µm.
  • Bei vierten Beispielen gilt für beliebige der dritten Beispiele: die BLT umfasst ein oder mehrere Metalle.
  • Bei fünften Beispielen gilt für beliebige der vierten Beispiele: das Metall ist eines von Cu, Au, In, Sn, Bi oder Ag.
  • Bei sechsten Beispielen gilt für beliebige der dritten Beispiele: die BLT umfasst Si-O- oder Si-Si-Bindungen zwischen dem Wärmespreizer und dem ersten und zweiten IC-Chip.
  • Bei siebten Beispielen gilt für beliebige der ersten bis sechsten Beispiele: die IC-Chip-Baugruppe umfasst ferner ein zweites Vergussmaterial angrenzend an eine Seitenwand des Wärmespreizers und ein Gehäusesubstrat, das ein oder mehr Ebenen einer Metallisierung beinhaltet. Eine erste Seite des Gehäusesubstrats ist durch die mehreren Lotzwischenverbindungen mit der metallisierten Umverdrahtungsstruktur verbunden, und wobei eine zweite Seite des Gehäusesubstrats zum Empfangen zweiter mehrerer Lotzwischenverbindungen ausgelegt ist.
  • Bei achten Beispielen gilt für beliebige der ersten bis siebten Beispiele: das Vergussmaterial weist eine Wärmeleitfähigkeit von weniger als 4 W/mK auf und der Wärmespreizer weist eine Wärmeleitfähigkeit von wenigstens 100 W/mK auf.
  • Bei neunten Beispielen gilt für beliebige der ersten bis achten Beispiele: der Wärmespreizer umfasst hauptsächlich Silicium und weist eine Dicke von wenigstens 200 µm auf, und wobei der erste IC-Chip im Wesentlichen die gleiche Dicke wie der IC-Chip aufweist.
  • Bei zehnten Beispielen gilt für beliebige der ersten bis neunten Beispiele: der Wärmespreizer umfasst eine oder mehrere Oberflächenvertiefungen in einer ersten Oberfläche des Wärmespreizers, die der inaktiven Seite des ersten und zweiten IC-Chips zugewandt ist.
  • Bei elften Beispielen gilt für beliebige der zehnten Beispiele: die Oberflächenvertiefungen umfassen einen Mikrokanal, der mit einem Paar von Öffnungen in einer zweiten Seite des Wärmespreizers gegenüber der ersten Oberfläche gekoppelt ist.
  • Bei zwölften Beispielen gilt für beliebige der ersten bis elften Beispiele: der erste IC-Chip ist durch einen ersten Satz von Lotmerkmalen mit der metallisierten Umverdrahtungsstruktur verbunden und der zweite IC-Chip ist durch einen zweiten Satz von Lotmerkmalen mit der metallisierten Umverdrahtungsstruktur verbunden.
  • Bei dreizehnten Beispielen umfasst ein Computersystem eine Leistungsversorgung, eine Systemkomponente, die eine Zwischenverbindungsschaltungsanordnung umfasst, und ein oder mehrere Integrierter-Schaltkreis-Gehäuse, die durch die Systemkomponente mit der Leistungsversorgung gekoppelt sind. Wenigstens eines der Integrierter-Schaltkreis-Gehäuse umfasst ferner ein Gehäusesubstrat, das durch erste Lotmerkmale mit der Systemkomponente und durch zweite Lotmerkmale mit einer ersten Seite einer metallisierten Umverdrahtungsstruktur verbunden ist. Die Gehäuse umfassen ferner einen ersten Chip, der einen ersten integrierten Schaltkreis umfasst, und einen zweiten Chip, der einen zweiten integrierten Schaltkreis umfasst. Der erste Chip grenzt an den zweiten Chip an und eine aktive Seite des ersten und zweiten Chips ist mit einer zweiten Seite der metallisierten Umverdrahtungsstruktur gegenüber der ersten Seite verbunden. Die Gehäuse umfassen ein erstes Vergussmaterial zwischen dem ersten und zweiten Chip und einen Wärmespreizer, der an eine inaktive Seite sowohl des ersten als auch zweiten Chips gegenüber der metallisierten Umverdrahtungsstruktur gebondet ist.
  • Bei vierzehnten Beispielen gilt für beliebige der dreizehnten Beispiele: die metallisierte Umverdrahtungsstruktur weist eine Dicke von weniger als 50 µm auf. Eine Bondschichtdicke (BLT: Bond Line Thickness) zwischen dem Wärmespreizer und der inaktiven Seite sowohl des ersten als auch zweiten Chips beträgt weniger als 10 µm, und ein zweites Vergussmaterial grenzt an eine Seitenwand des Wärmespreizers an und befindet sich über einem Teil des Gehäusesubstrats.
  • Bei fünfzehnten Beispielen gilt für beliebige der vierzehnten Beispiele: das Computersystem umfasst ferner einen Kühlkörper über einer Oberfläche des Wärmespreizers, die nicht durch das zweite Vergussmaterial bedeckt ist.
  • Bei sechzehnten Beispielen umfasst ein Verfahren zum Montieren mehrerer Integrierter-Schaltkreis(IC)-Chips Empfangen eines Interposers mit einer metallisierten Umverdrahtungsstruktur auf einer ersten Seite des Interposers. Das Verfahren umfasst Anbringen einer aktiven Seite wenigstens eines ersten IC-Chips und eines zweiten IC-Chips an einer ersten Seite der metallisierten Umverdrahtungsstruktur. Das Verfahren umfasst Bonden eines Wärmespreizers an eine inaktive Seite des ersten und zweiten IC-Chips. Das Verfahren umfasst Freilegen einer zweiten Seite der metallisierten Umverdrahtungsstruktur durch Entfernen des Interposers. Das Verfahren umfasst Bilden von Zwischenverbindungsmerkmalen, die mit der zweiten Seite der metallisierten Umverdrahtungsstruktur gekoppelt sind.
  • Bei siebzehnten Beispielen gilt für beliebige der sechzehnten Beispiele: die Verfahren umfassen ferner Bilden eines dielektrischen Materials zwischen einer Seitenwandoberfläche des ersten und zweiten IC-Chips, und Freilegen der inaktiven Seite des ersten und zweiten IC-Chips durch Planarisieren des dielektrischen Materials.
  • Bei achtzehnten Beispielen gilt für beliebige der sechzehnten bis siebzehnten Beispiele: das Planarisieren des dielektrischen Materials legt einen ersten der IC-Chips vor einem zweiten der IC-Chips frei, und wobei das Planarisieren den ersten der IC-Chips mehr als den zweiten der IC-Chips dünnt.
  • Bei neunzehnten Beispielen gilt für beliebige der sechzehnten bis achtzehnten Beispiele: das Bonden des Wärmespreizers an die inaktive Seite des ersten und zweiten IC-Chips umfasst einen Thermokompressionsbondprozess, der eine Bondung mit einer Bondschichtdicke von weniger als 10 µm produziert.
  • Bei zwanzigsten Beispielen gilt für beliebige der sechzehnten bis neunzehnten Beispiele: das Bilden des dielektrischen Materials umfasst Vergießen eines Epoxids mit einer Wärmeleitfähigkeit wenigstens zwei Größenordnungen kleiner als jene des Wärmespreizers um einen Perimeter des ersten und zweiten IC-Chips herum.
  • Jedoch sind die obigen Ausführungsformen nicht in dieser Hinsicht beschränkt und bei verschiedenen Implementierungen können die obigen Ausführungsformen das Durchführen von nur einer Teilmenge derartiger Merkmale, das Durchführen einer anderen Reihenfolge derartiger Merkmale, das Durchführen einer verschiedenen Kombination derartiger Merkmale und/oder das Durchführen zusätzlicher Merkmale als jene explizit aufgelisteten Merkmale beinhalten. Der Schutzumfang der Erfindung sollte daher unter Bezugnahme auf die angehängten Ansprüche zusammen mit dem vollen Schutzumfang von Äquivalenten, zu denen diese Ansprüche berechtigen, bestimmt werden.

Claims (24)

  1. Integrierter-Schaltkreis(IC)-Gehäusebaugruppe, die Folgendes umfasst: einen ersten Chip, der einen ersten integrierten Schaltkreis umfasst, und einen zweiten Chip, der einen zweiten integrierten Schaltkreis umfasst, wobei der erste Chip an den zweiten Chip angrenzt und eine aktive Seite des ersten und zweiten Chips mit einer ersten Seite einer metallisierten Umverdrahtungsstruktur verbunden ist, und wobei die metallisierte Umverdrahtungsstruktur eine zweite, der ersten Seite entgegengesetzte Seite zum Empfangen mehrerer Lotzwischenverbindungen aufweist; ein Vergussmaterial zwischen dem ersten und zweiten Chip; und einen Wärmespreizer, der an eine inaktive Seite sowohl des ersten als auch zweiten Chips gegenüber der metallisierten Umverdrahtungsstruktur gebondet ist.
  2. IC-Chipbaugruppe nach Anspruch 1, wobei die metallisierte Umverdrahtungsstruktur eine Dicke von weniger als 50 µm aufweist.
  3. IC-Chipbaugruppe nach Anspruch 1, wobei eine Bondschichtdicke (BLT: Bond Line Thickness) zwischen dem Wärmespreizer und der inaktiven Seite sowohl des ersten als auch zweiten Chips weniger als 10 µm beträgt.
  4. IC-Chipbaugruppe nach Anspruch 3, wobei die BLT ein oder mehrere Metalle umfasst.
  5. IC-Chipbaugruppe nach Anspruch 4, wobei das Metall eines von Cu, Au, In, Sn, Ag, Bi oder Ni ist.
  6. IC-Chipbaugruppe nach Anspruch 2, wobei die BLT eine SiO2-zu-SiO2-Bindung oder Si-Si-Bindungen zwischen dem Wärmespreizer und dem ersten und zweiten IC-Chip umfasst.
  7. IC-Chipbaugruppe nach einem der Ansprüche 1-6, die ferner Folgendes umfasst: ein zweites Vergussmaterial, das an eine Seitenwand des Wärmespreizers angrenzt; und ein Gehäusesubstrat einschließlich einer oder mehrerer Ebenen einer Metallisierung, wobei eine erste Seite des Gehäusesubstrats durch die mehreren Lotzwischenverbindungen mit der metallisierten Umverdrahtungsstruktur verbunden ist und wobei eine zweite Seite des Gehäusesubstrats zum Empfangen zweiter mehrerer Lotzwischenverbindungen ausgelegt ist.
  8. IC-Chipbaugruppe nach einem der Ansprüche 1-6, wobei: das Vergussmaterial eine Wärmeleitfähigkeit von weniger als 10 W/mK aufweist; und der Wärmespreizer eine Wärmeleitfähigkeit von wenigstens 100 W/mK aufweist.
  9. IC-Chipbaugruppe nach Anspruch 8, wobei der Wärmespreizer hauptsächlich Silicium umfasst und eine Dicke von wenigstens 200 µm aufweist und wobei der erste IC-Chip im Wesentlichen die gleiche Dicke wie der IC-Chip aufweist.
  10. IC-Chipbaugruppe nach einem der Ansprüche 1-6, wobei der Wärmespreizer eine oder mehrere Oberflächenvertiefungen in einer ersten Oberfläche des Wärmespreizers umfasst, die der inaktiven Seite des ersten und zweiten IC-Chips zugewandt ist.
  11. IC-Chipbaugruppe nach Anspruch 10, wobei die Oberflächenvertiefungen einen Mikrokanal umfassen, der mit einem Paar von Öffnungen in einer zweiten Seite des Wärmespreizers gegenüber der ersten Oberfläche gekoppelt ist.
  12. IC-Chipbaugruppe nach einem der Ansprüche 1-6, wobei der erste IC-Chip durch einen ersten Satz von Lotmerkmalen mit der metallisierten Umverdrahtungsstruktur verbunden ist und der zweite IC-Chip durch einen zweiten Satz von Lotmerkmalen mit der metallisierten Umverdrahtungsstruktur verbunden ist.
  13. Computersystem, das Folgendes umfasst: eine Leistungsversorgung; eine Systemkomponente, die eine Zwischenverbindungsschaltungsanordnung umfasst; eine oder mehrere Integrierter-Schaltkreis(IC)-Baugruppen, die durch die Systemkomponente mit der Leistungsversorgung gekoppelt sind, wobei wenigstens eine der IC-Baugruppen ferner die IC-Baugruppe nach einem der Ansprüche 1-6 umfasst.
  14. Computersystem nach Anspruch 13, wobei: die metallisierte Umverdrahtungsstruktur eine Dicke von weniger als 50 µm aufweist; eine Bondschichtdicke (BLT) zwischen dem Wärmespreizer und der inaktiven Seite sowohl des ersten als auch zweiten Chips weniger als 10 µm beträgt; und ein zweites Vergussmaterial an eine Seitenwand des Wärmespreizers angrenzt und sich über einem Teil des Gehäusesubstrats befindet.
  15. Computersystem nach Anspruch 13, das ferner einen Kühlkörper über einer Oberfläche des Wärmespreizers umfasst, die nicht durch das zweite Vergussmaterial bedeckt ist.
  16. Computersystem nach Anspruch 15, das ferner Folgendes umfasst: ein Gehäusesubstrat, das durch mehrere erste Lotmerkmale mit der metallisierten Umverdrahtungsschicht verbunden ist.
  17. Computersystem nach Anspruch 16, das ferner eine Leiterplatte auf Systemebene umfasst, die durch mehrere zweite Lotmerkmale mit dem Gehäusesubstrat verbunden ist.
  18. Verfahren zum Montieren mehrerer Integrierter-Schaltkreis(IC)-Chips, wobei das Verfahren Folgendes umfasst: Empfangen eines Interposers mit einer metallisierten Umverdrahtungsstruktur auf einer ersten Seite des Interposers; Anbringen einer aktiven Seite wenigstens eines ersten IC-Chips und eines zweiten IC-Chips an einer ersten Seite der metallisierten Umverdrahtungsstruktur; Bonden eines Wärmespreizers an eine inaktive Seite des ersten und zweiten IC-Chips; Freilegen einer zweiten Seite der metallisierten Umverdrahtungsstruktur durch Entfernen des Interposers; und Bilden von Zwischenverbindungsmerkmalen, die mit der zweiten Seite der metallisierten Umverdrahtungsstruktur gekoppelt sind.
  19. Verfahren nach Anspruch 18, das ferner Folgendes umfasst: Bilden eines dielektrischen Materials zwischen einer Seitenwandoberfläche des ersten und zweiten IC-Chips; und Freilegen der inaktiven Seite des ersten und zweiten IC-Chips durch Planarisieren des dielektrischen Materials.
  20. Verfahren nach Anspruch 19, wobei das Planarisieren des dielektrischen Materials einen ersten der IC-Chips vor einem zweiten der IC-Chips freilegt und wobei das Planarisieren den ersten der IC-Chips mehr als den zweiten der IC-Chips dünnt.
  21. Verfahren nach Anspruch 19, wobei das Bonden des Wärmespreizers an die inaktive Seite des ersten und zweiten IC-Chips einen Thermokompressionsbondprozess umfasst, der eine Bondung mit einer Bondschichtdicke von weniger als 10 µm produziert.
  22. Verfahren nach einem der Ansprüche 17-21, wobei das Bilden des dielektrischen Materials Vergießen eines dielektrischen Materials mit einer Wärmeleitfähigkeit wenigstens eine Größenordnung kleiner als jene des Wärmespreizers um einen Perimeter des ersten und zweiten IC-Chips herum umfasst.
  23. Verfahren zum Montieren mehrerer Integrierter-Schaltkreis(IC)-Chips an einer Hostkomponente, wobei das Verfahren Folgendes umfasst: Empfangen der Integrierter-Schaltkreis(IC)-Chipbaugruppe nach einem der Ansprüche 1-12; und Verbinden der IC-Chipbaugruppe mit einem Gehäusesubstrat mit mehreren ersten Lotmerkmalen.
  24. Verfahren nach Anspruch 23, das ferner Anbringen des Gehäusesubstrats an einer Leiterplatte auf Systemebene mit mehreren zweiten Merkmalen umfasst.
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