KR20150108669A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20150108669A
KR20150108669A KR1020140031766A KR20140031766A KR20150108669A KR 20150108669 A KR20150108669 A KR 20150108669A KR 1020140031766 A KR1020140031766 A KR 1020140031766A KR 20140031766 A KR20140031766 A KR 20140031766A KR 20150108669 A KR20150108669 A KR 20150108669A
Authority
KR
South Korea
Prior art keywords
metal plates
semiconductor chip
heat transfer
metal plate
metal
Prior art date
Application number
KR1020140031766A
Other languages
English (en)
Inventor
김진규
강태우
김태훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140031766A priority Critical patent/KR20150108669A/ko
Priority to US14/497,441 priority patent/US20150270190A1/en
Publication of KR20150108669A publication Critical patent/KR20150108669A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 기판의 상면 상에 상기 반도체 칩의 측면을 둘러싸도록 형성된 봉지재, 상기 반도체 칩의 상면 및 상기 봉지재의 상면 상에 형성된 열 전달층 및 상기 열 전달층의 상면 상에 서로 이격되도록 배치된 복수 개의 금속판들을 가진 히트 슬러그를 포함하는 반도체 패키지가 설명된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지의 두께를 감소하고 반도체 칩으로부터 발생되는 열을 효과적으로 방출하기 위한 다양한 방법들이 연구되고 있다. 반도체 패키지의 방열 특성을 향상시키기 위한 방법으로 히트 슬러그를 사용하는 것이 일반적이다. 본 발명은 이러한 히트 슬러그와 반도체 패키지 간의 접착력을 향상시키는 방법을 제안한다.
본 발명이 해결하고자 하는 과제는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 패키지를 포함하는 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 패키지를 포함하는 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 반도체 패키지를 포함하는 모바일 무선 폰을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지는, 기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 기판의 상면 상에 상기 반도체 칩의 측면을 둘러싸도록 형성된 봉지재, 상기 반도체 칩의 상면 및 상기 봉지재의 상면 상에 형성된 열 전달층 및 상기 열 전달층의 상면 상에 서로 이격되도록 배치된 복수 개의 금속판들을 가진 히트 슬러그를 포함할 수 있다.
상기 히트 슬러그는 상기 복수 개의 금속판들 사이에 형성된 연결층을 더 포함할 수 있다.
상기 연결층은 필러(filler) 및 레진을 포함하는 접착 물질 또는 열 전달 물질(TIM) 중 하나를 포함할 수 있다.
상기 금속판들과 상기 연결층은 공면을 가질(be coplanar) 수 있다.
상기 연결층은 상면도에서(in a top view) 서로 평행하는 다수의 모양을 가질 수 있다.
상기 히트 슬러그는 상기 복수 개의 금속판들 상의 캡핑 필름을 포함할 수 있다.
상기 캡핑 필름은 폴리이미드 필름(polyimide film) 또는 금속 필름(metal film) 중 하나를 포함할 수 있다.
상기 금속 필름은 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 또는 이들의 합금 중 하나를 포함할 수 있다.
상기 열 전달층과 상기 캡핑 필름 사이에 공간(air space)이 존재할 수 있다.
상기 열 전달층은 상기 복수 개의 금속판들 사이로 연장할 수 있다.
상기 열 전달층은 열 전달 물질(TIM) 및 열 전도성 필러(filler)를 포함할 수 있다.
상기 히트 슬러그의 상기 복수 개의 금속판들은 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 스테인리스 스틸(Stainless Steel), 또는 이들의 합금 중 하나를 포함할 수 있다.
상기 봉지재는 상기 반도체 칩의 상면을 덮을 수 있다.
상기 복수 개의 금속판들은, 상기 반도체 칩 상면에 위치하는 제1 금속판 및 상기 봉지재 상에 위치하는 제2 금속판을 포함하고, 상기 제1 금속판의 수평 폭이 상기 제2 금속판의 수평 폭 보다 넓을 수 있다.
본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지는, 기판 상에 실장된 반도체 칩, 상기 반도체 칩의 측면들을 둘러싸는 봉지재, 상기 반도체 칩 및 상기 봉지재 상에 배치된 다수 개의 금속판들, 상기 다수 개의 금속판들 사이에 배치된 연결층을 포함하고, 상기 다수 개의 금속판들은 상기 반도체 칩의 상면을 덮도록 상기 반도체 칩 상에 배치된 제1 금속판 및 상기 제1 금속판의 양 측방향에 위치하도록 상기 봉지재 상에 배치된 제2 금속판 및 제3 금속판을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 다양한 실시 예들에 의한 히트 슬러그는 복수 개의 금속판들이 분리된 구조이므로, 반도체 패키지의 와피지(warpage) 방향에 능동적으로 대응할 수 있다.
본 발명의 다양한 실시 예들에 의한 반도체 패키지는 복수 개의 금속판들이 분리된 히트 슬러그를 포함함으로써, 제조 공정 도중 발생하는 반도체 패키지의 와피지(warpage) 방향에 대하여 히트 슬러그가 유연하게 대응할 수 있고, 이에 따라 반도체 패키지 상면의 열 전달 물질(TIM)과 히트 슬러그 간의 접착력이 향상될 수 있다. 따라서, 반도체 패키지의 구조적 안정을 가져오는 동시에 반도체 칩에서 발생하는 열을 효율적으로 발산할 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a 내지 도 9d는 본 발명의 다양한 실시 예들에 의한 반도체 패키지들을 개념적으로 보이는 상면도(top view) 또는 종단면도(cross-sectional view)들이다.
도 10a 내지 12d는 본 발명의 다양한 실시 예들에 의한 반도체 패키지를 제조하는 방법을 설명하는 도면들이다.
도 13 내지 도 16은 본 발명의 다양한 실시 예들에 의한 반도체 패키지들이 적용된 모듈, 전자 시스템 및 모바일 무선 폰을 개념적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)'이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 일 실시 예들에 의한 반도체 패키지를 개념적으로 보이는 상면도(top view)이고, 도 1b 및 도 1c는 도 1a의 I-I′를 따라 절단한 종단면도(cross-sectional view)들이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150a)를 포함할 수 있다.
상기 기판(110)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 및 경-연성 인쇄 회로 기판(rigid-flexible printed citcuit board)를 포함할 수 있다. 상기 기판(110)은 단층 인쇄 회로 기판(single-layer printed circuit board) 및 다층 인쇄 회로 기판(multi-layer printed circuit board)를 포함할 수 있다. 상기 기판(110)은 다수의 내부 배선들(111)을 포함할 수 있다. 상기 기판(110)의 하면 상에는 다수의 외부 단자들(115)이 형성될 수 있다. 상기 외부 단자들(115)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 핀 그리드 어레이(pin grid array), 리드 그리드 어레이(lead grid array), 구리 필러(copper pillar), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자들(115)은 상기 내부 배선들(111)과 전기적으로 연결될 수 있다.
상기 반도체 칩(120)은 로직 칩(logic chip)을 포함할 수 있다. 상기 반도체 칩(120)의 상면은 노출되고, 하면은 상기 기판(110)의 상면과 마주보도록 상기 기판(110) 상에 실장될 수 있다. 상기 기판(110)의 상면과 상기 반도체 칩(120)의 하면 사이에는 내부 단자들(125)이 형성될 수 있다. 상기 내부 단자들(125)은 솔더 볼(solder ball), 또는 구리 필러(copper pillar)을 포함할 수 있다. 상기 반도체 칩(120)은 상기 내부 단자들(125) 및 상기 내부 배선들(111)을 경유하여 상기 외부 단자들(115)에 전기적으로 연결될 수 있다. 상기 내부 단자들(125)을 이용하여 상기 반도체 칩(120)은 상기 기판(110)의 상면 상에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다.
상기 봉지재(130)는 상기 기판(110) 상에 상기 반도체 칩(120)의 측면들을 둘러싸도록 형성될 수 있다. 상기 봉지재(130)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 상기 반도체 칩(120)의 상부 표면과 상기 봉지재(130)의 상부 표면은 실질적으로 평탄하게 공면(coplanar)을 가질 수 있다. 상기 봉지재(130)는 상기 반도체 칩(120)의 하면과 상기 기판(110)의 상면 사이를 채울 수 있다. 상기 내부 단자들(125)은 상기 봉지재(130)에 의해 서로는 전기적으로 절연되면서 상기 반도체 칩(120)과 상기 기판(110)을 전기적으로 접속할 수 있다.
상기 열 전달층(140)은 상기 반도체 칩(120)의 상면 및 상기 봉지재(130)의 상면 상에 형성될 수 있다. 상기 열 전달층(140)은 우수한 열 전달 특성을 갖는 열 전달 물질(Thermal Interface Material, TIM)을 포함할 수 있다. 상기 열 전달층(140)은 액상 또는 페이스트 형태의 열 전달 물질(TIM)을 경화시켜 형성된 것일 수 있다. 상기 열 전달 물질(TIM)은 열 전도성 접착제(Thermally Conductive Adhesive), 열 전도성 컴파운드(Thermally Conductive Compound), 열 전도성 젤(Thermally Conductive Gel) 또는 프리프레그(prepreg)를 포함할 수 있다. 또한, 상기 열 전달 물질(TIM)은 금속 입자 같은 열 전도성 필러(filler)를 포함할 수 있다. 상기 열 전달층(140)은 상기 반도체 칩(120) 상면과 상기 히트 슬러그(150a)에 접촉하여 상기 반도체 칩(120)으로부터 발생된 열을 상기 히트 슬러그(150a)로 효율적으로 전달할 수 있다.
상기 히트 슬러그(150a)는 상기 열 전달층(140)의 상면 상에 형성될 수 있다. 상기 히트 슬러그(150a)는 상기 반도체 칩(120)으로부터 상기 열 전달층(140)을 통해 전달된 열을 외부로 발산할 수 있다. 상기 히트 슬러그(150a)는 복수 개의 금속판들(151) 및 연결층(155)을 포함할 수 있다. 예를 들어, 상기 복수 개의 금속판들(151)은 상기 반도체 칩(120)의 상면에 위치하는 제1 금속판(151a), 및 상기 제1 금속판(151a)의 양쪽으로 상기 봉지재(130)의 상면에 위치하는 제2 금속판(151b) 및 제3 금속판(151c)을 포함할 수 있다.
상기 제1 금속판(151a)의 폭은 상기 반도체 칩(120)의 상면 폭과 실질적으로 동일하거나 또는 클 수 있다. 상기 제1 금속판(151a)과 상기 제2 및 제3 금속판들(151b, 151c)은 각각 이격되어 배치될 수 있다. 상기 복수 개의 금속판들(151)은 각각 폭이 다를 수 있다. 예를 들어, 상기 반도체 칩(120)의 상면에 위치하는 제1 금속판(151a)의 폭은 상기 봉지재(130)의 상면에 위치하는 상기 제2 및 제3 금속판들(151b, 151c)의 폭 보다 넓을 수 있다. 이 경우, 실질적으로 열이 발생되는 상기 반도체 칩(120) 상면에 위치하는 제1 금속판(151a)의 면적을 크게 하여 상기 반도체 칩(120)으로부터 발생되는 열을 효율적으로 발산할 수 있다.
상기 복수 개의 금속판들(151)은 열 전도율이 우수한 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 스테인리스 스틸(Stainless Steel), 또는 이들의 합금을 포함할 수 있다. 다른 실시 예에서, 상기 제1 금속판(151a)과 상기 제2 및 제3 금속판들(151b, 151c)은 각각 다른 금속을 포함할 수 있다.
상기 연결층(155)은 상기 복수 개의 금속판들(151) 사이에 형성될 수 있다. 상기 연결층(155)은 필러(filler) 및 레진(resin)을 포함하는 접착 물질 및/또는 상기 열 전달 물질(TIM)을 포함할 수 있다. 상기 필러(filler)는 나노(nano) 또는 마이크로(micro) 단위의 열 전도성 파티클(particle)을 포함할 수 있다. 상기 연결층(155)은 상기 필러 및 레진을 포함하는 포함된 접착 물질 및/또는 상기 열 전달 물질을 경화시켜 형성된 것일 수 있다. 상기 금속판들(151)은 서로 평행하게 배치될 수 있다. 예를 들어, 상기 금속판들(151) 사이에 형성된 상기 연결층(155)은 라인 형태를 가질 수 있고, 상기 금속판들(151)과 상기 연결층(155)은 서로 평행할 수 있다. 상세하게, 상기 연결층(155)은 상면도에서 서로 평행하는 다수의 직선들 모양을 가질 수 있다.
본 실시 예에 의한 히트 슬러그(150a)는 소정 간격으로 이격되도록 배치된 복수 개의 금속판들(151) 및 상기 복수 개의 금속판들(151)을 연결하는 연결층(155)을 포함하므로, 유연하고, 및 상기 금속판들(151)은 각각 독립적으로 움직이는 것이 가능하다. 이러한 구조를 갖는 히트 슬러그(150a)를 사용함으로써, 상기 반도체 칩(120)으로부터 발생된 열을 외부로 발산하는 동시에 패키지 제조 공정 중 가열 공정으로 인하여 상기 반도체 패키지에 발생하는 와피지(warpage) 방향에 대하여 유연하게 움직일 수 있으므로, 상기 히트 슬러그(150a)와 상기 열 전달층(140) 간의 접착력을 향상시킬 수 있다.
또한, 본 실시 예에 의한 히트 슬러그(150a)는 상기 복수 개의 금속판 중 상기 반도체 칩(120) 상면에 위치한 금속판(151a)의 폭을 나머지 금속판들(151b, 151c)의 폭 보다 넓게 함으로써, 실질적으로 열이 발생되는 부분에 위치한 금속판(151a)의 면적을 증가시켜 상기 반도체 패키지의 와피지(warpage) 방향에 대하여 유연하게 대응하는 동시에 상기 반도체 칩(120)으로부터 발생된 열을 효율적으로 발산할 수 있다.
도 1a 및 도 1c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150a)를 포함하고, 봉지재(130)는 상기 기판(110)의 상면 상에 상기 반도체 칩(120)의 상면을 덮도록 형성될 수 있다. 상기 봉지재(130)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 상기 열 전달층(140)은 상기 봉지재(130)의 상면 상에 형성될 수 있다.
도 2a는 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이고, 및 도 2b는 도 2a의 II-II′를 따라 절단한 종단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150b)를 포함할 수 있다. 상기 히트 슬러그(150b)는 두 개의 금속판들(151) 및 상기 두 개의 금속판들(151) 사이에 형성된 연결층(155)을 포함할 수 있다. 상기 금속판들(151)의 수평 폭은 실질적으로 동일할 수 있다. 본 실시 예에서, 상기 금속판들(151)의 규격이 일정하므로, 히트 슬러그(150b) 제조가 용이할 수 있다. 또한, 분리된 금속판들(151)이 상기 반도체 패키지에 발생하는 와피지(warpage) 방향에 대하여 능동적으로 대응이 가능한 동시에 연결층(155) 면적이 감소하고 금속판들(151)의 면적이 증가하여 열 방출 효율이 향상될 수 있다.
도 3a는 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이고, 및 도 3b는 도 3a의 III-III′를 따라 절단한 종단면도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150c)를 포함할 수 있다. 상기 히트 슬러그(150c)는 수평 방향으로 분리, 배치된 다수의 금속판들(151) 및 상기 다수의 금속판들(151) 사이에 형성된 연결층(155)을 포함할 수 있다. 이 경우, 금속판들(151)의 개수가 증가하므로 상기 반도체 패키지에 발생하는 와피지(warpage) 방향에 대하여 보다 유연하게 대응할 수 있다.
도 4는 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이다. 도 4를 참조하면, 히트 슬러그(150d)는 수평 및 수직 방향으로 분리, 배치되는 복수 개의 금속판들(151) 및 상기 복수 개의 금속판들(151) 사이에 형성된 연결층(155)을 포함할 수 있다. 상기 복수 개의 금속판들(151)의 면적들은 각각 서로 동일할 수 있다.
도 5는 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이다. 도 5를 참조하면, 히트 슬러그(150e)는 격자 형태로 분리, 배치되는 복수 개의 금속판들(151) 및 상기 복수 개의 금속판들(151) 사이에 형성된 연결층(155)을 포함할 수 있다. 상기 복수 개의 금속판들(151)의 면적들은 각각 서로 동일할 수 있다.
도 6은 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이다. 도 6을 참조하면, 히트 슬러그(150f)는 중앙에 배치된 제1 금속판(151a), 상기 제1 금속판(151a)의 네 코너들과 인접하도록 배치된 제2 금속판들(151b), 및 상기 금속판들(151a, 151b) 사이에 형성된 연결층(155)을 포함할 수 있다. 상기 제2 금속판들(151b)은 각각 상기 제1 금속판(151a)의 코너와 대응되도록 꺾인 형상을 가질 수 있다.
도 7a는 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이고, 및 도 7b 및 7c는 도 7a의 IV-IV′를 따라 절단한 종단면도이다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150g)를 포함할 수 있다. 상기 히트 슬러그(150g)는 이격되도록 배치되는 복수 개의 금속판들(151)을 포함할 수 있다. 상기 금속판들(151) 사이에 상기 열 전달층(140)이 개재될 수 있다. 예를 들어, 상기 열 전달층(140)은 상기 금속판들(151) 사이로 돌출, 연장할 수 있다. 상기 열 전달층(140)의 상면은 상기 금속판들(151)의 상면과 실질적으로 공면을 가질 수 있다.
도 7c을 참조하면, 상기 봉지재(130)는 상기 반도체 칩(120)의 상면을 덮을 수 있다.
도 8은 본 발명의 일 실시 예에 의한 반도체 패키지의 종단면도이다. 도 8을 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150h)를 포함할 수 있다. 상기 히트 슬러그(150h)는 두께가 서로 다른 복수 개의 금속판들(151)을 포함할 수 있다. 예를 들어, 상기 복수 개의 금속판들(151)은 상기 반도체 칩(120)의 상면에 위치하는 제1 금속판(151a)과 상기 제1 금속판(151a)의 양쪽으로 상기 봉지재(130)의 상면에 위치하는 제2 및 제3 금속판들(151b, 151c)을 포함할 수 있다. 상기 제1 금속판(151a)의 두께는 상기 제2 및 제3 금속판들(151b, 151c)의 두께보다 두꺼울 수 있다. 이 경우, 상기 열 전달층(140)은 상기 제1 금속판(151a)의 상면보다는 낮은 레벨에 형성되고, 제2 및 제3 금속판들(151b, 151c)의 상면 일부는 덮도록 형성될 수 있다. 예를 들어, 상기 열 전달층(140)은 제2 및 제3 금속판들(151b, 151c)의 상면 중 상기 제1 금속판(151a)과 인접한 상면의 일부를 덮도록 형성될 수 있다. 상기 제1 금속판(151a)의 폭은 상기 반도체 칩(120)의 상면의 폭과 실질적으로 동일하거나 또는 클 수 있다. 상기 제1 금속판(151a)의 폭은 상기 제2 및 제3 금속판들(151b, 151c)의 폭 보다 넓을 수 있다.
도 9a는 본 발명의 일 실시 예에 의한 반도체 패키지를 개념적으로 보이는 상면도이고, 및 도 9b 내지 9d는 도 9a의 V-V′를 따라 절단한 종단면도이다.
도 9a 및 도 9b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지는 기판(110), 반도체 칩(120), 봉지재(130), 열 전달층(140) 및 히트 슬러그(150i)를 포함할 수 있다. 상기 히트 슬러그(150i)는 복수 개의 금속판들(151) 및 상기 복수 개의 금속판들(151)의 상면 상에 형성된 캡핑 필름(157)을 포함할 수 있다. 상기 캡핑 필름(157)은 폴리이미드 필름(polyimide film) 및 금속 필름(metal film)을 포함할 수 있다. 상기 금속 필름(metal film)은 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 또는 이들의 합금을 포함할 수 있다. 상기 캡핑 필름(157)은 상기 복수 개의 금속판들(151)과 접착되어 상기 금속판들(151)이 상기 열 전달층(140)으로부터 분리되지 않도록 물리적 안정성을 줄 수 있다.
상기 금속판들(151) 사이에는 열 전달층(140)이 형성될 수 있다. 상기 열 전달층(140)의 상면은 상기 금속판들(151)의 상면과 실질적으로 공면을 가질 수 있다.
도 9c를 참조하면, 상기 금속판들(151) 사이에 형성된 상기 열 전달층(140)의 상면은 상기 금속판들(151)의 상면 보다 낮은 레벨에 형성될 수 있다. 상기 열 전달층(140)과 상기 캡핑 필름(157) 사이에 공간(air space)이 존재할 수 있다.
도 9d를 참조하면, 상기 봉지재(130)는 상기 반도체 칩(120)의 상면을 덮을 수 있다.
도 10a 내지 도 10e는 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 설명하는 도면들이다.
도 10a를 참조하면, 상기 방법은 지지 테이블(200) 상에 복수 개의 금속판들(151)을 배치하는 것을 포함할 수 있다. 예를 들어, 상기 지지 테이블(200)은 컨베이어 벨트를 포함할 수 있다.
도 10b를 참조하면, 상기 방법은 상기 복수 개의 금속판들(151)을 금형 장치(300a)의 하부에 정렬시키는 것을 포함할 수 있다. 상기 금형 장치(300a)는 접착 물질을 토출시키기 위한 노즐(315)을 포함할 수 있다. 예를 들어, 상기 금속판들(151)은 서로 이격되도록 배치될 수 있으며, 상기 이격된 공간에 상기 노즐(315)이 위치하도록 상기 금속판들(151)을 상기 금형 장치(300a) 하부에 정렬시킬 수 있다. 상기 노즐(315)의 폭은 상기 금속판들(151) 사이의 간격과 실질적으로 동일할 수 있다. 상기 금형 장치(300a)의 하면은 평탄할 수 있다. 상기 금형 장치(300a)의 면적은 상기 금속판들(151)의 면적의 합보다 클 수 있다. 상기 금형 장치(300a)는 상기 복수 개의 금속판들(151)과 접하는 가열판(310)을 포함할 수 있다. 상기 가열판(310)은 상기 금형 장치(300a)의 하면에 구비될 수 있다. 상기 가열판(310)의 하면과 상기 노즐(315)의 입구는 실질적으로 평탄하게 공면(coplanar)을 가질 수 있다. 상기 금속판들(151)과 상기 금형 장치(300a)의 정렬이 완료되면 상기 금형 장치(300a)는 아래로 이동할 수 있다.
도 10c를 참조하면, 상기 방법은 상기 금속판들(151) 사이에 접착 물질을 충전하여 경화시키는 것을 포함할 수 있다. 예를 들어, 상기 금속판들(151)과 상기 금형 장치(300a)를 상기 노즐(315)이 상기 금속판들(151) 사이에 위치하도록 정렬시킨 다음, 상기 금형 장치(300a)를 화살표 방향과 같이 아래로 이동시켜 상기 금속판들(151) 상면에 배치시킨다. 이후, 상기 노즐(315)을 이용하여 상기 접착 물질을 상기 금속판들(151) 사이에 충전하고, 상기 가열판(310)을 가열시켜 상기 금속판들(151) 사이에 충전된 상기 접착 물질을 경화시킬 수 있다.
도 10d를 참조하면, 상기 방법은 상기 경화된 접착 물질에 의해 하나로 연결된 상기 금속판들(151)을 포함하는 히트 슬러그(150a)를 상기 금형 장치(300a)로부터 배출시키는 것을 포함할 수 있다. 이 경우, 상기 금형 장치(300a)는 화살표 방향과 같이 위로 이동한 상태일 수 있다. 이와 같은 방법으로, 연결층(155)에 의해 복수 개의 금속판들(151)이 하나로 연결된 히트 슬러그(150a)를 제조할 수 있다.
도 10e를 참조하면, 상기 방법은 상면에 열 전달 물질(TIM)이 형성된 반도체 패키지 상에 상기 히트 슬러그(150a)를 부착하는 것을 포함할 수 있다.
도 11a 내지 도 11c는 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 설명하는 도면들이다.
도 10a를 참조하면, 상기 방법은 지지 테이블(200) 상에 상기 복수 개의 금속판들(151)을 배치하는 것을 포함할 수 있다.
도 11a를 참조하면, 상기 방법은 상기 금속판들(151)을 금형 장치(300b)의 하부에 정렬시키는 것을 포함할 수 있다. 상기 금형 장치(300b)는 접착 물질을 토출시키기 위한 노즐(315)을 포함할 수 있다. 상기 금형 장치(300b)의 하면은 단차질 수 있다. 예를 들어, 상기 금형 장치(300b)의 하면 중 상기 노즐(315)이 위치한 제1 면(a)의 표면과 상기 노즐(315)이 위치하지 않은 제2 면(b)의 표면은 서로 단차질 수 있다. 즉, 상기 제2 면(b)이 상기 제1 면(a)보다 오목할 수 있다. 이에 따라, 상기 금형 장치(300b)의 하면 중 상기 제1 면(a)은 상기 금속판들(151) 상면에 접하고, 상기 제2 면(b)은 상기 금속판들(151) 상면에 접하지 않을 수 있다. 상기 제1 면(a)의 폭은 상기 노즐(315)의 폭 보다 클 수 있다. 상기 금형 장치(300b)는 상기 제1 면(a)의 하면에 형성된 가열판(310)을 포함할 수 있다. 상기 가열판(310)의 하면과 상기 노즐(315)의 입구는 실질적으로 평탄하게 공면(coplanar)을 가질 수 있다. 상기 금형 장치(300b)의 상면 면적은 상기 복수 개의 금속판들(151)의 면적의 합보다 작을 수 있다.
도 11b를 참조하면, 상기 방법은 상기 복수 개의 금속판들(151) 사이에 접착 물질을 충전하여 경화시키는 것을 포함할 수 있다.
도 11c를 참조하면, 상기 방법은 상기 접착 물질에 의해 하나로 연결된 상기 금속판들(151)을 포함하는 히트 슬러그(150a)를 상기 금형 장치(300b)로부터 배출시키는 것을 포함할 수 있다. 이 경우, 상기 금형 장치(300b)는 화살표 방향과 같이 위로 이동한 상태일 수 있다.
도 10e를 참조하면, 상기 방법은 상면에 열 전달 물질(TIM)이 형성된 반도체 패키지 상에 상기 히트 슬러그(150a)를 부착하는 것을 포함할 수 있다.
도 12a 내지 도 12d는 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 설명하는 도면들이다.
도 10a를 참조하면, 상기 방법은 지지 테이블(200) 상에 상기 복수 개의 금속판들(151)을 배치하는 것을 포함할 수 있다.
도 12a를 참조하면, 상기 방법은 상기 복수 개의 금속판들(151)의 상면 상에 접착 물질(A)을 도포하는 것을 포함할 수 있다. 상기 접착 물질(A)은 노즐을 구비한 디스펜서(DP)를 이용하여 상기 금속판들(151)의 상면 상에 도포될 수 있다. 상기 접착 물질(A)은 열 전달 물질(TIM) 또는 필러(filler)와 레진(resin)이 혼합된 접착 물질을 포함할 수 있다. 예를 들어, 상기 금속판들(151)의 상면에 도포된 접착 물질(A)은 롤러 등을 이용하여 균일한 두께를 갖도록 할 수 있다.
도 12b 및 도 12c를 참조하면, 상기 방법은 상기 복수 개의 금속판들(151)의 상면 상에 캡핑 필름(157)을 부착하는 것을 포함할 수 있다. 예를 들어, 상기 금속판들(151)의 상면 상에 상기 캡핑 필름(157)을 적층하는 동시에, 가열된 롤러(400)를 이용하여 상기 금속판들(151)의 상면 상에 적층된 상기 캡핑 필름(157)을 가압함으로써, 상기 접착 물질(A)을 경화시켜 상기 캡핑 필름(157)을 상기 금속판들(151)의 상면 상에 부착할 수 있다. 상기 캡핑 필름(157)은 폴리이미드 필름(polyimide film) 및 금속 필름(metal film)을 포함할 수 있다. 상기 금속 필름(metal film)은 구리(Cu), 금(Au), 알루미늄(Al), 니켈(Ni), 또는 이들의 합금을 포함할 수 있다. 상기 캡핑 필름(157)에 의해 하나로 연결된 상기 복수 개의 금속판들(151)은 필요에 따라 요구되는 크기로 가공하여 본 발명의 일 실시 예에 의한 히트 슬러그(150i)를 제조할 수 있다.
도 12d를 참조하면, 상기 방법은 상면에 열 전달 물질(TIM)이 형성된 반도체 패키지 상에 상기 히트 슬러그(150i)를 부착하는 것을 포함할 수 있다.
도 13은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들을 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 모듈을 개념적으로 도시한 도면이다. 도 13을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 모듈(2000)은, 모듈 기판(2010) 상에 반도체 소자(2030)를 포함하고, 반도체 소자(2030)는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 구조들을 포함할 수 있다. 모듈(2000)은 모듈 기판(2010) 상에 실장된 마이크로 프로세서(2020)를 더 포함할 수 있다. 모듈 기판(2010)의 적어도 한 변에는 입출력 터미널들(2040)이 배치될 수 있다. 반도체 소자(2030)는 모듈 기판(2010) 상에서 플립 칩 기술 등을 이용하여 실장될 수 있다.
도 14는 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 14를 참조하면, 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서(Micro Processor; 2120), 파워 유닛(Power unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서(2120)는 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서(2120)는 소정 간격으로 이격되도록 배치된 복수 개의 금속판들(151)을 포함하는 히트 슬러그를 포함할 수 있다. 상기 마이크로 프로세서(2120)는 상기 히트 슬러그의 구조에 기인하여 종래에 비하여 상기 히트 슬러그와 반도체 패키지 상면 상에 형성된 열 전달 물질(TIM) 간의 박리를 방지하여 상기 히트 슬러그와 상기 반도체 패키지 간의 접착력을 향상시켜 보다 우수한 열 방출 특성을 보일 수 있다.
도 15는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 다른 전자 시스템(2200)을 개략적으로 도시한 블록도이다.
도 15를 참조하면, 전자 시스템(2200)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2200)은 메모리(2212), 마이크로 프로세서(2214), 램(2216) 및 전원 공급 장치(2218)를 포함할 수 있다. 상기 마이크로 프로세서(2214)는 상기 전자 시스템(2200)을 프로그램 및 컨트롤할 수 있다. 상기 램(2216)은 상기 마이크로 프로세서(2214)의 동작 메모리로 사용될 수 있다. 상기 마이크로 프로세서(2214), 상기 램(2216) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리(2212)는 상기 마이크로 프로세서(2214) 동작용 코드들, 상기 마이크로 프로세서(2214)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리(2212)는 컨트롤러 및 메모리를 포함할 수 있다.
본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는 상기 마이크로 프로세서(2214), 상기 램(2216), 또는 상기 메모리(2212)에 적용될 수 있다. 예를 들면, 상기 마이크로 프로세서(2214)는 소정 간격으로 이격되도록 배치된 복수 개의 금속판들(151)을 포함하는 히트 슬러그를 포함할 수 있다. 상기 마이크로 프로세서(2214)는 상기 히트 슬러그의 구조에 기인하여 종래에 비하여 상기 히트 슬러그와 반도체 패키지 상면 상에 형성된 열 전달 물질(TIM) 간의 박리를 방지하여 상기 히트 슬러그와 상기 반도체 패키지 간의 접착력을 향상시켜 보다 우수한 열 방출 특성을 보일 수 있다.
도 16은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 모바일 무선 폰(2300)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2300)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3(MP3) 플레이어, MP4 플레이어, 내비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전제품에 사용될 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 기판
111 : 내부 배선
115 : 외부 단자
120 : 반도체 칩
125 : 내부 단자
130 : 봉지재
140 : 열 전달층
150a ― 150i : 히트 슬러그
151 : 금속판
151a : 제1 금속판
151b : 제2 금속판
151c : 제3 금속판
155 : 연결층
157 : 캡핑 필름
200 : 지지 테이블
300a, 300b : 금형 장치
310 : 가열판
315 : 노즐
400 : 롤러
DP : 디스펜서
A : 접착 물질
2000 : 모듈
2010 : 모듈 기판
2020 : 마이크로 프로세서
2030 : 반도체 소자
2040 : 입출력 터미널
2100, 2200 : 전자 시스템
2110 : 바디
2120, 2214 : 마이크로 프로세서
2130 : 파워 유닛
2140 : 기능 유닛
2150 : 디스플레이 컨트롤러
2160 : 디스플레이
2170 : 외부 장치
2180 : 통신 유닛
2212 : 메모리
2216 : 램
2218 : 전원 공급 장치
2300 : 모바일 무선 폰

Claims (10)

  1. 기판;
    상기 기판의 상면 상에 실장된 반도체 칩;
    상기 기판의 상면 상에 상기 반도체 칩의 측면을 둘러싸도록 형성된 봉지재;
    상기 반도체 칩의 상면 및 상기 봉지재의 상면 상에 형성된 열 전달층; 및
    상기 열 전달층의 상면 상에 서로 이격되도록 배치된 복수 개의 금속판들을 가진 히트 슬러그를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 히트 슬러그는 상기 복수 개의 금속판들 사이에 형성된 연결층을 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 연결층은 필러(filler) 및 레진을 포함하는 접착 물질 또는 열 전달 물질(TIM) 중 하나를 포함하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 히트 슬러그는 상기 복수 개의 금속판들 상의 캡핑 필름을 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 캡핑 필름은 폴리이미드 필름(polyimide film) 또는 금속 필름(metal film) 중 하나를 포함하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 열 전달층과 상기 캡핑 필름 사이에 공간(air space)이 존재하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 열 전달층은 상기 복수 개의 금속판들 사이로 연장하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 봉지재는 상기 반도체 칩의 상면을 덮는 반도체 패키지.
  9. 제1항에 있어서,
    상기 복수 개의 금속판들은,
    상기 반도체 칩 상면에 위치하는 제1 금속판 및 상기 봉지재 상에 위치하는 제2 금속판을 포함하고,
    상기 제1 금속판의 수평 폭이 상기 제2 금속판의 수평 폭 보다 넓은 반도체 패키지.
  10. 기판 상에 실장된 반도체 칩;
    상기 반도체 칩의 측면들을 둘러싸는 봉지재;
    상기 반도체 칩 및 상기 봉지재 상에 배치된 다수 개의 금속판들;
    상기 다수 개의 금속판들 사이에 배치된 연결층을 포함하고,
    상기 다수 개의 금속판들은 상기 반도체 칩의 상면을 덮도록 상기 반도체 칩 상에 배치된 제1 금속판; 및
    상기 제1 금속판의 양측방향에 위치하도록 상기 봉지재 상에 배치된 제2 금속판 및 제3 금속판을 포함하는 반도체 패키지.
KR1020140031766A 2014-03-18 2014-03-18 반도체 패키지 KR20150108669A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140031766A KR20150108669A (ko) 2014-03-18 2014-03-18 반도체 패키지
US14/497,441 US20150270190A1 (en) 2014-03-18 2014-09-26 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140031766A KR20150108669A (ko) 2014-03-18 2014-03-18 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20150108669A true KR20150108669A (ko) 2015-09-30

Family

ID=54142828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140031766A KR20150108669A (ko) 2014-03-18 2014-03-18 반도체 패키지

Country Status (2)

Country Link
US (1) US20150270190A1 (ko)
KR (1) KR20150108669A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211443B2 (en) 2014-09-10 2019-02-19 Cellink Corporation Battery interconnects
US10685904B2 (en) * 2014-11-21 2020-06-16 Delta Electronics, Inc. Packaging device and manufacturing method thereof
WO2019014554A1 (en) 2017-07-13 2019-01-17 Cellink Corporation METHODS AND DEVICES OF INTERCONNECTION CIRCUITS
WO2020092334A2 (en) 2018-10-29 2020-05-07 Cellink Corporation Flexible hybrid interconnect circuits
US11011448B2 (en) * 2019-08-01 2021-05-18 Intel Corporation IC package including multi-chip unit with bonded integrated heat spreader
US10993334B2 (en) * 2019-09-20 2021-04-27 Manaflex, Llc Methods for laser welding layers of circuitry pattern in the reel-to-reel fabrication of flexible printed circuits
EP4205242A4 (en) 2020-10-02 2024-09-04 Cellink Corp METHODS AND SYSTEMS FOR CONNECTING A FLEXIBLE INTERCONNECTION CIRCUIT
CN116326219B (zh) 2020-10-02 2024-03-26 塞林克公司 与柔性互连电路形成连接
JP2024512188A (ja) 2021-03-24 2024-03-19 セルリンク コーポレーション 多層フレキシブルバッテリー相互接続及びその製造方法
US11751328B1 (en) 2022-02-22 2023-09-05 Cellink Corporation Flexible interconnect circuits and methods of fabrication thereof
US11950377B1 (en) 2022-04-15 2024-04-02 Cellink Corporation Flexible interconnect circuits for battery packs

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835355A (en) * 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener

Also Published As

Publication number Publication date
US20150270190A1 (en) 2015-09-24

Similar Documents

Publication Publication Date Title
KR20150108669A (ko) 반도체 패키지
KR102198858B1 (ko) 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9324696B2 (en) Package-on-package devices, methods of fabricating the same, and semiconductor packages
US9461029B2 (en) Semiconductor packages and methods for fabricating the same
US20150228591A1 (en) Semiconductor package and method of manufacturing the same
US8779606B2 (en) Package-on-package electronic devices including sealing layers and related methods of forming the same
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US10770435B2 (en) Apparatuses and methods for semiconductor die heat dissipation
US20130241044A1 (en) Semiconductor package having protective layer and method of forming the same
US10593564B2 (en) Lid attach optimization to limit electronic package warpage
CN104009016A (zh) 包括封装的散热器的微电子包装
US20060151206A1 (en) Semiconductor device and manufacturing method therefor
US10083886B2 (en) Lid attach optimization to limit electronic package warpage
TW201415587A (zh) 半導體裝置的熱能管理結構及其製造方法
US20230011493A1 (en) Package assembly including a package lid having a step region and method of making the same
CN114695307A (zh) 半导体装置组合件和其形成方法
KR20140067359A (ko) 적층형 반도체 패키지
JP2013214611A (ja) 半導体装置
US20090008795A1 (en) Stackable microelectronic device carriers, stacked device carriers and methods of making the same
CN112151514A (zh) 包括垂直堆叠半导体管芯的半导体器件
KR20140070141A (ko) 열 방출 부를 갖는 반도체 패키지
CN112086414A (zh) 半导体封装结构
US9871016B2 (en) Semiconductor package
CN221102064U (zh) 封装结构
JP5845855B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid