JP2012248848A - 半導体素子、半導体パッケージ、及び電子装置 - Google Patents

半導体素子、半導体パッケージ、及び電子装置 Download PDF

Info

Publication number
JP2012248848A
JP2012248848A JP2012120828A JP2012120828A JP2012248848A JP 2012248848 A JP2012248848 A JP 2012248848A JP 2012120828 A JP2012120828 A JP 2012120828A JP 2012120828 A JP2012120828 A JP 2012120828A JP 2012248848 A JP2012248848 A JP 2012248848A
Authority
JP
Japan
Prior art keywords
shielding structure
semiconductor
package
electromagnetic wave
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012120828A
Other languages
English (en)
Other versions
JP6041533B2 (ja
Inventor
Yong-Hoon Kim
容勳 金
In-Ho Choi
仁虎 崔
Kiyouhan Kin
京範 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2012248848A publication Critical patent/JP2012248848A/ja
Application granted granted Critical
Publication of JP6041533B2 publication Critical patent/JP6041533B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01066—Dysprosium [Dy]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】 電磁波を遮断することができる半導体素子、半導体パッケージ、及び電子装置を提供する。
【解決手段】 電子装置は、回路基板１００ｅ上の第１半導体パッケージＰＫＧＡ５を含む。前記回路基板１００ｅ上に、前記第１半導体パッケージＰＫＧＡ５と離隔された第２半導体パッケージＰＫＧＢ５が提供される。前記第１半導体パッケージＰＫＧＡ５の上部面及び側面上に絶縁性電磁波遮蔽構造体ＥＳＳ５が提供される。前記回路基板１００ｅ上に前記第１及び第２半導体パッケージＰＫＧＡ５、ＰＫＧＢ５、及び前記絶縁性電磁波遮蔽構造体ＥＳＳ５を覆う導電性電磁波遮蔽構造体ＣＳ５が提供される。
【選択図】図７０

Description

本発明の技術的思想による実施例は、半導体素子、半導体パッケージ、電子装置、及び電子システムに関する。
電子システム及び電子装置において、電磁波による影響を受けない電子部品に対する要求が増えている。例えば、携帯電話またはモバイルフォンのような携帯用機器から発生する電磁波は人体に良くない影響を与えたり、内部の半導体チップが誤作動を起こしたり、アンテナの受信感度を低下させる。
電磁干渉（ＥＭＩ：electromagnetic interference）を減少させるために、複数の電気的な部品を覆う一般的な電磁波遮蔽技術は、複数の装置間に発生する近接場ＥＭＩの問題を解決するのには十分でない。
大韓民国特許出願公開第２０１０−０７０４８７号 米国特許出願公開第２００９／０１５２６８８Ａ１号 特開２００９−２９０２１７号公報
本発明が解決しようとする技術的課題は、電磁波を遮断することができる半導体素子及び半導体パッケージを提供することにある。
本発明が解決しようとする他の技術的課題は、電磁波を遮断することができる電子部品を提供することにある。
本発明が解決しようとするさらに他の技術的課題は電磁波を遮断することができる電子装置及びシステムを提供することにある。
本発明が解決しようとする課題は上述のような課題に限らず、ここで言及しないさらに他の課題は下記記載から当業者が明確に理解することができる。
本発明の一態様によれば電子装置を提供する。この電子装置は、回路基板上の第１半導体パッケージを含む。前記回路基板上に、前記第１半導体パッケージと離隔された第２半導体パッケージが提供される。前記第１半導体パッケージの上部面及び側面上に絶縁性電磁波遮蔽構造体が提供される。前記回路基板上に、前記第１及び第２半導体パッケージ、及び前記絶縁性電磁波遮蔽構造体を覆う導電性電磁波遮蔽構造体が提供される。
いくつかの実施例において、前記絶縁性電磁波遮蔽構造体は、第１透過軸を有する第１偏波器及び前記第１透過軸と直交する第２透過軸を有する第２偏波器を含むことができる。
本発明の他の態様によれば、半導体パッケージを提供する。この半導体パッケージはパッケージ基板上の第１半導体チップを含む。前記第１半導体チップ上に第１電磁波遮蔽構造体が提供される。前記第１電磁波遮蔽構造体は、第１透過軸を有する第１偏波器及び前記第１透過軸と異なる第２透過軸を有する第２偏波器を含む。
いくつかの実施例において、前記第１電磁波遮蔽構造体は、前記第１半導体チップの上部面上に提供される。
他の実施例において、前記第１電磁波遮蔽構造体は、前記第１半導体チップの上部面及び側面上に提供される。
さらに他の実施例において、前記電磁波遮蔽構造体は絶縁性とすることができる。
さらに他の実施例において、前記パッケージ基板と前記半導体チップとの間のアンダーフィル部材をさらに含み、前記アンダーフィル部材は前記半導体チップの側壁を覆い、前記第１電磁波遮蔽構造体は前記半導体チップの上部面を覆う部分及び前記アンダーフィル部材の側面を覆う部分を含むことができる。
さらに、前記第１電磁波遮蔽構造体は、前記パッケージ基板の上部面を覆う部分をさらに含むことができる。
さらに他の実施例において、前記第１電磁波遮蔽構造体上のモールディング膜をさらに含むことができる。
さらに他の実施例において、前記パッケージ基板及び前記半導体チップを覆うモールディング膜をさらに含み、前記第１電磁波遮蔽構造体は、前記半導体チップ上の前記モールディング膜の上部面を覆う部分及び前記モールディング膜の側面を覆う部分を含むことができる。
さらに、前記第１電磁波遮蔽構造体は、前記パッケージ基板の側面を覆う部分をさらに含むことができる。
さらに他の実施例において、前記第１電磁波遮蔽構造体は、前記半導体チップの上部面を覆う部分から前記半導体チップ周辺の前記パッケージ基板を覆うように延長される。また、前記第１半導体チップの側面と前記電磁波遮蔽構造体との間の空間をさらに含むことができる。
さらに他の実施例において、前記パッケージ基板上の第２半導体チップをさらに含むことができる。
前記第２半導体チップは、前記パッケージ基板と前記第１半導体チップとの間に提供される。それとは異なって、前記第２半導体チップは、前記第１半導体チップと水平方向に離隔される。前記第１電磁波遮蔽構造体は、前記第１半導体チップを覆いながら前記第２半導体チップを覆うように延長される。前記第２半導体チップ上の第２電磁波遮蔽構造体をさらに含むことができる。この場合、前記第２電磁波遮蔽構造体は、第３透過軸を有する第３偏波器及び前記第３透過軸と直交する第４透過軸を有する第４偏波器を含む。そして、前記第１透過軸と前記第２透過軸とは平面上で直交する。
さらに他の実施例において、前記パッケージ基板のいずれか片面上に提供された第２電磁波遮蔽構造体をさらに含むことができる。
本発明のさらに他の態様によれば、半導体素子が提供される。この半導体素子は互いに対向する第１面及び第２面を有する半導体基板を含む。前記半導体基板の前記第１面上に配線構造体が提供される。前記配線構造体上に絶縁膜が提供される。前記絶縁膜を貫通し、前記配線構造体の一部を露出させる開口部が提供される。前記開口部によって露出された配線構造体上に導電性パターンが提供される。前記絶縁膜上に電磁波遮蔽構造体が提供される。前記電磁波遮蔽構造体は順に積層された第１偏波器及び第２偏波器を含む。
いくつかの実施例において、前記第１偏波器は第１偏波面を有し、前記第２偏波器は前記第１偏波面と異なる第２偏波面を有することができる。
本発明のさらに他の態様によれば、電子装置を提供する。この電子装置は、第１半導体チップ、第２半導体チップ、及び前記第１半導体チップと前記第２半導体チップとの間の絶縁性電磁波遮蔽構造体を含む。前記絶縁性電磁波遮蔽構造体は、第１透過軸を有する第１偏波器及び前記第１透過軸と異なる第２透過軸を有する第２偏波器を含む。
いくつかの実施例において、パッケージ基板をさらに含み、前記第１及び第２半導体チップは前記パッケージ基板上に提供される。
他の実施例において、前記第１及び第２半導体チップは前記パッケージ基板上に垂直に積層されることができる。
さらに他の実施例において、前記第１及び第２半導体チップは、前記パッケージ基板上に水平方向に互いに離隔されることができる。
本発明のさらに他の態様による電子装置が提供される。この電子装置は、内部空間を有するハウジングを含む。前記ハウジング内部面に第１絶縁性電磁波遮蔽構造体が提供される。前記ハウジングの内部空間に処理装置が提供される。前記処理装置内に第２絶縁性電磁波遮蔽構造体が提供される。前記第１及び第２絶縁性電磁波遮蔽構造体のうちのいずれか１つは、順に積層された第１偏波器及び第２偏波器を含み、前記第１偏波器は第１透過軸を有し、前記第２偏波器は、平面上において、前記第１透過軸と垂直に交差する第２透過軸を有する。
いくつかの実施例において、前記ハウジングと結合された入／出力装置をさらに含み、前記入／出力装置は前記ハウジング外部に露出されたディスプレイ面を含む。
本発明の実施例によれば、互いに他の偏波面を有する第１及び第２偏波器を電磁波遮蔽構造体として用いて、外部の電磁波から、半導体素子、半導体パッケージ、電子装置、及び電子システムを保護することができる。また、互いに他の偏波面を有する第１及び第２偏波器を電磁波遮蔽構造体として用いて、半導体素子、半導体パッケージ、電子装置、及び電子システムから発生する電磁波が外部の電子機器及び人体に影響を及ぼすことを防止することができる。
本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による半導体素子を示す断面図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想の実施例による電磁波遮蔽構造体の説明図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想のいくつかの実施例による半導体素子の製造方法を示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による半導体パッケージを示す図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子装置を示す断面図である。 本発明の技術的思想の実施例による電子システムを示す図である。 本発明の技術的思想の実施例による電子装置を示す図である。
本発明の利点及び特徴、そしてこれらを達成する方法は、添付の図面と共に詳細に後述されている実施例に示すように明確に理解することができる。しかし、本発明は、以下に開示された実施例に限定されるのではなく、互いに他の多様な形態に実現される。ただ、本実施例は、本発明の開示を完全なものにし、本発明が属する技術分野にて通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。また本発明は特許請求の範囲の記載によって定義される。図において、層及び領域における大きさ及び相対的な大きさは、説明の明瞭性のために誇張されたものである。明細書の全体にわたって同一の参照符号は同一の構成要素を示すものである。
本明細書において記述する実施例は、本発明の理想的な概略図である断面図を参考して説明される。よって、製造技術及び／または許容誤差などにより例示図の形態を変形することができる。また、本発明の実施例は、図示した特定形態に制限されず、製造工程によって生成する形態の変化も含むものである。よって、図で例示した領域は概略的な属性を有し、図で例示した領域の模様は素子領域の特定形態を例示するためのものであって、本発明の技術的範囲を制限するものではない。
図１を参照して本発明の技術的思想の一実施例による半導体素子について説明する。
図１に示すように、半導体基板１が提供される。前記半導体基板１は半導体集積回路を含むシリコン基板とすることができる。前記半導体基板１は互いに対向する第１面ＦＳ及び第２面ＢＳを有することができる。集積回路が形成された前記半導体基板１の前記第１面ＦＳ上に層間絶縁膜３が提供される。前記層間絶縁膜３上に導電性のパッド６が提供され、前記パッド６を有する半導体基板上に絶縁膜９が提供される。前記絶縁膜はパシベーション膜（passivation layer）とすることができる。前記絶縁膜９は前記パッド６を露出させる開口部を有することができる。前記絶縁膜９上に下部絶縁膜１２が提供される。前記下部絶縁膜１２上に再配置された金属配線１８が提供される。前記再配置された金属配線１８は、前記下部絶縁膜１２を貫通するビアホール１５を介して前記パッド６に電気的に接続されることができる。
少なくとも１つの一実施例において、前記金属配線１８は、コンタクト部分１９、第１アーム部分（arm portion）２０、第２アーム部分２０’を含むことができる。前記コンタクト部分１９は前記パッド６と接触するために前記ビア１６ホールを介して延長されることができる。前記第１アーム部分２０は前記コンタクト部分１９の第１端部分から延長され、前記絶縁膜９及び／または前記下部絶縁膜１２と接触することができる。前記第２アーム部分２０’は前記コンタクト部分１９の前記第１端部分の反対側の前記第２端部分から延長されることができ、前記絶縁膜９及び／または前記下部絶縁膜１２と接触することができる。前記第２アーム部分２０’は導電性パターンとすることができる。
前記パッド６は入／出力パッド、接地パッド及び電源パッドのうちのいずれか１つとすることができ、前記金属配線１８は、信号線、電源線及び接地線のうちのいずれか１つとすることができる。
前記金属配線１８を有する半導体基板上に上部絶縁膜２４が提供される。前記上部絶縁膜２４は、前記金属配線１８の一部を露出させる開口部を有する。前記開口部によって露出される前記金属配線１８の領域は再配置パッド領域として定義することができる。前記再配置パッド領域は前記第２アーム部分２０’を含み、前記開口部によって露出される。
前記上部絶縁膜２４上に電磁波遮蔽構造体ＥＳ１が提供される。前記電磁波遮蔽構造体ＥＳ１は、順に積層された第１偏波器（polarizer）Ｐａ１及び第２偏波器Ｐｂ１を含む。前記第１偏波器Ｐａ１は電磁波のうち第１偏波を選択的に透過させ、前記第２偏波器Ｐａ２は電磁波のうち第２偏波を選択的に透過させることができる。よって、前記第１偏波器Ｐａ１は前記第２偏波を透過させず、前記第２偏波器Ｐａ２は前記第１偏波を透過させない場合がある。すなわち、電磁波は、前記第１及び第２偏波器Ｐａ１、Ｐａ２のうちいずれか１つの偏波器だけを透過し、残りの１つの偏波器から遮断することができる。
いくつかの実施例において、前記電磁波遮蔽構造体ＥＳ１は、絶縁性電磁波遮蔽構造体とすることができる。例えば、電磁波遮蔽構造体ＥＳ１は、絶縁性の前記第１偏波器Ｐａ１及び絶縁性の第２偏波器Ｐｂ１を含む。前記電磁波遮蔽構造体ＥＳ１は絶縁性物質で形成することができる。前記電磁波遮蔽構造体ＥＳ１の前記絶縁性物質は、絶縁性パーティクルを含む絶縁性樹脂で形成することができる。
しかしながら、前記電磁波遮蔽構造体ＥＳ１の前記絶縁性物質はこれに限定されない。例えば、前記絶縁性の電磁波遮蔽構造体ＥＳ１は、シリカ、マイカ、水晶、ガラス、ケイ酸カルシウム、ケイ酸アルミニウム、ケイ酸ジルコニウム、アルミナ、二酸化チタン、チタン酸バリウム、炭酸カルシウム、硫酸カルシウム、酸化第２鉄、リチウムアルミニウム硫酸塩、ケイ酸マグネシウムまたは酸化ジルコニウムのうちいずれか１つを含む絶縁性物質で形成することができる。前記電磁波遮蔽構造体ＥＳ１の前記絶縁性物質は、絶縁性膜及び／またはポリビニルアルコール（ＰＶＡ）を含む絶縁性物質で形成することができる。
例えば、前記電磁波遮蔽構造体ＥＳ１はポリビニルアルコール、ポリビニルフォルマール、ポリビニルアセタールなどのようなポリビニルアルコール系のフィルムを用いて形成した第１及び第２偏波器Ｐａ１、Ｐｂ１を含むことができる。例えば、前記第１及び第２偏波器Ｐａ１、Ｐｂ１のそれぞれはヨウ素分子がポリビニルアルコール（ＰＶＡ）高分子の間で一方向に配向されたヨウ素系偏波器とすることができる。さらに詳しくは、前記第１偏波器Ｐａ１は、ヨウ素分子がポリビニルアルコール（ＰＶＡ）高分子の間で第１方向に配向される第１物質膜であって、前記第２偏波器Ｐｂ１はヨウ素分子がポリビニルアルコール（ＰＶＡ）高分子間で第１方向と垂直した第２方向に配向された第２物質膜とすることができる。よって、前記第１及び第２偏波器Ｐａ１、Ｐｂ１は、互いに垂直した透過軸（または偏波軸）を有することができる。
本発明の技術的思想による実施例での偏波器はヨウ素系偏波器に限定されない。例えば、ここで提示するヨウ素系偏波器は本発明の技術的思想による半導体チップ、半導体素子、半導体パッケージ、電子装置、及び電子システムに用いることができるが、ヨウ素系でない他の物質からなる偏波器も本発明の技術的思想による半導体チップ、半導体素子、半導体パッケージ、電子装置、及び電子システムに用いることができる。
他の実施例において、前記電磁波遮蔽構造体ＥＳ１は、導電性電磁波遮蔽構造体とすることができる。すなわち、前記電磁波遮蔽構造体ＥＳ１は、導電性物質を含む偏波器Ｐａ１、Ｐｂ２で形成することができる。前記導電性電磁波遮蔽構造体ＥＳ１の前記導電性物質は、鉄、鉄合金、銅、アルミニウム、モリブデン、金、銀、タングステン、炭素ナノチューブ、ニッケル及び導電性ポリマーのうちいずれか１つを含むことができる。しかしながら、前記導電性電磁波遮蔽構造体ＥＳ１の前記導電性物質はこれに限定されない。例えば、前記導電性物質は鉄またはクロムの酸化物をさらに含むことができる。
前記第１偏波器Ｐａ１は第１ベースｂａｓｅ及び第１ベース上に提供される第１導電性パターンを含み、前記第２偏波器Ｐｂ１は第２ベース及び前記第２ベース上に提供された複数の第２導電性パターンを含む。前記第１及び第２導電性パターンのそれぞれは、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、タングステン（Ｗ）、炭素ナノチューブ、ニッケル（Ｎｉ）または導電性高分子物質などのような導電性物質を含むことができる。
ここで、前記第１導電性パターンは第１長手方向を有するライン状であって、前記第２導電性パターンは前記第１長手方向に垂直する第２長手方向を有するライン状とすることができる。よって、前記第１及び第２導電性パターンは直交するので、前記第１及び第２偏波器Ｐａ１、Ｐｂ２は互いに異なる透過軸を有することができる。前記電磁波遮蔽構造体ＥＳ１は開口部Ｈ’を有することができる。前記電磁波遮蔽構造体ＥＳ１の前記開口部Ｈ’は前記上部絶縁膜２４の開口部を露出させることができる。
いくつかの実施例において、前記電磁波遮蔽構造体ＥＳ１の開口部の幅Ｗ２は前記上部絶縁膜２４の開口部の幅Ｗ１よりも大きく形成される。
前記上部絶縁膜２４により露出された前記金属配線１８上に導電性構造体２７ａが提供される。例えば、前記導電性構造体２７ａはソルダボールを含むことができる。
少なくとも１つの実施例において、前記導電性構造体２７ａは前記上部絶縁膜２４上に形成することができ、前記金属配線１８の前記第２アーム部分２０’に接触するために前記開口部Ｈ内に延長されることができる。
いくつかの実施例において、前記電磁波遮蔽構造体ＥＳ１と前記導電性構造体２７ａは互いに離隔される。前記導電性構造体２７ａの幅Ｗ３は、前記電磁波遮蔽構造体ＥＳ１の開口部の幅Ｗ２よりも小さく形成される。よって、前記電磁波遮蔽構造体ＥＳ１と前記導電性構造体２７ａとは互いに離隔されているため、前記電磁波遮蔽構造体ＥＳ１を絶縁性電磁波遮蔽構造体で形成するか、または導電性電磁波遮蔽構造体で形成することができる。
図２を参照して本発明の技術的思想の他の実施例による半導体素子を説明する。
図２を参照すると、図１に示したように、集積回路が形成された前記半導体基板１上に、前記層間絶縁膜３、前記パッド６、前記絶縁膜９、前記下部絶縁膜１２、再配置された金属配線１８、及び開口部を有する前記上部絶縁膜２４が提供される。
前記上部絶縁膜２４上に、電磁波遮蔽構造体ＥＳ２が提供される。前記電磁波遮蔽構造体ＥＳ２は、前記上部絶縁膜２４の開口部と自己整列された開口部を有する。
前記上部絶縁膜２４及び前記電磁波遮蔽構造体ＥＳ２上に導電性構造体２７ｂが提供される。前記導電性構造体２７ｂは自己の整列された前記上部絶縁膜２４及び前記電磁波遮蔽構造体ＥＳ２の開口部を貫通し、前記電磁波遮蔽構造体ＥＳ２の一部を覆う。前記電磁波遮蔽構造体ＥＳ２は、図１のように第１偏波器Ｐａ２及び第２偏波器Ｐｂ２を含む。
前記電磁波遮蔽構造体ＥＳ２の一部が前記導電性構造体２７ｂによって覆われるので、前記電磁波遮蔽構造体ＥＳ２を絶縁性電磁波遮蔽構造体で形成することができる。
図３を参照して本発明の技術的思想のさらに他の実施例による半導体素子について説明する。
図３を参照すると、図１に示したように、集積回路が形成された前記半導体基板１上に、前記層間絶縁膜３、パッド６、前記絶縁膜９、前記下部絶縁膜１２、再配置された金属配線１８、及び前記上部絶縁膜２４が提供される。図１と同様に、前記上部絶縁膜２４は、前記金属配線１８の一部を露出させる開口部を有する。例えば、前記金属配線１８の前記第２アーム部分２０’は前記上部絶縁膜２４内に形成された前記開口部Ｈを介して露出することができる。
前記上部絶縁膜２４上に電磁波遮蔽構造体ＥＳ３が提供される。前記電磁波構造体ＥＳ３は、図１と同様に、第１偏波器Ｐａ３及び第２偏波器Ｐｂ３を含む。
前記電磁波遮蔽構造体ＥＳ３は図１と同様に、前記上部絶縁膜２４の開口部の幅Ｗ１’よりも大きい幅Ｗ２’の開口部を有する。前記上部絶縁膜２４上に導電性構造体２７ｃが提供される。前記導電性構造体２７ｃは前記電磁波遮蔽構造体ＥＳ３の開口部の幅Ｗ２’よりも大きい幅Ｗ３’を有し、前記電磁波遮蔽構造体ＥＳ３の一部を覆う。よって、前記電磁波遮蔽構造体ＥＳ３は絶縁性電磁波遮蔽構造体で形成することができる。
図１〜図３で、前記半導体基板１の前面、すなわち第１面ＦＳに電磁波遮蔽構造体ＥＳ１が提供された実施例について説明したが、本発明はこれに限定されない。例えば、本発明の技術的思想は、図４に示すように、前記半導体基板１の第２面ＢＳ、すなわち裏面に電磁波遮蔽構造体ＥＳ４が提供されることを含む。図４における電磁波遮蔽構造体ＥＳ４は、図１のように第１偏波器Ｐａ４及び第２偏波器Ｐｂ４を含む。
図５を参照して本発明の技術的思想のさらに他の実施例による半導体素子について説明する。
図５を参照すると、図１に示したように、半導体基板４０上に層間絶縁膜４３及びパッド４６が提供される。前記パッド４６を有する半導体基板上に絶縁膜４９が提供される。前記絶縁膜４９は前記パッド４６の上部面一部または全部を露出させる開口部を有する。前記絶縁膜４９はパシベーション膜とすることができる。
前記絶縁膜４９上に電磁波遮蔽構造体ＥＳ５が提供される。前記電磁波遮蔽構造体ＥＳ５は、図１のように第１偏波器Ｐａ５及び第２偏波器Ｐｂ５を含む。
前記絶縁膜４９の開口部により露出された前記パッド４６上に導電性構造体５２が提供される。前記導電性構造体５２は他の素子または他のチップとの電気的な接続のための入／出力パッドとすることができる。図１と同様に、前記導電性構造体５２は前記電磁波遮蔽構造体ＥＳ５と離隔される。
図６を参照して本発明の技術的思想のさらに他の実施例による半導体素子を説明する。
図６を参照すると、図５に示したように、半導体基板４０上に、層間絶縁膜４３、パッド４６、開口部を有する絶縁膜４９、及び導電性構造体５２が提供される。図５と異なって、前記絶縁膜４９上に提供されるとともに、前記導電性構造体５２の上部面の一部を覆う電磁波遮蔽構造体ＥＳ６が提供される。前記電磁波遮蔽構造体ＥＳ６は、図２のように絶縁性の第１偏波器Ｐａ６及び絶縁性の第２偏波器Ｐｂ６を含む。
図５及び図６で、前記半導体基板４０の前面ＦＳに電磁波遮蔽構造体ＥＳ５、ＥＳ６が提供された実施例について説明しているが、本発明はこれに限定されず、本発明の技術的思想は、図７に示すように、前記半導体基板４０の第２面ＢＳ、すなわち裏面に電磁波遮蔽構造体ＥＳ７が提供されることを含む。図７での電磁波遮蔽構造体ＥＳ７は、図１のように第１偏波器Ｐａ７及び第２偏波器Ｐｂ７を含む。
本発明の技術的思想は、前記半導体基板４０の前面ＦＳ及び裏面ＢＳのうちいずれか一方面上にだけ電磁波遮蔽構造体が提供される実施例のみでなく、前記半導体基板４０の両面ＦＳ、ＢＳ上に電磁波遮蔽構造体が提供される実施例を含む。
図８を参照して本発明の技術的思想のさらに他の実施例による半導体素子について説明する。
図８を参照すると、半導体基板４０の前面ＦＳ上に第１電磁波遮蔽構造体ＥＳ８＿１が提供されるとともに、前記半導体基板４０の裏面ＢＳ上に第２電磁波遮蔽構造体ＥＳ８＿２が提供される。すなわち、電磁波遮蔽構造体ＥＳ８は前記第１電磁波遮蔽構造体ＥＳ８＿１及び前記第２電磁波遮蔽構造体ＥＳ８＿２を含む。よって、前記電磁波遮蔽構造体ＥＳ８により前記半導体基板４０内の集積回路は外部の電磁波障害から保護することができる。
前記第１電磁波遮蔽構造体ＥＳ８＿１は第１偏波器Ｐａ８＿１及び第２偏波器Ｐｂ８＿１を含むことができ、前記第２電磁波遮蔽構造体ＥＳ８＿２は第３偏波器Ｐａ８＿２及び第４偏波器Ｐｂ８＿２を含む。
図８で、前記第１電磁波遮蔽構造体ＥＳ８＿１が図６のように、前記導電性構造体５２の一部を覆うことに示しているが、本発明の実施例はこれに限定されない。例えば、前記第１電磁波遮蔽構造体ＥＳ８＿１が図５のように前記導電性構造体５２と離隔されることができる。一方、図９のように、前記導電性構造体５２によって上部面の一部が覆われた電磁波遮蔽構造体ＥＳ９が提供されることができる。ここで、前記電磁波遮蔽構造体ＥＳ９は、第１偏波器Ｐａ９及び第２偏波器Ｐｂ９を含む。
図１０を参照して本発明の技術的思想のさらに他の実施例による半導体素子を説明する。
図１０を参照すると、半導体基板６０上に、層間絶縁膜６３が提供される。前記層間絶縁膜６３上にパッド６６及び前記パッド６６を覆う第１絶縁膜６９が提供される。前記第１絶縁膜６９上に開口部を有する電磁波遮蔽構造体ＥＳ１０が提供される。前記電磁波遮蔽構造体ＥＳ１０は第１偏波器Ｐａ１０及び第２偏波器Ｐｂ１０を含む。
前記電磁波遮蔽構造体ＥＳ１０上に第２絶縁膜７２が提供される。前記第２絶縁膜７２及び前記第１絶縁膜６９を順に貫通し、前記パッド６６を露出させる開口部７５が提供される。前記開口部７５によって露出したパッド６６上に導電性構造体７８が提供される。
前記第１及び第２絶縁膜６９、７２を貫通する前記開口部７５は、前記電磁波遮蔽構造体ＥＳ１０の開口部の間を貫通する。すなわち、前記第１及び第２絶縁膜６９、７２を貫通する前記開口部７５の内壁は前記電磁波遮蔽構造体ＥＳ１０と離隔される。
前記電磁波遮蔽構造体ＥＳ１０は、前記第１及び第２絶縁膜６９、７２に覆われることで絶縁されて前記導電性構造体７８と離隔される。よって、前記電磁波遮蔽構造体ＥＳ１０を絶縁性または導電性電磁波遮蔽膜として形成することができる。
図１１を参照して本発明の技術的思想のさらに他の実施例による半導体素子を説明する。
図１１を参照すると、図１０に示したように、半導体基板６０上に層間絶縁膜６３及びパッド６６が提供される。前記層間絶縁膜６３上に前記パッド６６を覆う第１絶縁膜６９が提供される。前記第１絶縁膜６９上に電磁波遮蔽構造体ＥＳ１１が提供される。前記電磁波遮蔽構造体ＥＳ１１は、第１偏波器Ｐａ１１及び第２偏波器Ｐｂ１１を含む。
前記電磁波遮蔽構造体ＥＳ１１上に第２絶縁膜７２’が提供される。前記第２絶縁膜７２’、前記電磁波遮蔽構造体ＥＳ１１、及び前記第１絶縁膜６９を順に貫通し、前記パッド６６を露出させる開口部７５’が提供される。前記開口部７５’により露出されたパッド６６上に導電性構造体７８’を形成することができる。
前記開口部７５’により前記電磁波遮蔽構造体ＥＳ１１の一部が露出され、前記開口部７５’により露出される前記電磁波遮蔽構造体ＥＳ１１の部分は前記導電性構造体７８’と接触する。前記電磁波遮蔽構造体ＥＳ１１は絶縁性電磁波遮蔽構造膜で形成することができる。
図１〜図１１で説明した本発明の技術的思想による実施例のように、電磁波遮蔽構造体は半導体基板の前面及び／または裏面に多様な形態で提供される。このような電磁波遮蔽構造体は、半導体基板に形成された集積回路から発生する電磁波または（電磁気波）が外部に放出されることを遮断するとともに、外部の半導体チップまたは電子機器から発生する電磁波から半導体基板に形成された集積回路及び配線構造体を保護することができる。
本発明の技術的思想の実施例による電磁波遮蔽構造体について図１２Ａ〜図１２Ｈを参照して説明する。
本発明の技術的思想の実施例によれば、偏波のない電磁波が電磁波遮蔽構造体の第１偏波器に優先的に到達するか、または第２偏波器に優先的に到達する場合が発生する。
偏波のない電磁波が電磁波遮蔽構造体の第１偏波器に優先的に到達する場合に、電磁波遮蔽構造体が電磁波を遮断する実施例について図１２Ａを参照して説明する。
図１２Ａを参照すると、第１偏波器Ｐａ及び第２偏波器Ｐｂを含む電磁波遮蔽構造体ＥＳが提供される。前記電磁波遮蔽構造体ＥＳの外部から前記電磁波遮蔽構造体ＥＳに向けて電磁波ＥＷが進行し、前記電磁波ＥＷが前記第１偏波器Ｐａ及び第２偏波器Ｐｂのうちの第１偏波器Ｐａに優先的に到達することができる。
前記電磁波ＥＷは、第１偏波Ｐｖ及び前記第１偏波Ｐｖと異なる第２偏波Ｐｈを含む。例えば、前記第１偏波Ｐｖは垂直偏波とすることができ、前記第２偏波Ｐｈは水平偏波とすることができる。ここで、前記電磁波ＥＷが前記第１偏波Ｐｖ及び前記第２偏波Ｐｈを有していると説明することは本発明の技術的思想を理解しやすくするためのことであって、実際に前記電磁波ＥＷは偏波のない状態として理解すべきである。
前記第１偏波器Ｐａは前記電磁波ＥＷのうちから第１偏波Ｐｖを選択的に透過させることができ、前記第２偏波器Ｐｂは前記電磁波ＥＷのうちから第２偏波Ｐｈを選択的に透過させることができる。よって、偏波のない電磁波ＥＷが前記第１偏波器Ｐａを貫通しながら偏波することができる。すなわち、前記第１偏波器Ｐａを貫通した電磁波は第１偏波Ｐｖ’とすることができる。
前記第１偏波器Ｐａを貫通した第１偏波Ｐｖ’は前記第２偏波器Ｐｂを実質的に貫通することができない。すなわち、前記第２偏波器Ｐｂは前記第１偏波Ｐｖと異なる第２偏波Ｐｈを選択的に通過させるので、前記第１偏波器Ｐａを貫通した前記第１偏波Ｐｖ’は前記第２偏波器Ｐｂを貫通することができない。
万一、前記第１偏波Ｐｖ’が前記第２偏波器Ｐｂを一部貫通しても、前記第２偏波器Ｐｂを貫通する第１偏波Ｐｂ’は強度が弱化されて人体または電子機器に有意味な影響を与えることができない。よって、本実施例において、前記第１偏波Ｐｖ’の一部が前記第２偏波器Ｐｂを貫通したことについての意味を付与せず、無視するものとする。
前記電磁波ＥＷは、前記第１偏波器Ｐａ及び前記第２偏波器ＰＢ２８のうちいずれか１つの偏波器のみを偏波状態に貫通することができ、互いに異なる２つの偏波器Ｐａ、Ｐｂからなる電磁波遮蔽構造体ＥＳを貫通することができない。よって、前記第１及び第２偏波器Ｐａ、Ｐｂを含む前記電磁波遮蔽構造体ＥＳは電磁波ＥＷを遮断することができる。
偏波のない電磁波が前記電磁波遮蔽構造体ＥＳの第２偏波器Ｐｂに優先的に到達する場合、前記電磁波遮蔽構造体ＥＳが電磁波ＥＷを遮断する実施例について図１２Ｂを参照して説明する。
図１２Ｂを参照すると、図１２Ａに示したように、第１偏波器Ｐａ及び第２偏波器Ｐｂを含む電磁波遮蔽構造体ＥＳが提供される。
図１２Ａとは異なって、電磁波遮蔽構造体ＥＳの外部から前記電磁波遮蔽構造体ＥＳの前記第２偏波器Ｐｂに向けて電磁波ＥＷ’が進行し、前記電磁波ＥＷ’が前記第１及び第２偏波器Ｐａ、Ｐｂのうち第２偏波器Ｐｂに優先的に到達することができる。
図１２Ａで説明したように、前記電磁波ＥＷ’は、第１偏波Ｐｖ及び前記第１偏波Ｐｖと異なる第２偏波Ｐｈを含む。よって、偏波のない電磁波ＥＷ’が前記第２偏波器Ｐｂを貫通しながら偏波される。すなわち、前記第２偏波器Ｐｂを貫通した電磁波は第２偏波Ｐｈ’とすることができる。前記第２偏波器Ｐｂを貫通した第２偏波Ｐｈ’は前記第１偏波器Ｐａを実質的に貫通することができない。すなわち、前記第１偏波器Ｐａは、前記第２偏波Ｐｈと異なる第１偏波Ｐｖを選択的に通過させるので、前記第２偏波器ＰＢ２８を貫通した前記第２偏波Ｐｖは前記第１偏波器Ｐａを貫通することができない。
したがって、電磁波ＥＷは、前記電磁波遮蔽構造体ＥＳにより遮断することができる。
図１２Ｃを参照して本発明の技術的思想の一実施例による電磁波遮蔽構造体について説明する。
図１２Ｃを参照すると、電磁波遮蔽構造体ＥＳ’は、第１偏波器Ｐａ’及び第２偏波器Ｐｂ’を含む。前記第１偏波器Ｐａ’は第１偏波面ＰＰ１を有し、前記第２偏波器Ｐｂ’は前記第１偏波面ＰＰ１と異なる第２偏波面ＰＰ２を有する。
前記第１偏波器Ｐａ’は第１透過軸ｎｙを有し、前記第２偏波器Ｐｂ’は前記第１透過軸ｎｙと異なる方向性の第２透過軸ｎｘ有する。また、前記第２透過軸ｎｘは前記第１透過軸ｎｙと交差する方向性を有する。例えば、前記第２透過軸ｎｘは前記第１透過軸ｎｙと垂直に交差することができる。ここで、前記「透過軸」という用語は偏波軸と理解することができる。
図１で説明したように、前記第１及び第２偏波器Ｐａ’、Ｐｂ’が、ヨウ素分子がポリビニルアルコール（ＰＶＡ）高分子間で一方向に配向されたヨウ素系偏波器の場合、ヨウ素分子の配列方向に従って、透過軸の方向が決定される。よって、前記第１及び第２偏波器Ｐａ１、Ｐｂ１は互いに垂直した透過軸を有する絶縁性の偏波器とすることができる。
図１２Ｄを参照して本発明の技術的思想の他の実施例による電磁波遮蔽構造体について説明する。
図１２Ｄを参照すると、電磁波遮蔽構造体ＥＳ”は、第１偏波器Ｐａ”及び第２偏波器Ｐｂ”を含む。
いくつかの実施例において、前記第１及び第２偏波器Ｐａ”、Ｐｂ”のそれぞれはフィルム状とすることができる。この場合、前記第１及び第２偏波器Ｐａ”、Ｐｂ”は、中問層ＡＩで互いに接着して電磁波遮蔽構造体ＥＳ”を構成することができる。前記中問層ＡＩは前記第１及び第２偏波器Ｐａ”、Ｐｂ”を接着させることができる。例えば、前記中問層ＡＩは前記第１及び第２偏波器Ｐａ”、Ｐｂ”が接着される接着層を含むことができる。
前記電磁波遮蔽構造体ＥＳ”は、電磁波から保護するための保護構造体ＣＰ上に提供される。前記保護構造体ＣＰと前記保護構造体ＣＰとの間にバッフア膜ＡＤが提供される。例えば、前記電磁波遮蔽構造体ＣＰはバッファ膜ＡＤにより前記保護構造体ＣＰ上に接着されることができる。
図１２Ｅを参照して本発明の技術的思想によるさらに他の実施例の電磁波遮蔽構造体を説明する。
図１２Ｅを参照すると、電磁波遮蔽構造体ＥＳ＿１は第１パッドＰＰ１＿１及び第２パッドＰＰ２＿１を有する。前記第１パッドＰＰ１＿１は第１偏波器Ｐａ＿１を含むことができ、前記第２パッドＰＰ２＿１は第２偏波器Ｐｂ＿１を含む。
前記第１偏波器Ｐａ＿１は、前記第１パッドＰＰ１＿１の第１ベースＢＡ１上に提供された複数の第１極性要素（polarizing elements）ＰＥ１を含む。前記複数の極性要素ＰＥ１は第１パターンＰＴ１に沿って配列される。前記第１パターンＰＴ１は互いに離隔されたラインパターンを含む。前記第１極性要素ＰＥ１は第１方向で前記第１パッドＰＰ１＿１の前記第１ベースＢＡ＿１に沿って延長されることができ、前記第１偏波器Ｐａ＿１の第１透過軸を提供することができる。
前記第１極性要素ＰＥ１は導電性パターンとすることができる。例えば、前記第１極性要素ＰＥ１は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、銅（Ｃｕ）、銀（Ａｇ）、タングステン（Ｗ）、炭素ナノチューブ、ニッケル（Ｎｉ）または導電性高分子物質のような導電性物質を含む。
前記第２偏波器Ｐｂ＿１は、前記第２パッドＰＰ２＿１の第２ベースＢＡ２上に提供された第２極性要素ＰＥ２を含む。前記第２極性要素ＰＥ２は前記第２パターンＰＴ２に沿って配列される。前記第２パターンＰＴ２は互いに離隔されたラインパターンを含む。前記第２極性要素ＰＥ２は、前記第１方向と異なる第２方向に前記第２パッドＰＰ２＿１の前記第２ベースＢＡ＿２に沿って延長される。また、前記第２極性要素ＰＥ２は、前記第１偏波器Ｐａ＿１の前記第１透過軸と異なる前記第２偏波器Ｐａ＿２の第２透過軸を提供することができる。前記第１方向と前記第２方向とは互いに直交する。よって、前記第１偏波器Ｐａ＿１の前記第１透過軸は、前記第２偏波器Ｐａ＿２の前記第２透過軸と直交する。
前記第２パターンＰＴ２は導電性パターンとすることができる。例えば、前記第２パターンＰＴ２は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、白金（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、タングステン（Ｗ）、炭素ナノチューブ、ニッケル（Ｎｉ）または導電性高分子物質のような導電性物質を含むことができる。
前記第１及び第２ベースＢＡ１、ＢＡ２は、樹脂などで形成されたフィルム状であるか、または電磁波から保護するための電磁波保護対象物の一部、例えばシリコン酸化膜、シリコン窒化膜、ポリイミド膜のような物質膜とすることができる。
前記第１パターンＰＴ１の長手方向は第１方向Ｄｙであり、前記第２パターンＰＴ２の長手方向は前記第１方向Ｄｙと垂直交差する第２方向Ｄｘとすることができる。よって、平面図で見た場合に、前記第１パターンＰＴ１と前記第２パターンＰＴ２は垂直に交差することができる。
他の実施例において、前記第１及び第２パターンＰＴ１、ＰＴ２のそれぞれは金属粒子を含む絶縁性パターンとすることができる。
図１２Ｅのような電磁波遮蔽構造体の応用実施例にとして図１２Ｆを参照して説明する。ここで、説明する応用実施例は、本発明の技術的思想による例示的な実施例として理解すべきであって、本発明はこれに限定されない。
図１２Ｆを参照すると、図１２Ｅで説明したように、電磁波遮蔽構造体ＥＳ＿１ａは、順に積層された第１偏波器Ｐａ＿１ａ及び第２偏波器Ｐｂ＿１ｂを含む。そして、前記第１偏波器Ｐａ＿１ａは第１ベースＢＡ１’上に提供された第１パターンＰＴ１’を含み、前記第２偏波器Ｐｂ＿１ａは第２ベースＢＡ２’上に提供された第２パターンＰＴ２’を含む。前記第１パターンＰＴ１’と前記第２パターンＰＴ２’とは互いに離隔される。
前記第１ベースＢＡ１’上に前記第１パターンＰＴ１’を覆う第１キャッピング保護膜Ｃａが提供される。前記キャッピング保護膜Ｃａは絶縁性物質で形成されることができる。前記第２ベースＢＡ２’上に前記第２パターンＰＴ２’を覆う第２キャッピング保護膜Ｃｂが提供される。
前記第１及び第２偏波器Ｐａ＿１ａ、Ｐｂ＿１ａは順に積層されるように提供されるので、前記第２ベースＢＡ２’は前記第１キャッピング保護膜Ｃａ上に提供される。
いくつかの実施例において、前記第１ベースＢＡ１’は電磁波から保護しようとする保護構造体の一部領域とすることができる。例えば、前記ベースＢＡ１’は半導体ウエハの上部領域または底領域の一部とすることができる。例えば、集積回路及び配線が形成されたウエハ上に絶縁膜を形成し、前記絶縁膜をこの実施例において説明する第１ベースＢＡ１’として用いることができる。このような絶縁膜、すなわち、第１ベースＢＡ１’上に半導体工程を用いて互いに離隔された複数のパターンＰＴ１’を形成することができる。
それとは異なって、フィルム状の絶縁性の第１ベースＢＡ１’上に偏波器として用いることができる複数の導電性ワイヤを互いに離隔されるように配列して形成することができる。このように、多様な方法を用いて本発明の技術的思想による電磁波遮蔽構造体ＥＳ＿１ａを形成することができる。
図１２Ｅのように電磁波遮蔽構造体の他の応用実施例として図１２Ｇを参照して説明する。
図１２Ｇを参照すると、図１２Ｆに示したように、順に積層された第１偏波器Ｐａ＿１ｂ及び第２偏波器Ｐｂ＿１ｂを含む電磁波遮蔽構造体ＥＳ＿１ｂが提供される。前記第１偏波器Ｐａ＿１ｂは第１ベースＢＡ１”及び前記第１ベースＢＡ１”上の第１パターンＰＴ１”を含む。前記第２偏波器Ｐｂ＿１ｂは前記第１パターンＰＴ１”を覆う第２ベースＢＡ２”及び第２パターンＰＴ２”を含む。前記第２ベースＢＡ２”上に前記第２パターンＰＴ２”を覆うキャッピング保護膜Ｃが提供される。
前記第２ベースＢＡ２”が前記第１偏波器Ｐａ＿１ｂの前記第１パターンＰＴ１”を覆うように提供されることで、前記第１及び第２偏波器Ｐａ＿１ｂ、Ｐｂ＿１ｂの全体的な厚さを減少させることができる。よって、厚さが減少された電磁波遮蔽構造体ＥＳ＿１ｂを提供することができ、このような電磁波遮蔽構造体ＥＳ＿１ｂは薄い厚さを要求する携帯用電子機器に容易に採択されることができる。
一方、図１２Ｈを参照すると、本発明のいくつかの実施例による電磁波遮蔽構造体ＥＳ＿２は一部を貫通する開口部Ｈを有する。ここで、前記電磁波遮蔽構造体ＥＳ＿２は、前述したように第１偏波器Ｐａ及び第２偏波器Ｐｂを含む。前記開口部Ｈは、電磁波から遮蔽させようとする保護構造体に電気的信号を提供するための電気的な接続構造体の接続通路とすることができる。
図１〜図１１を参照して説明したように、本発明の技術的思想の実施例によるいくつかの半導体素子が提供される。ここで、半導体素子のそれぞれは図１２Ａ〜図１２Ｈで説明した電磁波遮蔽構造体のうちいずれか１つを含むことができる。
以下に、電磁波遮蔽構造体を有する半導体素子の製造方法について簡単に説明する。
図１〜図９を参照して、半導体基板の前面及び／または裏面に電磁波遮蔽構造体が提供されるいくつかの実施例について説明した。
続いて、図１３〜図１７を参照して本発明の実施例による半導体素子を製造する方法について説明する。ここで提案される製造方法は例示的なもので、電磁波遮蔽構造体を採択する半導体素子の製造方法を具体的に限定するものではない。
まず、図１３のように、ウエハＷＦを準備する。前記ウエハＷＦは半導体ウエハとすることができる。前記ウエハＷＦはスクライブレーン領域ＳＲにより離隔された複数のチップ領域ＣＲを含むことができる。また、前記ウエハＷＦの端の一部はダミー領域ＤＲとすることができる。前記スクライブレーン領域ＳＲは前記チップ領域ＣＲを分離するための切断領域とすることができる。
図１３及び図１４を参照して本発明の技術的思想の一実施例による半導体素子の製造方法について説明する。
図１３及び図１４に示すように、ウエハＷＦの前面に電磁波遮蔽構造体を形成する（Ｓ１）。ここで、“ウエハ前面”という用語は図１で説明したように、半導体ウエハにおいてトランジスタのような個別素子及びこれらの素子の電気的な接続のための金属配線構造体を含む集積回路が形成されるウエハ面を意味するものとする。すなわち、図１での前記半導体基板１の前面ＦＳとすることができる。
続いて、前記ウエハＷＦのスクライブレーン領域ＳＲに沿ってウエハＷＦを切断して複数のチップＣＨを分離する（Ｓ３）。よって、分離したチップは、図１のように半導体チップまたは半導体素子で形成されることができる。
図１３及び図１５を参照して本発明の他の実施例による半導体素子の製造方法について説明する。
図１３及び図１５を参照すると、ウエハＷＦのスクライブレーン領域ＳＲに沿ってウエハＷＦを切断して複数のチップＣＨを分離する（Ｓ１０）。続いて、分離したチップの前面に電磁波遮蔽構造体を形成する（Ｓ１３）。
図１３及び図１６を参照して本発明のさらに他の実施例による半導体素子の製造方法について説明する。
図１３及び図１６を参照すると、ウエハＷＦに対してバックグラインディング工程を行う（Ｓ２０）。例えば、前記ウエハＷＦの裏面に対してグラインディング工程を行い、前記ウエハＷＦの全体厚さを減少させることができる。ここで、「ウエハ裏面」用語は前述したウエハ前面と対向するウエハの面を意味する。
続いて、厚さが減少したウエハＷＦの裏面に電磁波遮蔽構造体を形成する（Ｓ２３）。続いて、前記ウエハＷＦのスクライブレーン領域ＳＲに沿ってウエハＷＦを切断して複数のチップＣＨを分離する（Ｓ２６）。よって、分離したチップは、図４のような半導体チップまたは半導体素子で形成されることができる。
図１３及び図１７を参照して本発明のさらに他の実施例による半導体素子の製造方法について説明する。
図１３及び図１７を参照すると、前記ウエハＷＦのスクライブレーン領域ＳＲに沿ってウエハＷＦを切断して複数のチップＣＨを分離し（Ｓ３０）、分離したチップの裏面に電磁波遮蔽構造体を形成する（Ｓ３３）。
他の実施例において、分離したチップの前面と裏面に電磁波遮蔽構造体を形成することができる。
図１０及び図１１を参照して半導体素子または半導体チップの内部に電磁波遮蔽構造体が提供されるいくつかの実施例について説明した。このような半導体素子に対する例示的な製造方法に対して図１８Ａ〜図１９Ｂを参照して説明する。
まず、図１８Ａ〜図１８Ｄを参照して本発明の技術的思想によるさらに他の実施例による半導体素子の製造方法について説明する。
図１８Ａを参照すると、半導体基板８０上に層間絶縁膜８３を形成する。前記層間絶縁膜８３上に導電性パターン８６を形成する。前記導電性パターン８６は半導体素子の配線またはパッドとすることができる。前記導電性パターン８６を有する半導体基板上に第１絶縁膜８９を形成する。前記第１絶縁膜８９はシリコン酸化物またはシリコン窒化物のような絶縁性物質で形成することができる。
前記第１絶縁膜８９上に、順に積層された第１偏波器Ｐａ１２及び第２偏波器Ｐｂ１２を形成する。
前記第２偏波器Ｐｂ１２上に開口部を有するマスク９２を形成する。前記マスク９２はフォトレジストパターンとすることができる。
図１８Ｂに示すように、前記マスク９２をエッチングマスクとして用いて前記第１偏波器Ｐａ１２及び前記第２偏波器Ｐｂ１２をエッチングして第１開口部９３を形成する。よって、前記第１偏波器Ｐａ１２’及び前記第２偏波器Ｐｂ１２’を有する電磁波遮蔽構造体ＥＳ１２’は開口部９３を有する。
続いて、前記マスク９２を除去する。
図１８Ｃに示すように、前記電磁波遮蔽構造体ＥＳ１２’を有する基板上に第２絶縁膜９５を形成する。前記第２絶縁膜９５は、ポリイミド、シリコン窒化物またはシリコン酸化物のような絶縁性物質で形成することができる。
図１８Ｄに示すように、前記第２絶縁膜９５及び前記第１絶縁膜８９を順に貫通し、前記導電性パターン８６を露出させる第２開口部９７を形成する。前記電磁波遮蔽構造体ＥＳ１２’の前記第１開口部９３の幅Ｌ１は前記第２開口部９７の幅Ｌ２よりも大きく形成される。よって、前記電磁波遮蔽構造体ＥＳ１２’は前記第１及び第２絶縁膜を８９、９５で覆っていて絶縁されることができる。
続いて、図１０に開示したように、前記開口部９７により露出された前記導電性パターン８６上にソルダボールまたはパッドを形成することができる。
次に、図１９Ａ及び図１９Ｂを参照して本発明の技術的思想のさらに他の実施例による半導体素子の製造方法について説明する。
図１９Ａを参照すると、図１８Ａのように半導体基板８０上に層間絶縁膜８３及び導電性パターン８６を形成する。前記層間絶縁膜８３上に前記導電性パターン８６を覆う第１偏波器Ｐａ１２及び前記第１偏波器Ｐａ１２上の第２偏波器Ｐｂ１２を形成する。続いて、前記第２偏波器Ｐｂ１２上に第２絶縁膜９９を形成する。
図１９Ｂに示すように、前記第２絶縁膜９９、前記第１及び第２偏波器Ｐａ１２、Ｐｂ１２、及び前記１絶縁膜８９を順に貫通する開口部９９’が提供される。続いて、前記開口部９９’により露出された前記導電性パターン８６上に図１１のように導電性構造体を形成する。前記第１及び第２偏波器Ｐａ１２、Ｐｂ１２を含む電磁波遮蔽構造体ＥＳ１２”は絶縁性電磁波遮蔽構造体で形成することができる。
前述の実施例において、半導体ウエハまたは半導体チップレベルにおいて電磁波遮蔽構造体が適用される実施例を説明した。しかしながら、本発明の技術的思想はこれに限定されず、多様な分野に適用することができる。例えば、本発明の技術的思想は、半導体パッケージ、電子部品、電子装置及び電子システムなど多様な分野に適用することができる。
まず、図２０を参照して本発明の技術的思想の一実施例による半導体パッケージ構造体について説明する。
図２０に示すように、パッケージ基板ＰＢ１、半導体チップＣＨ１、モールディング膜Ｍａ１及び電磁波遮蔽構造体ＥＳａ１を含む半導体パッケージＰＫＧ１が提供される。前記半導体チップＣＨ１は前記パッケージ基板ＰＢ１上に提供される。前記パッケージ基板ＰＢ１は印刷回路基板とすることができる。前記半導体チップＣＨ１は、フリップチップ接続部ＩＮＴ１により前記パッケージ基板ＰＢ１に電気的に接続する。
前記モールディング膜Ｍａ１は、前記パッケージ基板ＰＢ１上に提供され、前記半導体チップＣＨ１を覆う。前記モールディング膜Ｍａ１は前記半導体チップＣＨ１の上部面及び側面を覆う。前記モールディング膜Ｍａ１はエポキシなどを含む熱硬化性樹脂を含むことができる。例えば、前記モールディング膜Ｍａ１はエポキシモールディングコンパウンド（ＥＭＣ：epoxy molding compound）を含むことができる。
前記電磁波遮蔽構造体ＥＳａ１は前記モールディング膜Ｍａ１上に提供される。前記電磁波遮蔽構造体ＥＳａ１は第１偏波器Ｐａａ１及び第２偏波器Ｐｂｂ１を含む。前記第１及び第２偏波器Ｐａａ１、Ｐｂｂ１は前記モールディング膜Ｍａ１上に順に積層される。前記電磁波遮蔽構造体ＥＳａ１は前記モールディング膜Ｍａ１の上部面全体を覆う。
いくつかの実施例において、前記第１及び第２偏波器Ｐａａ１、Ｐｂｂ１のそれぞれは絶縁性とすることができる。
他の実施例において、前記第１及び第２偏波器Ｐａａ１、Ｐｂｂ１のそれぞれは導電性とすることができる。
前記電磁波遮蔽構造体ＥＳａ１について、図１２Ａ〜図１２Ｈを参照して詳しく説明した 。よって、ここでは、電磁波遮蔽構造体ＥＳａ１についての詳しい説明は省略する。
図２１を参照して本発明の技術的思想の他の実施例による半導体パッケージ構造体について説明する。
図２１に示すように、パッケージ基板ＰＢ２、半導体チップＣＨ２、モールディング膜Ｍａ２及び電磁波遮蔽構造体ＥＳａ２を含む半導体パッケージＰＫＧ２が提供される。前記半導体チップＣＨ２はフリップチップ接続部ＩＮＴ２により前記パッケージ基板ＰＢ２に電気的に接続する。前記モールディング膜Ｍａ２は、前記パッケージ基板ＰＢ２上に提供され、前記半導体チップＣＨ２の上部面及び側面を覆う。
前記電磁波遮蔽構造体ＥＳａ２は、前記モールディング膜Ｍａ２の上部面を覆い、前記モールディング膜Ｍａ２の側面及び前記パッケージ基板ＰＢ２の側面を覆うように延長される。前記電磁波遮蔽構造体ＥＳａ２は順に積層された第１及び第２偏波器Ｐａａ２、Ｐｂａ２を含む。
前記第１偏波器Ｐａａ２は、前記モールディング膜Ｍａ２の上部面を覆う部分Ｐａａ２ｔ、及び前記モールディング膜Ｍａ２及び前記パッケージ基板ＰＢ２の側面を覆う部分Ｐａａ２ｓを含む。前記第２偏波器Ｐｂａ２は、前記モールディング膜Ｍａ２の上部面を覆う部分Ｐｂａ２ｔ、及び前記モールディング膜Ｍａ２及び前記パッケージ基板ＰＢ２の側面を覆う部分Ｐｂａ２ｓを含む。
前記電磁波遮蔽構造体ＥＳａ２が前記モールディング膜Ｍａ２の上部面を覆い、前記モールディング膜Ｍａ２の側面及び前記パッケージ基板ＰＢ２の側面を覆うように提供されることで、前記半導体チップＣＨ２の上部及び側面は前記電磁波遮蔽構造体ＥＳａ２に覆われている。よって、前記電磁波遮蔽構造体ＥＳａ２が前記半導体チップＣＨ２の上部及び側面を覆うように提供されることで、前記半導体チップＣＨ２は上部及び側面方向から出る電磁波から保護することができる。
図２２を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２２に示すように、パッケージ基板ＰＢ３、半導体チップＣＨ３、モールディング膜Ｍａ３、及び電磁波遮蔽構造体ＥＳａ３を含む半導体パッケージＰＫＧ３が提供される。前記半導体チップＣＨ３は、フリップチップ接続部ＩＮＴ３により前記パッケージ基板ＰＢ３に電気的に接続する。前記モールディング膜Ｍａ３は、前記パッケージ基板ＰＢ３上に提供されて前記半導体チップＣＨ３の上部面を露出させ、前記半導体チップＣＨ３の側面を覆うように提供される。
前記電磁波遮蔽構造体ＥＳａ３は、前記モールディング膜Ｍａ３の上部面及び前記半導体チップＣＨ３の上部面を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ３は、図２０で説明したように、順に積層された第１及び第２偏波器Ｐａａ３、Ｐｂａ３を含む。
図２３を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２３に示すように、パッケージ基板ＰＢ４、半導体チップＣＨ４、モールディング膜Ｍａ４、及び電磁波遮蔽構造体ＥＳａ４を含む半導体パッケージＰＫＧ４が提供される。前記半導体チップＣＨ４は、フリップチップ接続部ＩＮＴ４により前記パッケージ基板ＰＢ４に電気的に接続する。前記パッケージ基板ＰＢ４、前記半導体チップＣＨ４及び前記モールディング膜Ｍａ４は図２２で説明したように提供される。
前記電磁波遮蔽構造体ＥＳａ４は、前記モールディング膜Ｍａ４の上部面及び前記半導体チップＣＨ４の上部面を覆い、前記モールディング膜Ｍａ４の側面及び前記パッケージ基板ＰＢ４の側面を覆う。すなわち、前記電磁波遮蔽構造体ＥＳａ４は、前記モールディング膜Ｍａ４の上部面及び前記半導体チップＣＨ４の上部面を覆いながら前記モールディング膜Ｍａ４の側面及び前記パッケージ基板ＰＢ４の側面を覆うように延長される。前記電磁波遮蔽構造体ＥＳａ４は順に積層された第１及び第２偏波器Ｐａａ４、Ｐｂａ４を含む。
図２４を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２４に示すように、パッケージ基板ＰＢ５、半導体チップＣＨ５、モールディング膜Ｍａ５、及び電磁波遮蔽構造体ＥＳａ５を含む半導体パッケージＰＫＧ５が提供される。前記半導体チップＣＨ５は、フリップチップ接続部ＩＮＴ５により前記パッケージ基板ＰＢ４に電気的に接続する。
前記モールディング膜Ｍａ５は前記パッケージ基板ＰＢ５上に提供され、前記半導体チップＣＨ５の上部面及び側面を覆うように提供される。前記モールディング膜Ｍａ５は前記パッケージ基板ＰＢ５の一部を覆うように提供される。例えば、前記モールディング膜Ｍａ５は前記半導体チップＣＨ５の上部面及び側面を覆いながら、前記パッケージ基板ＰＢ２８の一部上に提供される。前記モールディング膜Ｍａ５は前記パッケージ基板ＰＢ２８よりも小さい幅を有する。前記電磁波遮蔽構造体ＥＳａ５は、前記モールディング膜Ｍａ５上に順に積層された第１及び第２偏波器Ｐａａ５、Ｐｂａ５を含む。
図２５を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２５に示すように、パッケージ基板ＰＢ６、半導体チップＣＨ６、モールディング膜Ｍａ６、及び電磁波遮蔽構造体ＥＳａ６を含む半導体パッケージＰＫＧ６が提供される。前記半導体チップＣＨ６は、フリップチップ接続部ＩＮＴ６により前記パッケージ基板ＰＢ６に電気的に接続する。
前記モールディング膜Ｍａ６は前記パッケージ基板ＰＢ６上に提供され、前記半導体チップＣＨ６の上部面及び側面を覆うように提供される。前記モールディング膜Ｍａ６は前記パッケージ基板ＰＢ６の一部を覆うように提供される。
前記電磁波遮蔽構造体ＥＳａ６は前記モールディング膜Ｍａ６の上部面を覆いながら、前記モールディング膜Ｍａ６の側面を覆うように延長される。すなわち、前記電磁波遮蔽構造体ＥＳａ６は前記パッケージ基板ＰＢ６の一部上に提供され、前記半導体チップＣＨ６の上部及び側面を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ６は順に積層された第１及び第２偏波器Ｐａａ６、Ｐｂａ６を含む。
図２６を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２６に示すように、パッケージ基板ＰＢ７、半導体チップＣＨ７、モールディング膜Ｍａ７、及び電磁波遮蔽構造体ＥＳａ７を含む半導体パッケージＰＫＧ７が提供される。前記半導体チップＣＨ７は、フリップチップ接続部ＩＮＴ７により前記パッケージ基板ＰＢ７に電気的に接続する。前記モールディング膜Ｍａ７は前記パッケージ基板ＰＢ７上に提供され、前記半導体チップＣＨ７の上部面及び側面を覆うように提供される。前記モールディング膜Ｍａ７は前記パッケージ基板ＰＢ７の一部を覆うように提供される。
前記電磁波遮蔽構造体ＥＳａ７は前記モールディング膜Ｍａ７の上部面を覆いながら、前記モールディング膜Ｍａ７の側面を覆い、前記パッケージ基板ＰＢ７の上部面の一部を覆うように延長される。前記電磁波遮蔽構造体ＥＳａ７は順に積層された第１及び第２偏波器Ｐａａ７、Ｐｂａ７を含む。
前記第１及び第２偏波器Ｐａａ７、Ｐｂａ７のそれぞれは前記モールディング膜Ｍａ７の上部面を覆う部分Ｐａａ７ｔ、Ｐｂａ７ｔと、前記モールディング膜Ｍａの側面を覆う部分Ｐａａ７ｓ、Ｐｂａ７ｓ、及び前記パッケージ基板ＰＢ２８の上部面を覆う部分Ｐａａ７ｂ、Ｐｂａ７ｂを含む。
図２７を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２７に示すように、パッケージ基板ＰＢ８、半導体チップＣＨ８、モールディング膜Ｍａ８、及び電磁波遮蔽構造体ＥＳａ８を含む半導体パッケージＰＫＧ８が提供される。前記半導体チップＣＨ８は、フリップチップ接続部ＩＮＴ８により前記パッケージ基板ＰＢ８に電気的に接続する。前記モールディング膜Ｍａ８は前記パッケージ基板ＰＢ８上に提供され、前記半導体チップＣＨ８の上部面及び側面を覆うように提供される。前記モールディング膜Ｍａ８は前記パッケージ基板ＰＢ８の一部を覆うように提供される。
前記電磁波遮蔽構造体ＥＳａ８は前記モールディング膜Ｍａ８の上部面を覆いながら、前記モールディング膜Ｍａ８の側面を覆い、前記パッケージ基板ＰＢ８の上部面を覆うように延長される。この場合に、前記電磁波遮蔽構造体ＥＳａ８は前記パッケージ基板ＰＢ８の端の部分まで延長される。前記電磁波遮蔽構造体ＥＳａ８は順に積層された第１及び第２偏波器Ｐａａ８、Ｐｂａ８を含む。
図２８を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２８に示すように、パッケージ基板ＰＢ９、半導体チップＣＨ９、アンダーフィル部材Ｍａ９、及び電磁波遮蔽構造体ＥＳａ９を含む半導体パッケージＰＫＧ９が提供される。前記半導体チップＣＨ９は、フリップチップ接続部ＩＮＴ９により前記パッケージ基板ＰＢ９に電気的に接続する。前記アンダーフィル部材Ｍａ９は前記パッケージ基板ＰＢ９上に提供され、前記半導体チップＣＨ９の上部面を露出させながら前記半導体チップＣＨ９の側面を覆うように提供される。前記アンダーフィル部材Ｍａ９は、前記半導体チップＣＨ９と前記パッケージ基板ＰＢ９との間に介在されるとともに、前記半導体チップＣＨ９の側面の一部または全部を覆う。前記アンダーフィル部材Ｍａ９は傾いた側面を有する。
前記電磁波遮蔽構造体ＥＳａ９は前記半導体チップＣＨ９の上部面を覆いながら、前記アンダーフィル部材Ｍａ９の側面を覆うように延長される。前記電磁波遮蔽構造体ＥＳａ９は順に積層された第１及び第２偏波器Ｐａａ９、Ｐｂａ９を含む。
図２９を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図２９に示すように、パッケージ基板ＰＢ１０、半導体チップＣＨ１０、アンダーフィル部材Ｍａ１０、及び電磁波遮蔽構造体ＥＳａ１０を含む半導体パッケージＰＫＧ１０が提供される。前記半導体チップＣＨ１０は、フリップチップ接続部ＩＮＴ１０により前記パッケージ基板ＰＢ１０に電気的に接続する。前記アンダーフィル部材Ｍａ１０は前記パッケージ基板ＰＢ１０上に提供され、前記半導体チップＣＨ１０の上部面を露出させながら前記半導体チップＣＨ１０の側面を覆うように提供される。前記アンダーフィル部材Ｍａ１０は傾いた側面を有する。
前記電磁波遮蔽構造体ＥＳａ１０は前記半導体チップＣＨ１０の上部面を覆いながら、前記アンダーフィル部材Ｍａ１０の側面及び前記パッケージ基板ＰＢ１０の上部面を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ１０は順に積層された第１及び第２偏波器Ｐａａ１０、Ｐｂａ１０を含む。
図３０及び図３１を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３０に示すように、順に積層された第１及び第２偏波器Ｐａａ１１、Ｐｂａ１１を有する電磁波遮蔽構造体ＥＳａ１１が提供される。
いくつかの実施例において、前記電磁波遮蔽構造体ＥＳａ１１は、半導体チップの上部面を覆う第１部分ＥＳＴ、半導体チップの側面またはモールディング膜の側面を覆う第２部分ＥＳＳ、及びパッケージ基板の上部面を覆う第３部分ＥＳＢを含む。平面上において、前記第１部分ＥＳＴは四角形の形状とすることができ、前記第２及び第３部分ＥＳＳ、ＥＳＢは前記第１部分ＥＳＴの角から延長された形状とすることができる。例えば、前記電磁波遮蔽構造体ＥＳａ１１は「＋」型の形状とすることができる。
図３０及び図３１に示すように、半導体パッケージＰＫＧ１１は、パッケージ基板ＰＢ１１上に提供された複数の半導体チップ、及び前記複数の半導体チップをそれぞれ覆う電磁波遮蔽構造体ＥＳａ１１ａ、ＥＳａ１１ｂを含む。このような電磁波遮蔽構造体ＥＳａ１１ａ、ＥＳａ１１ｂのそれぞれは半導体チップの上部面を覆う部分ＥＳＴ、半導体チップの側面を覆う部分ＥＳＳ、及びパッケージ基板ＰＢ１１の上部面を覆う部分ＥＳＢを含む。単一パッケージ基板ＰＢ１１上において前記電磁波遮蔽構造体ＥＳａ１１ａ、ＥＳａ１１ｂは互いに離隔される。
他の実施例において、電磁波遮蔽構造体ＥＳａ１１ａ、ＥＳａ１１ｂのそれぞれはパッケージ基板ＰＢ１１の上部面を覆う部分ＥＳＢが省略され、半導体チップの上部面を覆う部分ＥＳＴ及び半導体チップの側面を覆う部分ＥＳＳを含む。
図３２を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３２に示すように、パッケージ基板ＰＢ１２、半導体チップＣＨ１２、モールディング膜Ｍａ１２、及び電磁波遮蔽構造体ＥＳａ１２を含む半導体パッケージＰＫＧ１２が提供される。前記半導体チップＣＨ１２は、フリップチップ接続部ＩＮＴ１２により前記パッケージ基板ＰＢ１２に電気的に接続する。前記モールディング膜Ｍａ１２は前記パッケージ基板ＰＢ１２上に提供され、前記半導体チップＣＨ１２の上部面及び側面を覆うように提供される。
前記半導体チップＣＨ１２の上部面を覆いながら前記パッケージ基板ＰＢ１２の上部面の一部を覆う電磁波遮蔽構造体ＥＳａ１２が提供される。前記電磁波遮蔽構造体ＥＳａ１２は順に積層された第１及び第２偏波器Ｐａａ１２、Ｐｂａ１２を含む。
前記電磁波遮蔽構造体ＥＳａ１２は前記モールディング膜Ｍａ１２の側面を直接的に覆わない。前記電磁波遮蔽構造体ＥＳａ１２と前記モールディング膜Ｍａ１２の側面との間に空間Ｓが提供される。
図３３を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３３に示すように、半導体パッケージＰＫＧ１２ａは、パッケージ基板ＰＢ１２、複数の半導体チップ、及び複数の電磁波遮蔽構造体ＥＳａ１２ａ、ＥＳａ１２ｂを含む。前記電磁波遮蔽構造体ＥＳａ１２ａ、ＥＳａ１２ｂは前記パッケージ基板ＰＢ１２上で互いに離隔される。また、前記電磁波遮蔽構造体ＥＳａ１２ａ、ＥＳａ１２ｂのそれぞれは図３２で説明した電磁波遮蔽構造体ＥＳａ１２と実質的に同一とすることができる。
図３４を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３４に示すように、パッケージ基板ＰＢ１３、半導体チップＣＨ１３、モールディング膜Ｍａ１３、及び電磁波遮蔽構造体ＥＳａ１３を含む半導体パッケージＰＫＧ１３が提供される。前記半導体チップＣＨ１３は、フリップチップ接続部ＩＮＴ１３により前記パッケージ基板ＰＢ１３に電気的に接続する。前記モールディング膜Ｍａ１３は前記パッケージ基板ＰＢ１３上に提供され、前記半導体チップＣＨ１３の上部面及び側面を覆うように提供される。
前記電磁波遮蔽構造体ＥＳａ１３は、前記半導体チップＣＨ１３の上部を覆いながら前記パッケージ基板ＰＢ１３の上部を全部覆うように延長される。前記電磁波遮蔽構造体ＥＳａ１３は順に積層された第１及び第２偏波器Ｐａａ１３、Ｐｂａ１３を含む。
前記電磁波遮蔽構造体ＥＳａ１３は前記モールディング膜Ｍａ１３の側面を直接的に覆わない。前記電磁波遮蔽構造体ＥＳａ１３と前記モールディング膜Ｍａ１３の側面との間に空間Ｓ１が提供される。
図３５を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３５に示すように、半導体パッケージＰＫＧ１３ａは、パッケージ基板ＰＢ１３ａ、前記パッケージ基板ＰＢ１３ａ上の半導体チップ、及び複数の半導体チップを覆う電磁波遮蔽構造体ＥＳａ１３ａが提供される。すなわち、前記電磁波遮蔽構造体ＥＳａ１３ａは前記パッケージ基板ＰＢ１３ａ上に提供され、複数の半導体チップを覆うことができる。
図３６を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３６に示すように、パッケージ基板ＰＢ１４、半導体チップＣＨ１４、アンダーフィル部材Ｍａ１４、電磁波遮蔽構造体ＥＳａ１４、及びモールディング膜Ｍｂ１４を含む半導体パッケージＰＫＧ１４が提供される。前記半導体チップＣＨ１４は、フリップチップ接続部ＩＮＴ１４により前記パッケージ基板ＰＢ１４に電気的に接続する。前記アンダーフィル部材Ｍａ１４は前記パッケージ基板ＰＢ１４上に提供され、前記半導体チップＣＨ１４の上部面を露出させながら前記半導体チップＣＨ１４の側面を覆うように提供される。前記アンダーフィル部材Ｍａ１４は傾いた側面を有する。
前記電磁波遮蔽構造体ＥＳａ１４は前記半導体チップＣＨ１４の上部面を覆いながら、前記アンダーフィル部材Ｍａ１４の側面及び前記パッケージ基板ＰＢ１４の上部面を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ１４は順に積層された第１及び第２偏波器Ｐａａ１４、Ｐｂａ１４を含む。前記電磁波遮蔽構造体ＥＳａ１４上にモールディング膜Ｍｂ１４が提供される。よって、前記電磁波遮蔽構造体ＥＳａ１４は、前記半導体チップＣＨ１４と前記モールディング膜Ｍｂ１４との間に介在された部分を含む。
図３７を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３７に示すように、パッケージ基板ＰＢ１５、第１及び第２半導体チップＣＨ１５ａ、ＣＨ１５ｂ、電磁波遮蔽構造体ＥＳａ１５及びモールディング膜Ｍ１５を含む半導体パッケージＰＫＧ１５が提供される。前記第１及び第２半導体チップＣＨ１５ａ、ＣＨ１５ｂは前記パッケージ基板ＰＢ１５上に順に積層される。前記第１半導体チップＣＨ１５ａと前記パッケージ基板ＰＢ１５との間に導電性の第１接続部ＩＮＴ１５ａが提供され、前記第１及び第２半導体チップＣＨ１５ａ、ＣＨ１５ｂとの間に導電性の第２接続部ＩＮＴ１５ｂが提供される。前記第１及び第２接続部ＩＮＴ１５ａ、ＩＮＴ１５ｂは、前記第１半導体チップＣＨ１５ａを貫通するビアＳＶ１５により電気的に接続する。
前記電磁波遮蔽構造体ＥＳａ１５は、順に積層された第１及び第２偏波器Ｐａａ１５、Ｐｂａ１５を含む。前記電磁波遮蔽構造体ＥＳａ１５は前記第２半導体チップＣＨ１５の上部面を覆いながら、前記第１及び第２半導体チップＣＨ１５ａ、ＣＨ１５ｂの側面を覆う。前記モールディング膜Ｍ１５は前記電磁波遮蔽構造体ＥＳａ１５上に提供される。前記モールディング膜Ｍ１５は平坦な上部面を有する。
図３８を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３８に示すように、パッケージ基板ＰＢ１６、第１及び第２半導体チップＣＨ１６ａ、ＣＨ１６ｂ、電磁波遮蔽構造体ＥＳａ１６、及びモールディング膜Ｍ１６を含む半導体パッケージＰＫＧ１６が提供される。前記第１及び第２半導体チップＣＨ１６ａ、ＣＨ１６ｂは前記パッケージ基板ＰＢ１６上に順に積層される。前記第１半導体チップＣＨ１６ａと前記パッケージ基板ＰＢ１６との間に導電性の第１接続部ＩＮＴ１６ａが提供され、前記第１及び第２半導体チップＣＨ１６ａ、ＣＨ１６ｂとの間に導電性の第２接続部ＩＮＴ１６ｂが提供される。前記第１及び第２接続部ＩＮＴ１６ａ、ＩＮＴ１６ｂは前記第１半導体チップＣＨ１６ａを貫通するビアＳＶ１６により電気的に接続する。
前記電磁波遮蔽構造体ＥＳａ１６は順に積層された第１及び第２偏波器Ｐａａ１６、Ｐｂａ１６を含む。前記電磁波遮蔽構造体ＥＳａ１６は前記第２半導体チップＣＨ１６ｂの上部面を覆いながら、前記第１及び第２半導体チップＣＨ１６ａ、ＣＨ１６ｂの側面を覆い、前記パッケージ基板ＰＢ１６の上部面を覆う。前記モールディング膜Ｍ１６は前記電磁波遮蔽構造体ＥＳａ１６上に提供される。
図３９を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図３９に示すように、パッケージ基板ＰＢ１７、順に積層された複数の半導体チップＣＨ１７、電磁波遮蔽構造体ＥＳａ１７及びモールディング膜Ｍ１７を含む半導体パッケージＰＫＧが提供される。前記複数の半導体チップＣＨ１７は、前記半導体チップＣＨ１７を貫通するビアＳＶ１７により前記パッケージ基板ＰＢ１７と電気的に接続する。前記それぞれの半導体チップＣＨ１７下部には接着層を含む中問層ＢＡ１７が提供される。
前記電磁波遮蔽構造体ＥＳａ１７は順に積層された第１及び第２偏波器Ｐａａ１７、Ｐｂａ１７を含む。前記電磁波遮蔽構造体ＥＳａ１７は前記複数の半導体チップＣＨ１７上に提供され、前記半導体チップＣＨ１７の側面を覆う。
前記モールディング膜Ｍ１７は前記パッケージ基板ＰＢ１７上に提供され、前記電磁波遮蔽構造体ＥＳａ１７を覆う。
図４０を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４０に示すように、パッケージ基板ＰＢ１８、順に積層された複数の半導体チップＣＨ１８、電磁波遮蔽構造体ＥＳａ１８、及びモールディング膜Ｍ１８を含む半導体パッケージＰＫＧ１８が提供される。前記複数の半導体チップＣＨ１８は貫通ビアＳＶ１８により前記パッケージ基板ＰＢ２８と電気的に接続する。
前記電磁波遮蔽構造体ＥＳａ１８は、順に積層された第１及び第２偏波器Ｐａａ１８、Ｐｂａ１８を含む。前記電磁波遮蔽構造体ＥＳａ１８は前記複数の半導体チップＣＨ１８上に提供され、前記半導体チップＣＨ１８の側面を覆いながら、前記パッケージ基板ＰＢ１８の上部面を覆うように延長される。前記モールディング膜Ｍ１８は前記パッケージ基板ＰＢ１８上に提供され、前記電磁波遮蔽構造体ＥＳａ１８を覆う。
図４１を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４１に示すように、パッケージ基板ＰＢ１９、半導体チップＣＨ１９、モールディング膜Ｍａ１９、及び電磁波遮蔽構造体ＥＳａ１９を含む半導体パッケージＰＫＧ１９が提供される。前記半導体チップＣＨ１９は前記パッケージ基板ＰＢ１９上に提供される。前記半導体チップＣＨ１９は、接着部材ＢＡ１９により前記パッケージ基板ＰＢ１９上に接着される。
前記半導体チップＣＨ１９のパッドＰＵ１９と前記パッケージ基板ＰＢ１９のパッドＰＬ１９とを接続するボンディングワイヤＷＲ１９が提供される。よって、前記半導体チップＣＨ１９は、前記ボンディングワイヤＷＲ１９により前記パッケージ基板ＰＢ１９に電気的に接続する。
前記モールディング膜Ｍａ１９は前記パッケージ基板ＰＢ１９上に提供され、前記半導体チップＣＨ１９及び前記ボンディングワイヤＷＲ１９を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ１９は前記モールディング膜Ｍａ１９の上部を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ１９は第１及び第２偏波器Ｐａａ１９、Ｐｂａ１９を含む。
図４２を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４２に示すように、パッケージ基板ＰＢ２０、半導体チップＣＨ２０、モールディング膜Ｍａ２０、及び電磁波遮蔽構造体ＥＳａ２０を含む半導体パッケージＰＫＧ２０が提供される。前記半導体チップＣＨ２０は、接着部材ＢＡ２０により前記パッケージ基板ＰＢ２０上に接着される。前記半導体チップＣＨ２０のパッドＰＵ２０と前記パッケージ基板ＰＢ２０のパッドＰＬ２０とを接続するボンディングワイヤＷＲ２０が提供される。
前記モールディング膜Ｍａ２０は前記パッケージ基板ＰＢ２０上に提供されて前記半導体チップＣＨ２０及び前記ボンディングワイヤＷＲ２０を覆うように提供される。前記モールディング膜Ｍａ２０は前記パッケージ基板ＰＢ２０の上部全体を覆う。
前記電磁波遮蔽構造体ＥＳａ２０は前記モールディング膜Ｍａ２０の上部面を覆い、前記モールディング膜Ｍａ２０の側面及び前記パッケージ基板ＰＢ２０の側面を覆う。前記電磁波遮蔽構造体ＥＳａ２０は第１及び第２偏波器Ｐａａ２０、Ｐｂａ２０を含む。
図４３を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４３に示すように、パッケージ基板ＰＢ２１、半導体チップＣＨ２１、モールディング膜Ｍａ２１、及び電磁波遮蔽構造体ＥＳａ２１を含む半導体パッケージＰＫＧ２１が提供される。前記半導体チップＣＨ２１は、接着部材ＢＡ２１により前記パッケージ基板ＰＢ２１上に接着される。前記半導体チップＣＨ２１のパッドＰＵ２１と前記パッケージ基板ＰＢ２１のパッドＰＬ２１とを接続するボンディングワイヤＷＲ２１が提供される。
前記モールディング膜Ｍａ２１は前記パッケージ基板ＰＢ２１上に提供され、前記半導体チップＣＨ２１及び前記ボンディングワイヤＷＲ２１を覆うように提供される。前記モールディング膜Ｍａ２１は前記パッケージ基板ＰＢ２１の上部面一部を覆う。
前記電磁波遮蔽構造体ＥＳａ２１は前記モールディング膜Ｍａ２１の上部面を覆い、前記モールディング膜の側面を覆う。前記電磁波遮蔽構造体ＥＳａ２１は第１及び第２偏波器Ｐａａ２１、Ｐｂａ２１を含む。
図４４を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４４に示すように、パッケージ基板ＰＢ２２、半導体チップＣＨ２２、第１モールディング膜Ｍａ２２、電磁波遮蔽構造体ＥＳａ２２、及び第２モールディング膜Ｍｂ２２を含む半導体パッケージＰＫＧ２２が提供される。前記半導体チップＣＨ２２は、接着部材ＢＡ２２により前記パッケージ基板ＰＢ２２上に接着される。前記半導体チップＣＨ２２のパッドＰＵ２２と前記パッケージ基板ＰＢ２２のパッドＰＬ２２とを接続するボンディングワイヤＷＲ２２が提供される。
前記第１モールディング膜Ｍａ２２は前記パッケージ基板ＰＢ２２上に提供され、前記半導体チップＣＨ２２及び前記ボンディングワイヤＷＲ２２を覆うように提供される。前記第１モールディング膜Ｍａ２２は前記パッケージ基板ＰＢ２２の上部面一部を覆う。
前記電磁波遮蔽構造体ＥＳａ２２は前記第１モールディング膜Ｍａ２２の上部面を覆い、前記第１モールディング膜Ｍａ２２の側面を覆う。前記電磁波遮蔽構造体ＥＳａ２２は第１及び第２偏波器Ｐａａ２２、Ｐｂａ２２を含む。
前記パッケージ基板ＰＢ２２上に前記電磁波遮蔽構造体ＥＳａ２２を覆う第２モールディング膜Ｍｂ２２が提供される。前記電磁波遮蔽構造体ＥＳａ２２は前記第１及び第２モールディング膜をＭａ２２、Ｍｂ２２との間に提供される。
図４５を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４５に示すように、パッケージ基板ＰＢ２３、半導体チップＣＨ２３、モールディング膜Ｍａ２３、及び電磁波遮蔽構造体ＥＳａ２３を含む半導体パッケージＰＫＧ２３が提供される。前記半導体チップＣＨ２３は、接着部材ＢＡ２３により前記パッケージ基板ＰＢ２３上に接着される。前記半導体チップＣＨ２３のパッドＰＵ２３と前記パッケージ基板ＰＢ２３のパッドＰＬ２３とを接続するボンディングワイヤＷＲ２３が提供される。
前記モールディング膜Ｍａ２３は、前記パッケージ基板ＰＢ２３上に提供されて前記半導体チップＣＨ２３及び前記ボンディングワイヤＷＲ２３を覆うように提供される。前記モールディング膜Ｍａ２３は前記パッケージ基板ＰＢ２３の上部面一部を覆う。
前記電磁波遮蔽構造体ＥＳａ２３は前記モールディング膜Ｍａ２３の上部面を覆い、前記モールディング膜の側面及び前記パッケージ基板ＰＢ２３の上部面を覆う。前記電磁波遮蔽構造体ＥＳａ２３は第１及び第２偏波器Ｐａａ２３、Ｐｂａ２３を含む。
図４６を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４６に示すように、パッケージ基板ＰＢ２４、半導体チップＣＨ２４、第１モールディング膜Ｍａ２４、電磁波遮蔽構造体ＥＳａ２４、及び第２モールディング膜Ｍｂ２４を含む半導体パッケージＰＫＧ２４が提供される。前記半導体チップＣＨ２４は、接着部材ＢＡ２４により前記パッケージ基板ＰＢ２４上に接着される。前記半導体チップＣＨ２４のパッドＰＵ２４と前記パッケージ基板ＰＢ２４のパッドＰＬ２４とを接続するボンディングワイヤＷＲ２４が提供される。
前記第１モールディング膜Ｍａ２４は前記パッケージ基板ＰＢ２４上に提供され、前記半導体チップＣＨ２４及び前記ボンディングワイヤＷＲ２４を覆うように提供される。前記モールディング膜Ｍａ２４は前記パッケージ基板ＰＢ２４の上部面一部を覆う。
前記電磁波遮蔽構造体ＥＳａ２４は前記第１モールディング膜Ｍａ２４の上部面を覆い、前記第１モールディング膜の側面及び前記パッケージ基板ＰＢ２４の上部面を覆う。前記電磁波遮蔽構造体ＥＳａ２４は第１及び第２偏波器Ｐａａ２４、Ｐｂａ２４を含む。前記電磁波遮蔽構造体ＥＳａ２４上に第２モールディング膜Ｍｂ２４が提供される。
図４７を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４７に示すように、パッケージ基板ＰＢ２５、複数の半導体チップＣＨ２５、モールディング膜Ｍａ２５、及び電磁波遮蔽構造体ＥＳａ２５を含む半導体パッケージＰＫＧ２５が提供される。
前記半導体チップＣＨ２５は前記パッケージ基板ＰＢ２５上において順に積層される。前記半導体チップＣＨ２５は接着部材ＢＡ２５により接着される。前記半導体チップＣＨ２５のパッドＰＵ２５と前記パッケージ基板ＰＢ２５のパッドＰＬ２５とを接続するボンディングワイヤＷＲ２５が提供される。
前記モールディング膜Ｍａ２５は前記パッケージ基板ＰＢ２５上に提供され、前記半導体チップＣＨ２５及び前記ボンディングワイヤＷＲ２５を覆うように提供される。前記モールディング膜Ｍａ２５は前記パッケージ基板ＰＢ２５の上部面全体を覆う。
前記電磁波遮蔽構造体ＥＳａ２５は前記モールディング膜Ｍａ２５の上部面を覆い、前記モールディング膜Ｍａ２５の側面及び前記パッケージ基板ＰＢ２５の側面を覆う。よって、前記電磁波遮蔽構造体ＥＳａ２５は複数の前記半導体チップＣＨ２５の上部及び側面を覆うように提供される。前記電磁波遮蔽構造体ＥＳａ２５は第１及び第２偏波器Ｐａａ２５、Ｐｂａ２５を含む。
図４８を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４８に示すように、半導体パッケージは、パッケージ基板ＰＣＢ１、半導体チップＣＨｐ１、及び電磁波遮蔽構造体ＥＳｐｃ１を含む。前記半導体チップＣＨｐ１のパッドＣＰ１と前記パッケージ基板ＰＣＢ１のパッドＰＰ１とを接続するボンディングワイヤＩＷ１が提供される。
前記電磁波遮蔽構造体ＥＳｐｃ１は前記パッケージ基板ＰＣＢ１と前記半導体チップＣＨｐ１との間に提供される。前記電磁波遮蔽構造体ＥＳｐｃ１は順に積層された第１及び第２偏波器Ｐｐｃ１、Ｐｃｐ１を含む。
図４９を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図４９に示すように、半導体パッケージは、パッケージ基板ＰＣＢ２、半導体チップＣＨｐ２、及び電磁波遮蔽構造体ＥＳｐｃ２を含む。前記半導体チップＣＨｐ２のパッドＣＰ２と前記パッケージ基板ＰＣＢ２のパッドＰＰ２とを接続するボンディングワイヤＩＷ２が提供される。
前記電磁波遮蔽構造体ＥＳｐｃ２は、前記パッケージ基板ＰＣＢ２と前記半導体チップＣＨｐ２との間に提供された第１電磁波遮蔽構造体ＥＳｐｃ２ａと、前記半導体チップＣＨｐ２のパッドＣＰ２を除去した前記半導体チップＣＨｐ２上部面を覆う第２電磁波遮蔽構造体ＥＳｐｃ２ｂと、を含む。よって、前記半導体チップＣＨｐ２の上部及び下部は電磁波遮蔽構造体ＥＳｐｃ２により覆われる。前記第１電磁波遮蔽構造体ＥＳｐｃ２ａは順に積層された第１及び第２偏波器Ｐｐｃ２、Ｐｃｐ２を含み、前記上部電磁波遮蔽構造体ＥＳｐｃ２ｂは順に積層された第１及び第２偏波器Ｐｃｔ１、Ｐｃｔ２を含む。
図５０を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５０に示すように、半導体パッケージは、パッケージ基板ＰＣＢ３、半導体チップＣＨｐ３、モールディング膜Ｍｃ３、及び電磁波遮蔽構造体ＥＳｐｃ３を含む。前記半導体チップＣＨｐ３のパッドＣＰ３と前記パッケージ基板ＰＣＢ３のパッドＰＰ３とを電気的に接続するフリップチップ接続部ＩＢ３が提供される。前記モールディング膜Ｍｃ３は前記パッケージ基板ＰＣＢ３と前記半導体チップＣＨｐ３との間を埋め込み、前記半導体チップＣＨｐ３の側壁を覆う。
前記電磁波遮蔽構造体ＥＳｐｃ３は順に積層された第１及び第２偏波器Ｐｐｃ３、Ｐｃｐ３を含む。前記電磁波遮蔽構造体ＥＳｐｃ３は前記パッケージ基板ＰＣＢ３に隣接する前記半導体チップＣＨｐ３の表面上に提供される。また、前記電磁波遮蔽構造体ＥＳｐｃ３は前記半導体チップＣＨｐ３のパッドＣＰ３を露出させるように前記半導体チップＣＨｐ３の表面を覆う。
図５１を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５１に示すように、半導体パッケージは、パッケージ基板ＰＣＢ４、半導体チップＣＨｐ４、モールディング膜Ｍｃ４、及び電磁波遮蔽構造体ＥＳｐｃ４を含む。前記半導体チップＣＨｐ４のパッドＣＰ４と前記パッケージ基板ＰＣＢ４のパッドＰＰ４とを電気的に接続するフリップチップ接続部ＩＢ４が提供される。前記モールディング膜Ｍｃ４は、前記パッケージ基板ＰＣＢ４と前記半導体チップＣＨｐ４との間を埋め込み、前記半導体チップＣＨｐ４の上部面を覆う。
前記電磁波遮蔽構造体ＥＳｐｃ４は順に積層された第１及び第２偏波器Ｐｐｃ４、Ｐｃｐ４を含む。
前記電磁波遮蔽構造体ＥＳｐｃ４は、前記半導体チップＣＨｐ４に隣接する前記パッケージ基板ＰＣＢ４の表面上に提供される。また、前記電磁波遮蔽構造体ＥＳｐｃ４は、前記パッケージ基板ＰＣＢ４のパッドＰＰ４を露出させるように前記パッケージ基板ＰＣＢ４の表面を覆う。
図５２を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５２に示すように、半導体パッケージは、パッケージ基板ＰＣＢ５、半導体チップＣＨｐ５、モールディング膜Ｍｃ５、及び電磁波遮蔽構造体ＥＳｐｃ５を含む。前記半導体チップＣＨｐ５のパッドＣＰ５と前記パッケージ基板ＰＣＢ５の第１パッドＰＰ５とを電気的に接続するフリップチップ接続部ＩＢ５が提供される。前記モールディング膜Ｍｃ５は、前記パッケージ基板ＰＣＢ５と前記半導体チップＣＨｐ５との間を埋め込み、前記半導体チップＣＨｐ５の側壁を覆う。
前記パッケージ基板ＰＣＢ５は印刷回路基板とすることができる。前記パッケージ基板ＰＣＢ５は互いに対向する第１面及び第２面を有し、前記第１面に前記フリップチップ接続部ＩＢ５と接続する第１パッドＰＰ５が提供され、前記第２面に第２パッドＰＰＬ５が提供される。前記パッケージ基板ＰＣＢ５の前記第２パッドＰＰＬ５上にボール構造体ＢＬ５が提供される。前記第１及び第２パッドＰＰ５、ＰＰＬ５は、前記パッケージ基板ＰＣＢ５内部の配線構造体ＭＩＮ５により電気的に接続する。
前記パッケージ基板ＰＣＢ５の互いに対向する第１及び第２面のうち前記第２パッドＰＰＬ５が形成された第２面上に前記電磁波遮蔽構造体ＥＳｐｃ５が提供される。前記電磁波遮蔽構造体ＥＳｐｃ５は順に積層された第１及び第２偏波器Ｐｐｔ５、Ｐｐｃ５を含む。
前記電磁波遮蔽構造体ＥＳｐｃ５は開口部を有する。前記電磁波遮蔽構造体ＥＳｐｃ５の開口部の幅ａ１は前記ボール構造体ＢＬ５の幅ａ２よりも大きい。よって、前記電磁波遮蔽構造体ＥＳｐｃ５は前記ボール構造体ＢＬ５及び前記第２パッドＰＰＬ５と離隔される。よって、前記電磁波遮蔽構造体ＥＳｐｃ５は絶縁性または導電性の電磁波遮蔽構造体で形成されることができる。
それとは異なって、図５３に示すように、前記ボール構造体ＢＬ６と接触する電磁波遮蔽構造体ＥＳｐｃ６が提供されることができる。このとき、電磁波遮蔽構造体ＥＳｐｃ６は順に積層された第１及び第２偏波器Ｐｐｃ６、Ｐｐｔ６を含み、絶縁性の電磁波遮蔽構造体で形成されることができる。図５３に示すパッケージ基板ＰＣＢ６、半導体チップＣＨｐ６、モールディング膜Ｍｃ６及び電磁波遮蔽構造体ＥＳｐｃ６、パッドＣＰ６、接続部ＩＢ６及び配線構造体ＭＩＮ６は、図５２の説明と実質的に同一であるため、詳しい説明は省略する。
図５４を参照して、本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５４に示すように、半導体パッケージは、図５２で説明したように、パッケージ基板ＰＣＢ７、半導体チップＣＨｐ７、モールディング膜Ｍｃ７及び電磁波遮蔽構造体ＥＳｐｃ７、パッドＣＰ７、ＰＰ７、ＰＰＬ７、接続部ＩＢ７、配線構造体ＭＩＮ７及びボール構造体ＢＬ７を含む。
半導体パッケージは、前記パッケージ基板ＰＣＢ８の互いに対向する両面を覆う電磁波遮蔽構造体ＥＳＰｃ７を含む。前記電磁波遮蔽構造体ＥＳｐｃ７は、第１電磁波遮蔽構造体ＥＳｐｃ７ａ及び第２電磁波遮蔽構造体ＥＳｐｃ７ｂを含む。
前記第１電磁波遮蔽構造体ＥＳｐｃ７ａは順に積層された第１及び第２偏波器Ｐｐｔ７ａ、Ｐｐｃ７ａを含み、前記第２電磁波遮蔽構造体ＥＳｐｃ７ｂは順に積層された第３及び第４偏波器Ｐｐｔ７ｂ、Ｐｐｃ７ｂを含む。
図５５を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５５に示すように、半導体パッケージは、図５２で説明したように、パッケージ基板ＰＣＢ８、半導体チップＣＨｐ８、モールディング膜Ｍｃ８及び電磁波遮蔽構造体ＥＳｐｃ８、パッドＣＰ７、ＰＰ７、ＰＰＬ８、接続部ＩＢ８、配線構造体ＭＩＮ８及びボール構造体ＢＬ８を含む。
半導体パッケージは、前記パッケージ基板ＰＣＢ８の内部に提供された電磁波遮蔽構造体ＥＳＰｃ８を含む。前記電磁波遮蔽構造体ＥＳｐｃ８は、順に積層された第１及び第２偏波器Ｐｐｃｂ８ａ、Ｐｐｃｂ８ａを含む。
図５６を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５６に示すように、半導体パッケージは、パッケージ基板ＰＣＢ９、第１及び第２半導体チップＣＨｐ９ａ、ＣＨｐ９ｂ、及び電磁波遮蔽構造体ＥＳｐｃ９を含む。前記第１及び第２半導体チップＣＨｐ９ａ、ＣＨｐ９ｂは前記パッケージ基板ＰＣＢ９上に順に積層される。
前記電磁波遮蔽構造体ＥＳｐｃ９は第１電磁波遮蔽構造体ＥＳｐｃ９ａ及び第２電磁波遮蔽構造体ＥＳｐｃ９ｂを含む。前記第１電磁波遮蔽構造体ＥＳｐｃ９ａは順に積層された第１偏波器Ｐｐｃ９ｂ及び第２偏波器Ｐｐｃ９ａを含み、前記第２電磁波遮蔽構造体ＥＳｐｃ９ｂは順に積層された第１偏波器Ｐｐｃｃ９ｂ及び第２偏波器Ｐｐｃｃ９ａを含む。前記第２電磁波遮蔽構造体ＥＳｐｃ９ｂは前記第１及び第２半導体チップＣＨｐ９ａ、ＣＨｐ９ｂとの間に介在される。前記第１電磁波遮蔽構造体ＥＳｐｃ９ａは、前記第１半導体チップＣＨｐ９ａと前記パッケージ基板ＰＣＢ９との間に介在される。
したがって、前記第１半導体チップＣＨｐ９ａは、前記第１及び第２電磁波遮蔽構造体ＥＳｐｃ９ａ、ＥＳｐｃ９ｂにより上部及び下部が覆われるようになっていて外部の電磁波から保護されることができる。
図５７を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５７に示すように、半導体パッケージＰＫＧ２６は、下部半導体パッケージＰＫＧ２６ａ及び上部半導体パッケージＰＫＧ２６ｂを含む。
前記下部半導体パッケージＰＫＧ２６ａは、下部パッケージ基板ＰＢ２６ａ、下部半導体チップＣＨ２６ａ、下部モールディング膜Ｍａ２６ａ、フリップチップ接続構造体ＩＮＴ２６ａ、及び下部電磁波遮蔽構造体ＥＳａ２６ａを含む。このような前記下部半導体パッケージＰＫＧ２６ａは、図２１で説明したパッケージと実質的に同一であるため、詳しい説明は省略する。一方、前記下部パッケージ基板ＰＢ２６ａ下部にボール構造体ＢＳ２６が提供される。
前記上部半導体パッケージＰＫＧ２６ｂは、上部パッケージ基板ＰＢ２６ｂ、上部半導体チップＣＨ２６ｂ、接着部材ＢＡ２６、ボンディングワイヤＷＲ２６、上部モールディング膜Ｍａ２６ｂ、及び上部電磁波遮蔽構造体ＥＳａ２６ｂを含む。このような前記上部半導体パッケージＰＫＧ２６ｂは、図４１で説明したパッケージと実質的に同一であるため、詳しい説明は省略する。
前記上部半導体パッケージＰＫＧ２６ｂと前記下部半導体パッケージＰＫＧ２６ｂとの間を電気的に接続する接続構造体ＩＰ２６が提供される。前記接続構造体ＩＰ２６は、前記下部電磁波遮蔽構造体ＥＳａ２６ａ及び前記下部モールディング膜Ｍａ２６ａを貫通し、前記下部パッケージ基板ＰＢ２６ａと前記上部パッケージ基板ＰＢ２６ｂとを電気的に接続する。
したがって、前記半導体パッケージＰＫＧ２６ｂは、前記下部及び上部半導体パッケージＰＫＧ２６ａ、ＰＫＧ２６ｂとの間に提供された下部電磁波遮蔽構造体ＥＳａ２６ａと前記上部半導体パッケージＰＫＧ２６ｂ上に提供された上部電磁波遮蔽構造体ＥＳａ２６ｂを含む。前記下部電磁波遮蔽構造体ＥＳａ２６ａは順に積層された第１及び第２偏波器Ｐａａ２６ａ、Ｐｂａ２６ａを含み、前記上部電磁波遮蔽構造体ＥＳａ２６ｂは順に積層された第１及び第２偏波器Ｐａａ２６ｂ、Ｐｂａ２６ｂを含む。
図５８を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５８に示すように、半導体パッケージＰＫＧ２７は、下部半導体パッケージＰＫＧ２７ａ、前記下部半導体パッケージＰＫＧ２７ｂの上部面及び側壁を覆う下部電磁波遮蔽構造体ＥＳａ２７ａ、上部半導体パッケージＰＫＧ２７ｂ、及び前記上部半導体パッケージＰＫＧ２７ｂの上部面及び側壁を覆う上部電磁波遮蔽構造体ＥＳａ２７ｂを含む。
前記下部半導体パッケージＰＫＧ２７ａは、下部パッケージ基板ＰＢ２７ａ及び前記下部パッケージ基板ＰＢ２７ａ上の下部半導体チップＣＨ２７ａを含む。前記下部半導体チップＣＨ２７ａは、フリップチップ接続部ＩＮＴ２７ａにより前記下部パッケージ基板ＰＢ２７ａに電気的に接続する。前記下部パッケージ基板ＰＢ２７ａ上に提供されて前記下部半導体チップＣＨ２７ａの側面を覆う下部モールディング膜Ｍａ２７ａが提供される。前記下部電磁波遮蔽構造体ＥＳａ２７ａは、前記下部モールディング膜Ｍａ２７ａ及び前記下部半導体チップＣＨｐ２７ａの上部面を覆いながら、前記下部モールディング膜Ｍａ２７ａ及び前記下部パッケージ基板ＰＢ２７ａの側面を覆う。前記下部電磁波遮蔽構造体ＥＳａ２７ａは順に積層された第１及び第２偏波器Ｐａａ２７ａ、Ｐｂａ２７ａを含む。一方、前記下部パッケージ基板ＰＢ２７ａ下部にボール構造体ＢＳ２７が提供される。
前記上部半導体パッケージＰＫＧ２７ｂは、上部パッケージ基板ＰＢ２７ｂ、前記上部パッケージ基板ＰＢ２７ｂとボンディングワイヤＷＲ２７により電気的に接続された上部半導体チップＣＨ２７ｂ、前記上部パッケージ基板ＰＢ２７ｂと前記上部半導体チップＣＨ２７ｂとの間の接着部材ＢＡ２７、及び前記上部パッケージ基板ＰＢ２７ｂ上に提供されて前記上部半導体チップＣＨ２７ｂ及び前記ボンディングワイヤＷＲ２７を覆う上部モールディング膜Ｍａ２７ｂを含む。前記上部電磁波遮蔽パッケージＥＳａ２７ｂは、前記上部モールディング膜２７の上部面、前記上部モールディング膜Ｍａ２７ｂの側面及び前記上部パッケージ基板ＰＢ２７ｂの側面を覆う。前記上部電磁波遮蔽構造体ＥＳａ２７ｂは、順に積層された第１及び第２偏波器Ｐａａ２７ｂ、Ｐｂａ２７ｂを含む。
前記上部半導体パッケージＰＫＧ２７ｂと前記下部半導体パッケージＰＫＧ２７ｂとの間を電気的に接続する接続構造体ＩＰ２７が提供される。前記接続構造体ＩＰ２７は前記下部モールディング膜Ｍａ２７ａを貫通し、前記下部パッケージ基板ＰＢ２７ａと前記上部パッケージ基板ＰＢ２７ｂとを電気的に接続する。
図５９を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図５９に示すように、半導体パッケージＰＫＧ２８は、順に積層された下部半導体パッケージＰＫＧ２８ａ及び上部半導体パッケージＰＫＧ２８ｂを含む。また、前記半導体パッケージＰＫＧ２８は、前記上部半導体パッケージＰＫＧ２８ｂの上部面を覆い、前記上部半導体パッケージＰＫＧ２８ｂの側面及び前記下部半導体パッケージＰＫＧ２８ａの側面を覆う電磁波遮蔽構造体ＥＳａ２８を含む。前記電磁波遮蔽構造体ＥＳａ２８は第１偏波器Ｐａａ２８及び第２偏波器Ｐｂａ２８を含む。
前記下部半導体パッケージＰＫＧ２８ａは下部パッケージ基板ＰＢ２８ａ及び前記下部パッケージ基板ＰＢ２８ａ上の下部半導体チップＣＨ２８ａを含む。前記下部パッケージ基板ＰＢ２８ａはフリップチップ接続部ＩＮＴ２８により前記下部パッケージ基板ＰＢ２８ａに電気的に接続する。前記下部パッケージ基板ＰＢ２８ａ上に提供され、前記下部パッケージの側面を覆う下部モールディング膜Ｍａ２８ａが提供される。前記下部パッケージ基板ＰＢ２８ａ下部にボール構造体ＢＳ２８が提供される。
前記上部半導体パッケージＰＫＧ２８ｂは、上部パッケージ基板ＰＢ２８ｂ、前記上部パッケージ基板ＰＢ２８ｂとボンディングワイヤＷＲ２８により電気的に接続された上部半導体チップＣＨ２８ｂ、前記上部パッケージ基板ＰＢ２８ｂと前記上部半導体チップＣＨ２８ｂとの間の接着部材ＢＡ２８、及び前記上部パッケージ基板ＰＢ２８ｂ上に提供され、前記上部半導体チップＣＨ２８ｂ及び前記ボンディングワイヤＷＲ２８を覆う上部モールディング膜を含む。
前記上部半導体パッケージＰＫＧ２８ｂと前記下部半導体パッケージＰＫＧ２８ａとの間を電気的に接続する接続構造体ＩＰ２８が提供される。前記接続構造体ＩＰ２８は、前記下部モールディング膜Ｍａ２８ａを貫通し、前記下部パッケージ基板ＰＢ２８ａと前記上部パッケージ基板ＰＢ２８ｂとを電気的に接続する。
図６０を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図６０に示すように、半導体パッケージＰＫＧ２９は、順に積層された下部半導体パッケージＰＫＧ２９ａ及び上部半導体パッケージＰＫＧ２９ｂを含む。また、前記半導体パッケージＰＫＢ２９は、前記上部半導体パッケージＰＫＧ２９ｂの上部面を覆い、前記上部半導体パッケージＰＫＧ２９ｂの側面及び前記下部半導体パッケージＰＫＧ２９ａの側面を覆う上部電磁波遮蔽構造体ＥＳａ２９ｂを含む。前記上部電磁波遮蔽構造体ＥＳａ２９ｂは第１偏波器Ｐａａ２９及び第２偏波器Ｐｂａ２９を含む。
前記下部半導体パッケージＰＫＧ２９ａは、下部パッケージ基板ＰＢ２９ａ及び前記下部パッケージ基板ＰＢ２９ａ上の下部半導体チップＣＨ２９ａを含む。前記下部パッケージ基板ＰＢ２９ａはフリップチップ接続部ＩＮＴ２９ａにより前記下部パッケージ基板ＰＢ２９ａに電気的に接続する。前記下部パッケージ基板ＰＢ２９ａ上に提供され、前記下部半導体チップの側面を覆う下部モールディング膜Ｍａ２９ａが提供される。前記下部半導体パッケージＰＫＧ２９ａの上部面に下部電磁波遮蔽構造体ＥＳａ２９ａが提供される。前記下部パッケージ基板ＰＢ２９ａ下部にボール構造体ＢＳ２９が提供される。
前記上部半導体パッケージＰＫＧ２９ｂは、図５９のように、上部パッケージ基板ＰＢ２９ｂ、ボンディングワイヤＷＲ２９、上部半導体チップＣＨ２９ｂ、接着部材ＢＡ２９、及び上部モールディング膜Ｍａ２９ｂを含む。
前記上部半導体パッケージＰＫＧ２９ｂと前記下部半導体パッケージＰＫＧ２９ａとの間を電気的に接続する接続構造体ＩＰ２９が提供される。前記接続構造体ＩＰ２９は前記下部電磁波遮蔽構造体ＥＳａ２９ａ及び前記下部モールディング膜Ｍａ２９ａを貫通し、前記下部パッケージ基板ＰＢ２９ａと前記上部パッケージ基板ＰＢ２９ｂとを電気的に接続する。
図６１を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図６１に示すように、半導体パッケージＰＫＧ３０は、順に積層された下部半導体パッケージＰＫＧ３０ａ及び上部半導体パッケージＰＫＧ３０ｂを含む。前記下部半導体パッケージＰＫＧ３０ａは、図６０のように、下部パッケージ基板ＰＢ３０ａ、下部半導体チップＣＨ３０ａ、接続部ＩＮＴ３０ａ、下部モールディング膜Ｍａ３０ａ、及び下部電磁波遮蔽構造体ＥＳａ３０ａを含む。前記下部パッケージ基板ＰＢ３０ａ下部にボール構造体ＢＳ３０が提供される。
前記上部半導体パッケージＰＫＧ３０ｂは、図６０のように、上部パッケージ基板ＰＢ３０ｂ、ボンディングワイヤＷＲ３０、上部半導体チップＣＨ３０ｂ、接着部材ＢＡ３０、及び上部モールディング膜Ｍａ３０ｂを含む。
前記上部半導体パッケージＰＫＧ３０ｂは、前記上部モールディング膜Ｍａ３０ｂの上部面及び側面、及び前記上部パッケージ基板ＰＢ３０ｂの側面を覆う上部電磁波遮蔽構造体ＥＳａ３０ｂを含む。前記上部電磁波遮蔽構造体ＥＳａ３０ｂは、順に積層された第１及び第２偏波器Ｐａａ３０、Ｐｂａ３０を含む。
図６２を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図６２に示すように、半導体パッケージＰＫＧ３１は、順に積層された下部半導体パッケージＰＫＧ３１ａ及び上部半導体パッケージＰＫＧ３１ｂ、及び電磁波遮蔽構造体ＥＳａ３１を含む。前記電磁波遮蔽構造体ＥＳａ３１は、前記下部半導体パッケージＰＫＧ３１ａの上部面と側面を覆う下部電磁波遮蔽構造体ＥＳａ３１ａ、及び前記上部半導体パッケージＰＫＧ３１ｂの上部面を覆う上部電磁波遮蔽構造体ＥＳａ３１ｂを含む。前記下部電磁波遮蔽構造体ＥＳａ３１ａは順に積層された第１及び第２偏波器Ｐａａ３１ａ、Ｐｂａ３１ａを含むことができ、前記上部電磁波遮蔽構造体ＥＳａ３１ｂは順に積層された第１及び第２偏波器Ｐａａ３１ｂ、Ｐｂａ３１ｂを含む。
前記下部半導体パッケージＰＫＧ３１ａは、図６０のように、下部パッケージ基板ＰＢ３１ａ、下部半導体チップＣＨ３１ａ、接続部ＩＮＴ３１ａ、下部モールディング膜Ｍａ３１ａを含む。前記下部パッケージ基板ＰＢ３１ａ下部にボール構造体ＢＳ３１が提供される。
前記上部半導体パッケージＰＫＧ３１ｂは、図６０のように、上部パッケージ基板ＰＢ３１ｂ、ボンディングワイヤＷＲ３１、上部半導体チップＣＨ３１ｂ、接着部材ＢＡ３１、及び上部モールディング膜Ｍａ３１ｂを含む。
図６３を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図６３に示すように、半導体パッケージＰＫＧ３２は、順に積層された下部半導体パッケージＰＫＧ３２ａ及び上部半導体パッケージＰＫＧ３２ｂを含む。また、前記半導体パッケージＰＫＧ３２は、前記下部半導体パッケージＰＫＧ３２ａの一部を覆う第１電磁波遮蔽構造体ＥＳａ３２ａ及び前記上部半導体パッケージＰＫＧ３２の上部面を覆う第２電磁波遮蔽構造体ＥＳａ３２ｂを含む。前記第１及び第２電磁波遮蔽構造体ＥＳａ３２ａ、ＥＳａ３２ｂは電磁波遮蔽構造体ＥＳａ３２を構成する。
前記下部半導体パッケージＰＫＧ３１は、下部パッケージ基板ＰＢ３２及び下部半導体チップＣＨ３２ａを含む。前記下部パッケージ基板ＰＢ３２ａと前記下部半導体チップＣＨ３２ａとの間にアンダーフィル部材Ｍａ３２ｂが提供される。前記アンダーフィル部材Ｍａ３２ｂは前記下部半導体チップＣＨ３２ａの側面一部または全部を覆う。前記下部半導体チップＣＨ３２ａはフリップチップ接続部ＩＮＴ３２ａにより前記下部パッケージ基板ＰＢ３２ａに電気的に接続する。前記下部パッケージ基板ＰＢ３２ａ下部にボール構造体ＢＳ３２が提供される。
前記第１電磁波遮蔽構造体ＥＳａ３２ａは前記下部半導体チップＣＨ３２ａの上部面及び側面上に提供される。前記第１電磁波遮蔽構造体ＥＳａ３２ａは順に積層された第１偏波器Ｐａａ３２ａ及び第２偏波器Ｐｂａ３２ａを含む。
前記上部半導体パッケージＰＫＧ３２は、上部パッケージ基板ＰＢ３２ｂ、複数の半導体チップＣＨ３２６、モールディング膜Ｍａ３２ｂを含む。前記上部半導体チップＣＨ３２６は前記上部パッケージ基板ＰＢ３２ｂ上で順に積層される。前記上部半導体チップＣＨ３２６は接着部材ＢＡ３２により接着される。前記上部半導体チップＣＨ３２６と前記上部パッケージ基板ＰＢ３２ｂを電気的に接続するボンディングワイヤＷＲ３２が提供される。前記上部モールディング膜Ｍａ３２ｂは前記上部パッケージ基板ＰＢ３２ｂ上に提供され、前記上部半導体チップＣＨ３２６及び前記ボンディングワイヤＷＲ３２を覆うように提供される。前記第２電磁波遮蔽構造体ＥＳａ３２ｂは前記上部モールディング膜Ｍａ３２ｂの上部面を覆う。前記上部半導体パッケージＰＫＧ３２ｂと前記下部半導体パッケージＰＫＧ３２ａとの間を電気的に接続する接続構造体ＩＰ３２が提供される。前記下部パッケージ基板ＰＢ３２下部にボール構造体ＢＳ３２が提供される。
図６４を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図６４に示すように、半導体パッケージＰＫＧ３３は、順に積層された下部半導体パッケージＰＫＧ３３ａ及び上部半導体パッケージＰＫＧ３３ｂを含む。また、前記半導体パッケージＰＫＧ３３は、前記下部半導体パッケージＰＫＧ３３ａの上部面を覆う第１電磁波遮蔽構造体ＥＳａ３３ａ及び前記上部半導体パッケージＰＫＧ３３ｂの上部面を覆う第２電磁波遮蔽構造体ＥＳａ３３ｂを含む。前記第１及び第２電磁波遮蔽構造体ＥＳａ３３ａ、ＥＳａ３３ｂのそれぞれは、順に積層された第１偏波器Ｐａａ３３ａ、Ｐａａ３３ｂ及び第２偏波器Ｐｂａ３３ａ、Ｐｂａ３３ｂを含む。
前記下部半導体パッケージＰＫＧ３３ａは、図６３のように、下部パッケージ基板ＰＢ３３ａ、下部半導体チップＣＨ３３ａ、アンダーフィル部材Ｍａ３３ｂ、及びフリップチップ接続部ＩＮＴ３３ａを含む。
前記上部半導体パッケージＰＫＧ３３ｂは、上部パッケージ基板ＰＢ３３ｂ、複数の半導体チップＣＨ３３ｂ、モールディング膜Ｍａ３３ｂ、接着部材ＢＡ３３、及びボンディングワイヤＷＲ３３を含む。前記上部半導体パッケージＰＫＧ３３ｂと前記下部半導体パッケージＰＫＧ３３ａとの間を電気的に接続する接続構造体ＩＰ３３が提供される。前記下部パッケージ基板ＰＢ３３下部にボール構造体ＢＳ３３が提供される。
図６５を参照して本発明の技術的思想のさらに他の実施例による半導体パッケージ構造体について説明する。
図６５に示すように、半導体パッケージＰＫＧ３４は、順に積層された下部半導体パッケージＰＫＧ３４ａ、及び上部半導体パッケージＰＫＧ３４ｂを含む。また、前記半導体パッケージＰＫＧ３４は、前記下部半導体パッケージＰＫＧ３４ａの内部に提供された第１電磁波遮蔽構造体ＥＳａ３４ａ及び前記上部半導体パッケージＰＫＧ３４ｂの上部面を覆う第２電磁波遮蔽構造体ＥＳａ３４ｂを含む。前記第１及び第２電磁波遮蔽構造体ＥＳａ３４ａ、ＥＳａ３４ｂのそれぞれは、順に積層された第１偏波器Ｐａａ３４ａ、Ｐａａ３４ｂ及び第２偏波器Ｐｂａ３４ａ、Ｐｂａ３４ｂを含む。
前記下部半導体パッケージＰＫＧ３４は下部パッケージ基板ＰＢ３４ａ及び下部半導体チップＣＨ３４ａを含む。前記下部パッケージ基板ＰＢ３４ａと前記下部半導体チップＣＨ３４ａとの間にアンダーフィル部材Ｍａ３４ｂが提供される。前記下部半導体チップＣＨ３４ａは、フリップチップ接続部ＩＮＴ３４ａにより前記下部パッケージ基板ＰＢ３４ａに電気的に接続する。前記第１電磁波遮蔽構造体ＥＳａ３４ａは前記下部半導体チップＣＨ３４ａを覆う。さらに、前記下部半導体パッケージＰＫＧ３４ａは前記第１電磁波遮蔽構造体ＥＳａ３４ａ上に提供された下部モールディング膜Ｍａ３４ａを含む。
前記上部半導体パッケージＰＫＧ３４ｂは、図６３のように、上部パッケージ基板ＰＢ３４ｂ、複数の半導体チップＣＨ３４ｂ、ボンディングワイヤＷＲ３４、及び上部モールディング膜Ｍａ３４ｂを含む。
前記上部半導体パッケージＰＫＧ３４ｂと前記下部半導体パッケージＰＫＧ３４ａとの間を電気的に接続する接続構造体ＩＰ３４が提供される。前記下部パッケージ基板ＰＢ３４ａ下部にボール構造体ＢＳ３４が提供される。
以下に、本発明の技術的思想による実施例による電子装置について説明する。
図６６を参照して本発明の技術的思想の一実施例による電子装置について説明する。
図６６に示すように、回路基板１００ａ上に互いに離隔された第１半導体パッケージＰＫＧＡ１、第２半導体パッケージＰＫＧＢ１、第３半導体パッケージＰＫＧＣ１、及びアンテナユニットＡＴ１が提供される。前記回路基板１００ａはボードまたは印刷回路基板とすることができる。前記第１半導体パッケージＰＫＧＡ１は第１半導体チップＰＣＨ１ａを含み、前記第２半導体パッケージＰＫＧＢ１は第２半導体チップＰＣＨ１ｂを含み、前記第３半導体パッケージＰＫＧＣ１は第３半導体チップＰＣＨ１ｃを含む。
いくつかの実施例において、前記第１半導体パッケージＰＫＧＡ１の上部面及び側面を覆う第１電磁波遮蔽構造体ＥＳＳ１＿１が提供され、前記第２半導体パッケージＰＫＧＢ１の上部面及び側面を覆う第２電磁波遮蔽構造体ＥＳＳ１＿２が提供される。前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２のそれぞれは、第１偏波器ＥＳＳ１＿１ａ、ＥＳＳ１＿２ａ及び第２偏波器ＥＳＳ１＿１ｂ、ＥＳＳ１＿２ｂを含む。
いくつかの実施例において、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２は絶縁性とすることができる。しかしながら、本発明の技術的思想はこれに限定されず、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２は導電性であるか、または導電性物質を含む構造体とすることができる。
前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１と前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２との間の位置関係は例示的なものであって、本発明の技術的思想はこれに限定されない。例えば、第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１のうちのいずれか１つは前述の実施例において説明したように、電磁波遮蔽構造体によって保護される半導体素子または半導体パッケージのうちのいずれか１つとすることができる。
前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１、及び前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２を覆う導電性電磁波遮蔽構造体ＣＳ１が提供される。前記導電性電磁波遮蔽構造体ＣＳ１は、上部プレートＣＳＴ１及び前記上部プレートＣＳＴ１の端から前記回路基板１００ａに延長された側壁構造体ＣＳＳ１を含むことができる。前記導電性電磁波遮蔽構造体ＣＳ１はシールドカンとすることができる。前記導電性電磁波遮蔽構造体ＣＳ１はステンレスまたはチタンを含む金属材質からなることができる。
前記導電性電磁波遮蔽構造体ＣＳ１と前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２との間には空間ＡＳ１が形成される。
前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１との間には、前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１の側壁を覆う前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２が提供される。よって、前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１のうちいずれか１つのパッケージから発生する電磁波は、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２により遮断されて隣接する他の半導体パッケージに影響を与えないものとすることができる。
また、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２及び前記導電性電磁波遮蔽構造体ＣＳ１によって、外部から発生した電磁波から前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１を保護することができ、反対に前記第１及び第２半導体パッケージＰＫＧＡ１、ＰＫＧＢ１から発生する電磁波から外部の電子機器や人体を保護することができる。すなわち、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２及び前記導電性電磁波遮蔽構造体ＣＳ１は外部の電磁波から前記第１及び第２半導体チップＰＣＨ１ａ、ＰＣＨ１ｂを保護することができる。また、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２及び前記導電性電磁波遮蔽構造体ＣＳ１は、前記第１及び第２半導体チップＰＣＨ１ａ、ＰＣＨ１ｂから発生する電磁波が外部の電子機器及び人体に影響を与えることを防止することができる。
一方、前記導電性電磁波遮蔽構造体ＥＳ１は前記回路基板１００ａの接地パッドＧＰａを介して接地されることができる。しかしながら、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２は接地されない場合もある。よって、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２を別に接地させなくても、前記第１及び第２電磁波遮蔽構造体ＥＳＳ１＿１、ＥＳＳ１＿２を用いて電磁波を遮断させることができる。
図６７を参照して本発明の技術的思想の他の実施例による電子装置について説明する。
図６７を参照すると、図６６のように、回路基板１００ｂ上に互いに離隔された第１半導体パッケージＰＫＧＡ２、第２半導体パッケージＰＫＧＢ２、第３半導体パッケージＰＫＧＣ２及びアンテナユニットＡＴ２が提供される。前記第１半導体パッケージＰＫＧＡ２は第１半導体チップＰＣＨ２ａを含み、前記第２半導体パッケージＰＫＧＢ２は第２半導体チップＰＣＨ２ｂを含み、前記第３半導体パッケージＰＫＧＣ２は第３半導体チップＰＣＨ２ｃを含む。
前記第１半導体パッケージＰＫＧＡ２の上部面及び側面を覆う第１電磁波遮蔽構造体ＥＳＳ２が提供される。前記第１電磁波遮蔽構造体ＥＳＳ２は前述の実施例のように第１偏波器及び第２偏波器を含む。前記第１電磁波遮蔽構造体ＥＳＳ２は絶縁性または導電性とすることができる。
前記回路基板１００ｂ上に前記第１及び第２半導体パッケージＰＫＧＡ２、ＰＫＧＢ２、及び前記第１電磁波遮蔽構造体ＥＳＳ２を覆う導電性電磁波遮蔽構造体ＣＳ２が提供される。前記導電性電磁波遮蔽構造体ＣＳ２は、前記回路基板１００ｂの接地パッドＧＰｂを介して前記回路基板１００ｂに接地される。
したがって、前記第１電磁波遮蔽構造体ＥＳＳ２は、前記第１半導体パッケージＰＫＧＡ２内の前記第１半導体チップＰＣＨ２ａの上部面及び側面を覆うように提供される。そして、前記第１電磁波遮蔽構造体ＥＳＳ２の一部分は前記第１及び第２半導体パッケージＰＫＧＡ２、ＰＫＧＢ２との間に位置する。よって、前記第１電磁波遮蔽構造体ＥＳＳ２は、前記第１半導体パッケージＰＫＧＡ２から発生する電磁波から前記第２半導体パッケージＰＫＧＢ２を保護することができ、前記第２半導体パッケージＰＫＧＢ２から発生する電磁波から前記第１半導体パッケージＰＫＧＡ２を保護することができる。
図６８を参照して本発明の技術的思想のさらに他の実施例による電子装置について説明する。
図６８に示すように、回路基板１００ｃ上に互いに離隔された第１半導体パッケージＰＫＧＡ３、第２半導体パッケージＰＫＧＢ３、第３半導体パッケージＰＫＧＣ３、及びアンテナユニットＡＴ３が提供される。前記第１半導体パッケージＰＫＧＡ３は第１半導体チップＰＣＨ３ａを含み、前記第２半導体パッケージＰＫＧＢ３は第２半導体チップＰＣＨ３ｂを含み、前記第３半導体パッケージＰＫＧＣ３は第３半導体チップＰＣＨ３ｃを含む。
前記第１半導体パッケージＰＫＧＡ３の上部面及び側面を覆いながら、前記第２半導体パッケージＰＫＧＢ２の上部面及び側面を覆う第１電磁波遮蔽構造体ＥＳＳ３が提供される。前記第１電磁波遮蔽構造体ＥＳＳ３は前述の実施例のように第１偏波器及び第２偏波器を含む。また、前記第１電磁波遮蔽構造体ＥＳＳ３は絶縁性または導電性とすることができる。前記第１電磁波遮蔽構造体ＥＳＳ３は、前記パッケージの上部面を覆う部分ＥＳＳ３ｔ、パッケージの側面を覆う部分ＥＳＳ３ｓ、及び前記回路基板１００ｃを覆う部分ＥＳＳ３ｂを含む。
前記第１及び第２半導体パッケージＰＫＧＡ３、ＰＫＧＢ３、及び前記第１電磁波遮蔽構造体ＥＳＳ３を覆う導電性電磁波遮蔽構造体ＣＳ３が提供される。前記導電性電磁波遮蔽構造体ＣＳ３は前記回路基板１００ｃの接地パッドＧＰｃを介して前記回路基板１００ｃに接地される。
図６９を参照して本発明の技術的思想のさらに他の実施例による電子装置について説明する。
図６９に示すように、回路基板１００ｄ上に互いに離隔された第１半導体パッケージＰＫＧＡ４、第２半導体パッケージＰＫＧＢ４、第３半導体パッケージＰＫＧＣ４、及びアンテナユニットＡＴ４が提供される。前記第１半導体パッケージＰＫＧＡ４は第１半導体チップＰＣＨ４ａを含み、前記第２半導体パッケージＰＫＧＢ４は第２半導体チップＰＣＨ４ｂを含み、前記第３半導体パッケージＰＫＧＣ４は第３半導体チップＰＣＨ４ｃを含む。
前記第１半導体パッケージＰＫＧＡ４及び前記第２半導体パッケージＰＫＧＢ４の上部面を同時に覆いながら、互いに対向しない前記第１及び第２半導体パッケージＰＫＧＡ４、ＰＫＧＢ４の側面を覆う第１電磁波遮蔽構造体ＥＳＳ４が提供される。すなわち、前記第１電磁波遮蔽構造体ＥＳＳ４は、前記第１及び第２半導体パッケージＰＫＧＡ４、ＰＫＧＢ４との間を空間ＡＳ４ａとして残しておいて、前記第１及び第２半導体パッケージＰＫＧＡ４、ＰＫＧＢ４を覆う。前記第１電磁波遮蔽構造体ＥＳＳ４は第１偏波器及び第２偏波器を含む。前記第１電磁波遮蔽構造体ＥＳＳ４は絶縁性とすることができる。それとは異なって、前記第１電磁波遮蔽構造体ＥＳＳ４は導電性物質を含むことができる。
前記第１及び第２半導体パッケージＰＫＧＡ４、ＰＫＧＢ４、及び前記第１電磁波遮蔽構造体ＥＳＳ４を覆う導電性電磁波遮蔽構造体ＣＳ４が提供される。前記導電性電磁波遮蔽構造体ＣＳ４は前記回路基板１００ｄの接地パッドＧＰｄを介して前記回路基板１００ｄに接地される。
図７０を参照して本発明の技術的思想の他の実施例による電子装置について説明する。
図７０に示すように、回路基板１００ｅ上に互いに離隔された第１半導体パッケージＰＫＧＡ５、第２半導体パッケージＰＫＧＢ５、第３半導体パッケージＰＫＧＣ５、及びアンテナユニットＡＴ５が提供される。前記第１半導体パッケージＰＫＧＡ５は第１半導体チップＰＣＨ５ａを含み、前記第２半導体パッケージＰＫＧＢ５は第２半導体チップＰＣＨ５ｂを含み、前記第３半導体パッケージＰＫＧＣ５は第３半導体チップＰＣＨ５ｃを含む。
前記第１〜第３半導体パッケージＰＫＧＡ５、ＰＫＧＢ５、ＰＫＧＣ５が提供された前記回路基板１００ｅの表面上に提供され、前記第１〜第３半導体パッケージＰＫＧＡ５、ＰＫＧＢ５、ＰＫＧＣ５を覆う絶縁性電磁波遮蔽構造体ＥＳＳ５が提供される。この場合に、前記絶縁性電磁波遮蔽構造体ＥＳＳ５は前記アンテナユニットＡＴ５を覆わない場合もある。
前記絶縁性電磁波遮蔽構造体ＥＳＳ５の一部を覆い、前記第１及び第２半導体パッケージＰＫＧＡ５、ＰＫＧＢ５を覆う導電性電磁波遮蔽構造体ＣＳ５が提供される。この場合に、前記導電性電磁波遮蔽構造体ＣＳ５は、前記絶縁性電磁波遮蔽構造体ＥＳＳ５を貫通し、前記回路基板１００ｅの接地パッドＧＰｅを介して前記回路基板１００ｅに接地される。
前記絶縁性電磁波遮蔽構造体ＥＳＳ５は、前記導電性電磁波遮蔽構造体ＣＳ５内のパッケージを覆う第１部分ＥＳＳ５ａ、前記導電性電磁波遮蔽構造体ＣＳ５外のパッケージを覆う第２部分ＥＳＳ５ｂ、及び前記回路基板１００ｅを覆う第３部分ＥＳＳ５ｃを含む。前記絶縁性電磁波遮蔽構造体ＥＳＳ５の前記第１部分ＥＳＳ５ａは閉鎖部分（enclosed portion）とすることができ、前記絶縁性電磁波遮蔽構造体ＥＳＳ５の前記第２部分ＥＳＳ５は露出部分（exposed portion）とすることができる。前記導電性電磁波遮蔽構造体ＥＳ５は前記絶縁性電磁波遮蔽構造体ＥＳＳ５の前記閉鎖部分ＥＳＳ５ａを覆うように配置されることができる。よって、第１及び第２半導体パッケージＰＫＧＡ５、ＰＫＧＢ５は、前記導電性電磁波遮蔽構造体ＣＳ５及び前記絶縁性電磁波遮蔽構造体ＥＳＳ５によって二重に電磁波から遮蔽され、前記第３半導体パッケージＰＫＧＣ５は前記絶縁性電磁波遮蔽構造体ＥＳＳ５によって電磁波から遮蔽されることができる。
図７１を参照して本発明の技術的思想の他の実施例による電子装置について説明する。
図７１に示すように、回路基板１００ｆ上に互いに離隔された第１半導体パッケージＰＫＧＡ６、第２半導体パッケージＰＫＧＢ６、及びアンテナユニットＡＴ６が提供される。
前記回路基板１００ｆ上に前記第１及び第２半導体パッケージＰＫＧＡ６、ＰＫＧＢ６を覆い、前記アンテナユニットＡＴ６は覆わない絶縁性電磁波遮蔽構造体ＥＳＳ６が提供される。前記絶縁性電磁波遮蔽構造体ＥＳＳ６は前記第１及び第２半導体パッケージＰＫＧＡ６、ＰＫＧＢ６の上部面を覆う部分、前記第１及び第２半導体パッケージＰＫＧＡ６、ＰＫＧＢ６の側面を覆う部分、及び前記回路基板１００ｆの上部面を覆う部分を含む。よって、前記第１及び第２半導体パッケージＰＫＧＡ６、ＰＫＧＢ６の上部面と側面は前記絶縁性電磁波遮蔽構造体ＥＳＳ６により電磁波から遮蔽されることができる。前記絶縁性電磁波遮蔽構造体ＥＳＳ６は前述の実施例において説明したように、順に積層された第１偏波器及び第２偏波器を含む。
図７２を参照して本発明の技術的思想の他の実施例による電子装置について説明する。
図７２に示すように、回路基板１００ｇ上に互いに離隔された第１半導体パッケージＰＫＧＡ７、第２半導体パッケージＰＫＧＢ７、及びアンテナユニットＡＴ７が提供される。
前記回路基板１００ｇ上に前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７を覆い、前記アンテナユニットＡＴ７は覆わない絶縁性電磁波遮蔽構造体ＥＳＳ７が提供される。
前記絶縁性電磁波遮蔽構造体ＥＳＳ６は、前記第１半導体パッケージＰＫＧＡ７の上部面を覆いながら前記第２半導体パッケージＰＫＧＢ７の上部面を覆うように延長される。よって、前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７との間に第１空間ＡＳ７ａが形成される。また、前記絶縁性電磁波遮蔽構造体ＥＳＳ６は、前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の上部面から前記回路基板１００ｇの上部面を覆うように延長される。前記絶縁性電磁波遮蔽構造体ＥＳＳ６は、前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の側面を覆い、前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の上部面を覆う。
前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の側面を覆う前記絶縁性電磁波遮蔽構造体ＥＳＳ６の部分と前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の側面との間には第２空間ＡＳ７ｂが形成される。すなわち、前記絶縁性電磁波遮蔽構造体ＥＥＳＳ７は前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の側面を直接的に覆わないで、前記第１及び第２半導体パッケージＰＫＧＡ７、ＰＫＧＢ７の側面と離隔される。
一方、図６６〜図７２で説明した半導体パッケージと電磁波遮蔽構造体との間の配置形態は例示的なものであって、本発明の技術的思想は図１〜図１１、及び図２０〜図６６の実施例のうちのいずれか１つまたは２つ以上の実施例が適用されて電磁波から保護または遮断される半導体パッケージが、図６６〜図７２で説明した回路基板上に配置されることを含む。
本発明の技術的思想の実施例による電子システムについて説明する。
図７３に示すように、電子装置２００は、保存装置２１０、制御装置２２０及び入力／出力装置２３０を含む。前記入力／出力装置２３０は、入力装置２３３、ディスプレイ装置２３６、及び無線通信装置２３９を含む。
前記保存装置２１０は、ハードディスクドライブ保存装置、不揮発性メモリ（例えば、フラッシュメモリまたはその他のＥＥＰＲＯＭ）、揮発性メモリ（例えば、バッテリ基板ＳＤＲＡＭまたはＤＲＡＭ）のような１つ以上の相異する類型の保存装置を含む。前記保存装置２１０は、本発明の技術的思想による実施例のうちいずれか１つを含む。例えば、前記保存装置２１０は本発明の技術的思想による半導体パッケージのうち少なくとも１つを含む。
前記制御装置２２０は電子装置２００の動作を制御するのに用いることができる。例えば、前記制御装置２２０はマイクロプロセッサなどを含む。前記制御装置２２０は本発明の技術的思想による実施例のうちいずれか１つを含む。例えば、前記制御装置２２０は本発明の技術的思想による半導体パッケージのうち少なくとも１つを含む。
前記入力／出力装置２３０は、電子装置２００にデータが供給されるようにして電子装置２００から外部装置にデータが提供できるようにするために用いることができる。例えば、ディスプレイスクリーン、ボタン、フォト、タッチスクリーン、ジョイ・スティック、クリックホイール、スクロ−リングホイール、タッチパッド、キーパッド、キーボード、マイク、カメラなどを含むことができる。
無線通信装置２３９は、１つ以上の集積回路、電力増幅器回路、受動ＲＦコンポネント、１つ以上のアンテナ、及びＲＦ無線信号を処理するためのその他の回路に形成されるラジオ−周波数ＲＦ送受信機回路のような通信回路を含む。無線信号はさらに光を用いて（例えば、赤外線通信を用いて）送信することができる。
本発明の技術的思想の実施例による電子装置について説明する。
図７４に示すように、内部空間を有するハウジング３００が提供される。前記ハウジング３００は、プラスチック、ガラス、セラミックスまたは金属のような物質、またはこれら物質が混合した形態に形成することができる。前記ハウジング３００の内部面に第１絶縁性電磁波遮蔽構造体３１５が提供される。前記第１絶縁性電磁波遮蔽構造体３１５は順に積層された第１及び第２偏波器３１０、３１３を含む。
いくつかの実施例において、電子装置が前記第１絶縁性電磁波遮蔽構造体３１５を採択することで、前記ハウジング３００を構成する物質のうち実質的に電磁波を遮断することができないプラスチックの比重を高めることができる。すなわち、電子装置が前記第１絶縁性電磁波遮蔽構造体３１５を採択することで、前記ハウジング３００においてプラスチックよりも相対的に重いながら電磁波を遮断することができる金属の比重を減少させることができるため、電子装置の全体重さを減少させることができる。
前記ハウジング３００の内部空間に処理装置３２０が提供される。前記処理装置３２０は制御装置及び保存装置を含むことができる。また、前記処理装置３２０は前述した本発明の技術的思想の実施例による半導体素子、半導体パッケージ、または電子装置を含むことができる。例えば、前記処理装置３２０は図６６で説明した導電性遮蔽構造体ＣＳ１のような導電性電磁波遮蔽構造体ＣＳを含み、図６６で説明した絶縁性電磁波遮蔽構造体ＥＳＳ１＿１のような絶縁性電磁波遮蔽構造体ＩＳを含むことができる。そして、前記絶縁性電磁波遮蔽構造体ＩＳは前記導電性電磁波遮蔽構造体ＣＳ内に提供される。よって、前記処理装置ＩＳを構成する電子部品は前記絶縁性電磁波遮蔽構造体ＩＳと前記導電性電磁波遮蔽構造体ＣＳによって二重に電磁波から遮蔽されることができる。
前記ハウジング３００の内部空間に電源接続部３５３により前記処理装置３２０と接続された電源供給部３５０が提供される。例えば、電子装置が携帯用電子機器である場合に、前記電源供給部３５０はバッテリとすることができる。
前記ハウジング３００の一側に提供または結合され、前記処理装置３２０と接続部３６３により電気的に接続された入力／出力装置３６０が提供される。前記入力／出力装置３６０は、ディスプレイ、タッチスクリーンなどを含む。ここで、ディスプレイのディスプレイ面は前記ハブジング３００の外部に露出する。前記ハウジング３００内部及び前記ハウジング３００の一部に提供された無線通信ユニット３３９を含む。前記無線通信ユニット３３９は、送受信機回路部分３３０、アンテナ３３３、及び前記アンテナ３３３と前記送受信機回路部分３３０とを接続する接続部３３６を含む。
本発明の実施例によれば、互いに直交する透過軸を有する第１及び第２偏波器を含む電磁波遮蔽構造体が提供される。このような電磁波遮蔽構造体は外部の電磁波から、半導体素子、半導体パッケージ、電子装置、及び電子システムを保護することができる。また、電磁波遮蔽構造体は、半導体素子、半導体パッケージ、電子装置、及び電子システムから発生する電磁波が外部の電子機器及び人体に影響を及ぼすことを防止することができる。また、互いに隣接する第１及び第２半導体チップとの間に提供された電磁波遮蔽構造体によって、第１半導体チップから発生する電磁波から第２半導体チップを保護することができる。
以上、添付した図面を参照して本発明の実施例を概略的に説明したが、本発明が属する技術分野にて通常の知識を有する者であれば本発明がその技術的思想や必須の特徴を変更せずに、他の具体的な形態として実施できるものと理解することができる。したがって、以上に記述した実施例はすべての面から例示的なものであって、限定されないことを理解すべきである。
本発明の技術的思想の実施例による半導体素子、半導体パッケージ、及び電子装置は、電子製品を構成する部品を生産する産業分野及び電子製品を生産する産業分野に多様に適用可能である。
１００ａ〜１００ｇ 回路基板
ＰＫＧＡ１〜ＰＫＧＡ７、ＰＫＧＢ１〜ＰＫＧＢ７、ＰＫＧＣ１〜ＰＫＧＣ７ 半導体パッケージ
ＰＣＨ 半導体チップ
ＥＳＳ１〜ＥＳＳ７ 絶縁性電磁波遮蔽構造体
ＥＳＳ１＿１ａ、ＥＳＳ１＿２ａ 第１偏波器
ＥＳＳ１＿１ｂ、ＥＳＳ１＿２ｂ 第２偏波器
ＣＳ１〜ＣＳ７ 導電性電磁波遮蔽構造体
ＡＳ１〜ＡＳ７ 空間
ＡＴ１〜ＡＴ７ アンテナユニット
ＧＰａ〜ＧＰｅ 接地パッド

Claims (8)

  1. 回路基板と、
    前記回路基板上に設けられた第１半導体パッケージと、
    前記回路基板上に設けられ、前記第１半導体パッケージと離隔された第２半導体パッケージと、
    前記第１半導体パッケージの上部面及び側面上に設けられた絶縁性電磁波遮蔽構造体と、
    前記回路基板上に設けられ、前記第１半導体パッケージ及び第２半導体パッケージ、及び前記絶縁性電磁波遮蔽構造体を覆う導電性電磁波遮蔽構造体と、
    を備えることを特徴とする電子装置。
  2. 前記絶縁性電磁波遮蔽構造体は、第１透過軸を有する第１偏波器、及び前記第１透過軸と直交する第２透過軸を有する第２偏波器を含むことを特徴とする請求項１に記載の電子装置。
  3. 第１半導体チップと、
    第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとの間の絶縁性電磁波遮蔽構造体と、
    を備え、
    前記絶縁性電磁波遮蔽構造体は、第１透過軸を有する第１偏波器及び前記第１透過軸と異なる第２透過軸を有する第２偏波器を含むことを特徴とする電子装置。
  4. パッケージ基板をさらに備え、
    前記第１半導体チップ及び前記第２半導体チップは、前記パッケージ基板上に設けられることを特徴とする請求項３に記載の電子装置。
  5. 前記第１半導体チップ及び前記第２半導体チップは、前記パッケージ基板上に垂直積層されることを特徴とする請求項４に記載の電子装置。
  6. 前記第１半導体チップ及び前記第２半導体チップは、前記パッケージ基板上に水平方向に互いに離隔されていることを特徴とする請求項４に記載の電子装置。
  7. 電気的に接地させるための接地パッドを備える回路基板と、
    前記回路基板上に配置された少なくとも１つの第１半導体チップパッケージと、
    閉鎖部分及び露出部分を含む絶縁性電磁波遮蔽構造体と、
    前記絶縁性電磁波遮蔽構造体の前記閉鎖部分を覆い、前記接地パッドと接触するために前記絶縁性電磁波遮蔽構造体を貫通する導電性電磁波遮蔽構造体と、
    を備え、
    前記絶縁性電磁波遮蔽構造体の前記閉鎖部分は、前記回路基板及び少なくとも１つの第１半導体チップパッケージ上に配置されていることを特徴とする電子装置。
  8. 前記回路基板上に配置され、前記導電性電磁波遮蔽構造体の外部に配置された半導体チップをさらに備え、
    前記絶縁性電磁波遮蔽構造体の前記露出部分は、前記回路基板及び前記半導体チップ上に配置されていることを特徴とする請求項７に記載の電子装置。
JP2012120828A 2011-05-30 2012-05-28 半導体素子、半導体パッケージ、及び電子装置 Active JP6041533B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0051631 2011-05-30
KR1020110051631A KR101862370B1 (ko) 2011-05-30 2011-05-30 반도체 소자, 반도체 패키지 및 전자 장치

Publications (2)

Publication Number Publication Date
JP2012248848A true JP2012248848A (ja) 2012-12-13
JP6041533B2 JP6041533B2 (ja) 2016-12-07

Family

ID=47173508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012120828A Active JP6041533B2 (ja) 2011-05-30 2012-05-28 半導体素子、半導体パッケージ、及び電子装置

Country Status (6)

Country Link
US (2) US8736032B2 (ja)
JP (1) JP6041533B2 (ja)
KR (1) KR101862370B1 (ja)
CN (1) CN102867813B (ja)
DE (1) DE102012104345B4 (ja)
TW (1) TWI557873B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220674A (ja) * 2018-06-14 2019-12-26 環旭電子股▲分▼有限公司 ＳｉＰモジュール及びその製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140059569A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 지그재그형 패드 배선 구조를 포함하는 반도체 소자
TWI553825B (zh) * 2013-01-11 2016-10-11 日月光半導體製造股份有限公司 堆疊式封裝模組與其製造方法
TWI497680B (zh) * 2013-03-01 2015-08-21 Advanced Semiconductor Eng 半導體封裝結構與其製造方法
CN107658275A (zh) * 2013-05-31 2018-02-02 日月光半导体制造股份有限公司 堆叠式多封装模块及其制造方法
US9655253B2 (en) * 2013-07-25 2017-05-16 Cyntec Co., Ltd. Method of fabrication of encapsulated electronics devices mounted on a redistribution layer
US9160825B2 (en) * 2013-10-30 2015-10-13 Taiyo Yuden Co., Ltd. Communication module
JP5505915B1 (ja) * 2013-10-30 2014-05-28 太陽誘電株式会社 通信モジュール
TWI549233B (zh) * 2014-01-17 2016-09-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9406650B2 (en) 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US20150287697A1 (en) 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
CN105336629B (zh) * 2014-08-08 2018-11-27 日月光半导体制造股份有限公司 电子封装模块的制造方法以及电子封装模块
KR102334399B1 (ko) * 2014-12-09 2021-12-02 주식회사 솔루엠 반도체 패키지
US9748184B2 (en) * 2015-10-15 2017-08-29 Micron Technology, Inc. Wafer level package with TSV-less interposer
KR101712288B1 (ko) * 2015-11-12 2017-03-03 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
CN109155303B (zh) * 2016-04-19 2020-05-22 天工方案公司 射频模块的选择性屏蔽
US10224255B2 (en) * 2016-06-14 2019-03-05 Nxp Usa, Inc. Shielded and packaged electronic devices, electronic assemblies, and methods
TWI692935B (zh) 2016-12-29 2020-05-01 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10553542B2 (en) * 2017-01-12 2020-02-04 Amkor Technology, Inc. Semiconductor package with EMI shield and fabricating method thereof
US10056337B2 (en) * 2017-01-23 2018-08-21 International Business Machines Corporation Thin 3D die with electromagnetic radiation blocking encapsulation
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
US10522505B2 (en) * 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US10510679B2 (en) * 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US11355452B2 (en) 2018-08-10 2022-06-07 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10804217B2 (en) 2018-08-10 2020-10-13 STATS ChipPAC Pte. Ltd. EMI shielding for flip chip package with exposed die backside
US10438901B1 (en) * 2018-08-21 2019-10-08 Qualcomm Incorporated Integrated circuit package comprising an enhanced electromagnetic shield
KR102662146B1 (ko) 2018-12-17 2024-05-03 삼성전자주식회사 반도체 패키지
CN110534502B (zh) * 2019-07-26 2021-12-10 南通通富微电子有限公司 封装结构
KR102304963B1 (ko) * 2019-10-18 2021-09-27 엔트리움 주식회사 반도체 패키지
CN114792634B (zh) * 2022-06-27 2022-08-26 威海市泓淋电力技术股份有限公司 一种柔性封装结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132150A (ja) * 1983-01-18 1984-07-30 Hitachi Metals Ltd ハイブリツドｉｃ
JP2002335094A (ja) * 2001-03-19 2002-11-22 Hewlett Packard Co <Hp> 基板レベルのｅｍｉシールド
JP2002334954A (ja) * 2001-05-08 2002-11-22 Tdk Corp 電子装置およびその製造方法ならびに電子部品保護用キャップおよびその製造方法
JP2003174280A (ja) * 2001-12-07 2003-06-20 Hitachi Metals Ltd 電磁波吸収体およびその製造方法ならびに電子機器
JP2003273571A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 素子間干渉電波シールド型高周波モジュール
JP2006216770A (ja) * 2005-02-03 2006-08-17 Sony Corp 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117224B (fi) * 1994-01-20 2006-07-31 Nec Tokin Corp Sähkömagneettinen häiriönpoistokappale, ja sitä soveltavat elektroninen laite ja hybridimikropiirielementti
EP1444701A4 (en) * 2001-07-27 2005-01-12 Eikos Inc CONFORMAL COATINGS CONTAINING CARBON NANOTUBES
WO2004093505A2 (en) * 2003-04-15 2004-10-28 Wavezero, Inc. Emi shielding for electronic component packaging
US7928538B2 (en) * 2006-10-04 2011-04-19 Texas Instruments Incorporated Package-level electromagnetic interference shielding
WO2008129886A1 (ja) * 2007-04-16 2008-10-30 Sharp Kabushiki Kaisha 表示装置、表示装置の駆動装置、電子機器
US7821110B2 (en) * 2007-05-11 2010-10-26 International Business Machines Corporation Circuit structures and methods with BEOL layer(s) configured to block electromagnetic interference
US8178956B2 (en) 2007-12-13 2012-05-15 Stats Chippac Ltd. Integrated circuit package system for shielding electromagnetic interference
KR100877551B1 (ko) 2008-05-30 2009-01-07 윤점채 전자파 차폐 기능을 갖는 반도체 패키지, 그 제조방법 및 지그
US7851893B2 (en) * 2008-06-10 2010-12-14 Stats Chippac, Ltd. Semiconductor device and method of connecting a shielding layer to ground through conductive vias
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR101046250B1 (ko) 2008-12-18 2011-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 전자파 차폐장치
US20100157566A1 (en) * 2008-12-19 2010-06-24 Robert Bogursky Electronic shield assembly and methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132150A (ja) * 1983-01-18 1984-07-30 Hitachi Metals Ltd ハイブリツドｉｃ
JP2002335094A (ja) * 2001-03-19 2002-11-22 Hewlett Packard Co <Hp> 基板レベルのｅｍｉシールド
JP2002334954A (ja) * 2001-05-08 2002-11-22 Tdk Corp 電子装置およびその製造方法ならびに電子部品保護用キャップおよびその製造方法
JP2003174280A (ja) * 2001-12-07 2003-06-20 Hitachi Metals Ltd 電磁波吸収体およびその製造方法ならびに電子機器
JP2003273571A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 素子間干渉電波シールド型高周波モジュール
JP2006216770A (ja) * 2005-02-03 2006-08-17 Sony Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019220674A (ja) * 2018-06-14 2019-12-26 環旭電子股▲分▼有限公司 ＳｉＰモジュール及びその製造方法

Also Published As

Publication number Publication date
US8736032B2 (en) 2014-05-27
CN102867813B (zh) 2016-10-12
TWI557873B (zh) 2016-11-11
US20120306062A1 (en) 2012-12-06
US9496226B2 (en) 2016-11-15
JP6041533B2 (ja) 2016-12-07
US20140225236A1 (en) 2014-08-14
CN102867813A (zh) 2013-01-09
KR101862370B1 (ko) 2018-05-29
DE102012104345A1 (de) 2012-12-06
KR20120133119A (ko) 2012-12-10
DE102012104345B4 (de) 2022-12-29
TW201250980A (en) 2012-12-16

Similar Documents

Publication Publication Date Title
JP6041533B2 (ja) 半導体素子、半導体パッケージ、及び電子装置
TWI628778B (zh) 半導體封裝結構及其形成方法
US8421244B2 (en) Semiconductor package and method of forming the same
US9583430B2 (en) Package-on-package device
US9041205B2 (en) Reliable microstrip routing for electronics components
US9245816B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US20140124907A1 (en) Semiconductor packages
US11452199B2 (en) Electronic module with single or multiple components partially surrounded by a thermal decoupling gap
KR102041243B1 (ko) 반도체 패키지
TW201843824A (zh) 扇出型感測器封裝以及包含該封裝的光學指紋感測器模組
US20140124906A1 (en) Semiconductor package and method of manufacturing the same
TWI698966B (zh) 電子封裝件及其製法
US20110317381A1 (en) Embedded chip-on-chip package and package-on-package comprising same
KR101801945B1 (ko) 반도체 칩 및 이를 갖는 반도체 패키지
KR20100075204A (ko) 스터드 범프를 이용한 적층형 반도체 패키지, 반도체 패키지 모듈, 및 그 제조방법
KR20130007371A (ko) 반도체 패키지
KR101717982B1 (ko) 커플링 도전 패턴을 포함하는 반도체 장치
KR20120038811A (ko) 반도체 장치 및 그 제조 방법
US10049999B2 (en) Electronic device
KR20190050606A (ko) Pop 반도체 패키지 및 그를 포함하는 전자 시스템
TW202145391A (zh) 混合封裝裝置以及製造方法
US20190252325A1 (en) Chip package structure and manufacturing method thereof
KR20170029056A (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150413

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161108

R150 Certificate of patent or registration of utility model

Ref document number: 6041533

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250