KR102304963B1 - 반도체 패키지 - Google Patents

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KR102304963B1
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Abstract

반도체 패키지가 개시된다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 실장되는 반도체 소자; 상기 기판의 적어도 일부 및 상기 반도체 소자를 둘러싸는 덮개층; 및 반도체 패키지의 외표면에 제공되며, 질화붕소 및 상기 질화붕소의 표면에 형성되는 전도성 피막을 포함하는 외부 차폐층;을 포함하는, 반도체 패키지가 제공될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 중성자, 전기장, 자기장 차폐 성능 및 방열 성능이 우수한 반도체 패키지에 관한 것이다.
전기 전자 산업과 정보통신기술의 급속한 발전은, 인류 생활에 많은 편리함과 윤택함을 제공하고 있다. 그러나 전기 전자 산업과 정보통신기술의 발전에 따른 장점 외에도 여러 가지 부작용을 낳고 있는데, 그 중의 하나가 전자기파의 유해성이다.
전자기파란, 전기장과 자기장이 합성된 파동이 공간으로 퍼져 나가는 것을 지칭한다. 전자기파를 구성하는 전기장은 도체를 이용하면 쉽게 차폐될 수 있다. 예컨대 전기장은, 건물의 지붕이나, 벽면, 바닥 등을 땅에 접지시키거나 접지된 알루미늄 같은 차폐 물질을 이용하면 차폐될 수 있다.
다만, 전자기파를 구성하는 자기장의 경우 투자율이 높은 특수 소재를 사용하여야만이 차폐가 가능하다. 이러한 자기장은 인체에 특히 유해하며, 산업 및 가정용 기기에 노이즈 또는 오동작을 유발할 수 있다.
따라서, 세계 각국에서는 이러한 전자기파의 유해성을 인식하여 전자기파 장애(EMI)와 전자기파 내성(EMS) 규격을 정하여 실시함으로써, 전자기파에 의한 기기의 오동작 방지 및 유해 환경으로부터 사용자들을 보호하기 위하여 노력하고 있다.
최근, 중성자로 인한 반도체 장치들의 불량 발생에 대한 연구가 진행되고 있는데, 반도체 선폭이 감소할수록 중성자에 의한 불량 발생 빈도는 증가하는 것으로 보고되고 있다.
질화붕소(BN)는 중성자 차폐에 매우 효과적인 것으로 알려져 있으나, 질화붕소의 입자는 표면이 매우 거칠어 비표면적이 매우 크기 때문에 고충진이 어려운 문제가 있다. 이에 따라 중성자 차폐에 효과적임에도 불구하고 고함량으로 충진하기 어려운 기술적 문제로 반도체 장치에서 중성자를 효율적으로 차폐할 수 없는 문제가 있다.
한편, 반도체 장치에서 전자파와 더불어 이슈화되고 있는 반도체 기판의 방열 문제는 최근 반도체 패키지 분야의 가장 큰 관심이 되고 있다. 또한, 반도체 메모리 칩에는 low alpha 이슈가 있다.
따라서, 반도체 장치에서 방열 이슈와 low alpha 이슈 및 중성자 차폐 이슈 이 세 가지를 만족시킬 수 있는 반도체 패키지가 요구된다. Low alpha 이슈의 경우, 반도체 메모리 칩에 맞닿은 층은 반드시 alpha 선을 기준치 이하로 방사(emission)해야 하는 것을 의미한다.
이와 관련하여 종래에는, Low alpha grade의 silica 및 alumina 입자로 생성된 EMC가 반도체 메모리 칩에 맞닿는 구조로 적용되고 있다.
그러나 이와 같은 종래의 구조는 low alpha 이슈는 충족시킬 수 있지만, EMC의 낮은 열전도율로 인해 방열이 제대로 이루어지지 않아 방열 이슈의 직접적인 원인이 되고 있다. 또한, 외부에서 유입되는 중성자에 대해서는 전혀 차폐가 되지 않고 있는바, 이에 대한 대책 마련이 필요하다.
특허문헌: 한국공개특허 제10-2019-20636호 (2019. 03. 04. 공개)
본 발명의 실시예들은, 중성자 차폐에 탁월한 물질인 질화붕소를 이용하되 기존 질화붕소의 단점을 해결하여 질화붕소를 고함량으로 충진할 수 있는 해법을 제시하고, 나아가 반도체 장비에서 전기장과 자기장을 함께 차폐하여 전자파를 완벽하게 차폐할 수 있는 반도체 패키지를 제공하고자 한다.
또한, 본 발명의 실시예들은 반도체 메모리 칩의 low alpha 이슈를 극복함과 동시에 방열 성능이 함께 개선된 반도체 패키지를 제공하고자 한다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 실장되는 반도체 소자; 상기 기판의 적어도 일부 및 상기 반도체 소자를 둘러싸는 덮개층; 및 반도체 패키지의 외표면에 제공되며, 질화붕소 및 상기 질화붕소의 표면에 형성되는 전도성 피막을 포함하는 외부 차폐층;을 포함하는, 반도체 패키지가 제공될 수 있다.
또한 상기 덮개층은 질화붕소로 이루어질 수 있다.
또한, 상기 덮개층은, 상기 반도체 소자에 접촉되어 상기 반도체 소자의 외표면을 감싸도록 배치되는 내부 차폐층; 및 상기 내부 차폐층의 외측에 배치되며, 절연 물질로 이루어지는 EMC 층;을 포함할 수 있다.
또한 상기 내부 차폐층은, 전량 질화 붕소로 이루어지거나, 질화 붕소 및 자성 물질로 이루어질 수 있다.
또한 상기 내부 차폐층은, 상기 EMC 층과 상기 반도체 소자 사이 및 상기 EMC 층과 상기 기판의 가장 자리 상부면 사이에 배치될 수 있다.
또한 상기 외부 차폐층은, 상기 기판의 적어도 일부 및 상기 덮개층의 외표면에 배치될 수 있다.
또한 상기 전도성 피막은, 도전성 물질을 복수 개의 상기 질화붕소 입자 상에 코팅하여 형성될 수 있다.
또한 상기 도전성 물질은 타이타늄(Ti), 니켈(Ni), 팔라듐(Pd), 알루미늄(Al), 은(Ag), 구리(Cu), 혹은 그래핀, 및 그라파이트 등의 탄소 계열 물질(C) 혹은 MXenes 등의 2차원 무기화합물 중 적어도 하나를 포함할 수 있다.
한편, 본 발명의 다른 일 실시예에 따르면, 기판; 상기 기판 상에 실장되는 반도체 소자; 상기 반도체 소자에 접촉되어 상기 반도체 소자의 외표면을 감싸도록 배치되는 내부 차폐층; 상기 내부 차폐층의 외측에 배치되며, 절연 물질로 이루어지는 EMC 층;을 포함하는, 반도체 패키지가 제공될 수 있다.
또한 상기 내부 차폐층은, 전량 질화 붕소로 이루어지거나, 질화 붕소 및 자성 물질로 이루어질 수 있다.
또한 상기 내부 차폐층은, 상기 EMC 층과 상기 반도체 소자 사이 및 상기 EMC 층과 상기 기판의 가장 자리 상부면 사이에 배치될 수 있다.
본 발명에 따른 실시예에 의하면, 중성자 차폐에 탁월한 질화붕소를 이용하되 질화붕소의 표면을 평탄화하여 비표면적을 감소시킴으로써 질화붕소를 고함량으로 충진하여 중성자 차폐 성능을 향상시키고, 나아가 전기장과 자기장을 함께 차폐하여 전자파를 완벽하게 차폐할 수 있는 장점이 있다.
또한, 본 발명에 따른 실시예에 의하면, 반도체 패키지의 low alpha 이슈를 극복함과 동시에 고방열 성능이 함께 개선되는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 외부 차폐층에 포함된, 전도성 피막에 의해 코팅된 질화붕소의 단면을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 대하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이고, 도 2는 본 발명의 제1 실시예에 따른 반도체 패키지의 외부 차폐층에 포함된, 전도성 피막에 의해 코팅된 질화붕소의 단면을 개략적으로 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(10)는 기판(100), 반도체 소자(200), 덮개층(300) 및 외부 차폐층(400)을 포함할 수 있다.
다만, 반도체 패키지(10)가 도 1에 도시된 구성이나 구조로 한정되는 것은 아니다. 즉, 제1 실시예에 따라 반도체 패키지(10)는 도 1에 도시되지 않은 다양한 구성들, 예컨대 접지층, 반도체 소자(200)에 전기적 신호 등을 전달하기 위한 트레이스(trace)들 또는 전술한 구성들 간에 접착력을 제공하는 접착층 등을 추가적으로 포함할 수 있다.
기판(100)은 다양한 종류의 구성들이 실장될 수 있도록 제공된다. 이러한 기판(100)은 예컨대 인쇄 회로 기판(printed circuit board) 등을 포함할 수 있다.
또한, 반도체 소자(200)는 다양한 기능을 수행하도록 제공되는 구성이다. 예컨대 반도체 소자(200)는 트랜지스터나 다이오드 등과 같은 능동 소자뿐만 아니라 커패시터, 인덕터 또는 저항과 같은 수동 소자를 포함할 수 있다.
이러한 반도체 소자(200)는 기판(100)의 일면에 적어도 한 개가 배치(실장)된다. 아울러, 이렇게 기판(100) 상에 배치된 반도체 소자(200)들은 트레이스들과 연결되어서 서로 간에 또는 외부의 구성과 전기적 신호 등을 주고 받을 수 있다.
덮개층(300)은 기판(100)의 적어도 일부 및 반도체 소자(200)를 둘러 싸도록 배치될 수 있다. 구체적으로 살펴보면, 덮개층(300)의 대부분은 반도체 소자(200)의 상부에 배치되고, 일부는 기판(100)의 일면 중에서 반도체 소자(200)가 배치되어 있지 않은 부분의 상부에 배치될 수 있다.
덮개층(300)은 절연 물질로 이루어지며, 반도체 소자(200)와 맞닿기 때문에 알파 선의 방사를 제어할 수 있어야 하며, 고방열성을 갖추는 것이 좋다. 이에, 본 발명의 일 실시예에서 덮개층(300)은 질화붕소(BN)로 이루어질 수 있다. 질화붕소는 중성자 차폐에 탁월한 효과를 가지며, 알파 선 방사를 제어할 수 있기 때문에 Low alpha 이슈에 대처할 수 있고, 무엇보다 고방열이 가능하므로 반도체 소자(200)의 방열 성능을 크게 개선할 수 있으며, 가격이 저렴한 장점이 있다.
도 3은 덮개층의 구조가 조금 다른 본 발명의 제2 실시예에 따른 반도체 패키지(20)를 개략적으로 도시한 단면도이다.
도 3을 참조하면 덮개층(300)은 내부 차폐층(310) 및 EMC 층(320)을 포함할 수 있다.
내부 차폐층(310)은 반도체 소자(200)에 접촉되어 반도체 소자(200)의 외표면을 감싸도록 배치될 수 있다.
이때 내부 차폐층(310)은 중성자 차폐와 알파선 방사 제어 및 고방열성이 우수한 질화붕소로 이루어질 수 있다. 또는 실시예에 따라 내부 차폐층(310)은 질화붕소 및 자성 물질을 포함하여 이루어지는 것도 가능하다. 내부 차폐층(310)이 질소붕소 이외에 자성 물질을 포함하게 되면 중성자 차폐뿐만 아니라 자기장 차폐까지 가능한 장점이 있다.
한편, EMC 층(320)은 절연 물질로 이루어지며, 내부 차폐층(310)의 외측에서 내부 차폐층(310)을 둘러싸도록 배치될 수 있다. 내부 차폐층(310)의 내측에는 기판(100) 및 반도체 소자(200)가 위치할 수 있다.
이때, 내부 차폐층(310)은 EMC 층(320)과 반도체 소자(200) 사이, 및 EMC 층(320)과 기판(100)의 가장자리 상부면 사이에 배치되어 반도체 소자(200)에서 발생하는 중성자 및 자기장을 차폐할 수 있고, 알파선의 방사를 기준치 이하로 제어할 수 있으며, 반도체 소자(200)의 열을 외부로 방열할 수 있다.
또한, 도 1 및 도 3에 도시된 외부 차폐층(400)은 본 발명의 일 실시예에 따른 반도체 패키지(10,20)의 외표면에서 덮개층(300)을 둘러싸도록 제공되어, 중성자 및 전기장을 차폐할 수 있다. 외부 차폐층(400)은 도 2에 도시된 바와 같이 질화붕소(410) 및 전도성 피막(420)을 포함하여 구성될 수 있다.
질화붕소(410)는 중성자 차폐에 매우 효과적인 물질로 알려져 있으나, 그 입자의 표면이 매우 거칠어서 비표면적이 큰 단점이 있다. 따라서, 질화붕소(410) 입자를 그대로 사용하면 질화붕소(410)를 고함량으로 충진하는 것이 어렵기 때문에 질화붕소(410)의 충진률이 저하되고 이에 따라 질화붕소(410)의 함량이 충분하지 않아서 반도체의 중성자를 차폐하는데 충분하지 않을 수 있다.
이에 본 실시예는 도 2에 도시된 바와 같이 질화붕소(410)의 표면에 전도성 피막(420)이 형성되도록 하여 그 전도성 피막(420)을 통해 질화붕소(410) 입자의 표면을 평탄화함으로써 질화붕소(410) 입자의 비표면적을 감소시킬 수 있다.
이와 같이 질화붕소(410) 입자의 비표면적이 감소됨에 따라 질화붕소(410)의 충진률이 증가되어 결과적으로 질화붕소(410)의 함량이 증가될 수 있기 때문에 중성자 차폐 성능을 향상시킬 수 있다.
상기한 바와 같은 외부 차폐층(400)은 도 1 및 도 3에 도시된 바와 같이 기판(100)의 적어도 일부(예컨대, 측면) 및 덮개층(300)의 외표면에 배치될 수 있다.
여기서, 질화붕소(410)의 표면에 형성되는 전도성 피막(420)은 도전성을 가질 수 있다. 이러한 전도성 피막(420)은 도전성 물질을 질화붕소(410) 입자들 상에 도금 등의 방법을 통해 코팅함으로써 형성될 수 있다.
보다 구체적으로 살펴보면, 전도성 피막(420)은 도전성 물질을 질화붕소(410) 입자들 상에 무전해 또는 전해 도금을 통해 코팅하거나 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 등의 물리 화학적 증착 방법을 이용함으로써 코팅될 수 있다.
이때, 도전성 물질은 타이타늄(Ti), 니켈(Ni), 팔라듐(Pd), 알루미늄(Al), 은(Ag), 구리(Cu), 또는 그래핀, 그라파이트 등의 탄소 계열 물질 또는 MXenes 등의 2차원 무기 화합물 중 적어도 어느 하나를 포함하여 구성될 수 있다.
이와 같이 본 발명의 제1 실시예 및 제2 실시예에 개시된 외부 차폐층(400)은 질화붕소(410) 및 전도성 피막(420)을 포함하여 구성되기 때문에 질화붕소(410)에 의하여 반도체의 중성자를 차폐할 수 있고, 전도성 피막(420)에 의하여 전기장을 차폐할 수 있는 장점이 있다.
이하, 도 4를 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지(30)에 대하여 설명한다. 도 4는 본 발명의 제3 실시예에 따른 반도체 패키지를 개략적으로 도시한 단면도이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(30)는, 기판(100), 반도체 소자(200), 내부 차폐층(310) 및 EMC 층(320)을 포함할 수 있다.
여기서, 기판(100), 반도체 소자(200)는 앞에서 설명한 본 발명의 제1 실시예와 동일하므로 상세한 설명은 생략한다.
내부 차폐층(310)은 도 4에 도시된 바와 같이 반도체 소자(200)에 접촉되어 반도체 소자(200)의 외표면을 감싸도록 배치될 수 있다. 이때 내부 차폐층(310)은 중성자 차폐와 알파선 방사 제어 및 고방열성이 우수한 질화붕소(410)로 이루어질 수 있다.
참고로 반도체 소자(200)에 맞닿은 층은 반드시 알파(alpha) 선을 기준치 이하로 방사(emission)해야 하는 Low alpha 이슈가 있는데, 본 발명의 제3 실시예는 방열 및 Low alpha 이슈를 동시에 해결하기 위한 구조로 상기한 내부 차폐층(310)을 제공할 수 있다.
한편, 내부 차폐층(310)은 질화붕소(410)로만 이루어지는 것 이외에 질화붕소(410) 및 자성 물질을 포함하여 이루어지는 것도 가능하다. 내부 차폐층(310)이 질소붕소 이외에 자성 물질을 포함하게 되면 중성자 차폐뿐만 아니라 자기장 차폐까지 가능한 장점이 있다.
또한, EMC 층(320)은 절연 물질로 이루어지며, 내부 차폐층(310)의 외측에 배치될 수 있다. 내부 차폐층(310)의 내측에는 기판(100) 및 반도체 소자(200)가 위치할 수 있다.
이때, 내부 차폐층(310)은 EMC 층(320)과 반도체 소자(200) 사이, 및 EMC 층(320)과 기판(100)의 가장자리 상부면 사이에 배치되어 반도체 소자(200)에서 발생하는 중성자 및 자기장을 차폐할 수 있고, 알파선의 방사를 기준치 이하로 제어할 수 있으며, 반도체 소자(200)의 열을 외부로 방열할 수 있다.
이상에서 설명한 바와 같은 본 발명의 제3 실시예에 의하면, 반도체 장비에서 반도체 소자(200)와 맞닿은 층(내부 차폐층(310))에서의 알파선이 기준치 이하로 방사되어 Low alpha 이슈를 만족하며, 내부 차폐층(310)에 의하여 반도체 소자(200)의 고방열이 가능하여 방열 성능이 크게 향상되고, 내부 차폐층(310)이 질화붕소(410) 단독으로 또는, 질화붕소(410)와 자성 물질을 포함하는 형태로 이루어져 중성자 차폐 또는 중성자와 자기장을 함께 차폐할 수 있는 장점이 있다.
이상, 본 발명을 바람직한 실시예를 사용하여 설명하였으나, 본 발명의 권리범위는 설명된 특정 실시예에 한정되는 것은 아니며, 당해 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 범위 내에서 얼마든지 구성요소의 치환과 변경이 가능한 바, 이 또한 본 발명의 권리에 속하게 된다.
10, 20, 30 : 반도체 패키지
100 : 기판 200 : 반도체 소자
300 : 덮개층 310 : 내부 차폐층
320 : EMC 층 400 : 외부 차폐층
410 : 질화붕소 420 : 전도성 피막

Claims (11)

  1. 반도체 패키지로서,
    기판;
    상기 기판 상에 실장되는 반도체 소자;
    상기 기판의 적어도 일부 및 상기 반도체 소자를 둘러싸는 덮개층; 및
    상기 반도체 패키지의 외표면에 제공되며, 복수 개의 질화붕소 및 상기 복수 개의 질화붕소의 표면에 코팅되는 전도성 피막만으로 구성된 외부 차폐층;을 포함하고,
    상기 덮개층에 인접한 상기 복수 개의 질화붕소에 코팅된 상기 전도성 피막은 상기 덮개층에 부착되고,
    상기 전도성 피막의 내측면은 상기 복수 개의 질화붕소에 접촉되고, 상기 전도성 피막의 외측면은 상기 덮개층에 부착되고,
    상기 전도성 피막의 상기 내측면과 상기 외측면은 서로 다른 형상으로 형성된,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 덮개층은 질화붕소를 포함하는,
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 덮개층은,
    상기 반도체 소자에 접촉되어 상기 반도체 소자의 외표면을 감싸도록 배치되는 내부 차폐층; 및
    상기 내부 차폐층의 외측에 배치되며, 절연 물질로 이루어지는 EMC 층;을 포함하는,
    반도체 패키지.
  4. 제 3 항에 있어서,
    상기 내부 차폐층은, 질화붕소를 포함하거나, 질화붕소 및 자성 물질을 포함하여 이루어지는,
    반도체 패키지.
  5. 제 4 항에 있어서,
    상기 내부 차폐층은, 상기 EMC 층과 상기 반도체 소자 사이, 및 상기 EMC 층과 상기 기판의 가장 자리 상부면 사이에 배치되는,
    반도체 패키지.
  6. 제 1 항에 있어서,
    상기 외부 차폐층은,
    상기 기판의 적어도 일부 및 상기 덮개층의 외표면에 배치되는,
    반도체 패키지.
  7. 제 1 항에 있어서,
    상기 전도성 피막은, 도전성 물질을 복수 개의 상기 질화붕소 입자 상에 코팅하여 형성되는,
    반도체 패키지.
  8. 제 7 항에 있어서,
    상기 도전성 물질은 타이타늄(Ti), 니켈(Ni), 팔라듐(Pd), 알루미늄(Al), 은(Ag), 구리(Cu), 그래핀, 및 그라파이트 등의 탄소 계열 물질(C) 혹은 MXenes 등의 2차원 무기화합물 중 적어도 하나를 포함하는,
    반도체 패키지.
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