CN102810527A - 半导体封装件及其制造方法 - Google Patents

半导体封装件及其制造方法 Download PDF

Info

Publication number
CN102810527A
CN102810527A CN2012101749691A CN201210174969A CN102810527A CN 102810527 A CN102810527 A CN 102810527A CN 2012101749691 A CN2012101749691 A CN 2012101749691A CN 201210174969 A CN201210174969 A CN 201210174969A CN 102810527 A CN102810527 A CN 102810527A
Authority
CN
China
Prior art keywords
substrate
electrode
pattern
semiconductor package
metal pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012101749691A
Other languages
English (en)
Inventor
韩圭镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102810527A publication Critical patent/CN102810527A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供了一种半导体封装件及其制造方法。所述半导体封装件包括：包括相对的第一表面和第二表面的第一衬底；穿透所述第一衬底的第一贯通电极；包括相对的第一表面和第二表面的第二衬底；穿透所述第二衬底的第二贯通电极；绝缘图案，其插入在所述第一衬底的第二表面和所述第二衬底的第一表面之间，以至少部分地暴露所述第一衬底的第二表面和所述第二衬底的第一表面；以及连接图案，其布置在由所述绝缘图案以及所述第一衬底和第二衬底限定的空间内，以将所述第一贯通电极与所述第二贯通电极电连接。

Description

半导体封装件及其制造方法
技术领域
本发明思想的各实施例总体上涉及半导体封装件及其制造方法。具体地，本发明思想的各实施例涉及具有贯通电极（throughelectrode）的半导体封装件及其制造方法。
背景技术
在半导体封装件和封装件衬底之中或其上布置电子电路和互连线。可以使用穿透半导体封装件和封装件衬底的硅通孔（TSV）使半导体封装件和封装件衬底彼此电连接。在半导体封装件中叠置多层衬底的情况下，可以通过使用TSV使多层衬底彼此电连接。
发明内容
本发明思想的实施例提供了一种半导体封装件，在该半导体封装件中，在其中具有贯通电极的各衬底彼此电连接。
本发明思想的其他实施例提供了一种利用贯通电极将多个衬底彼此连接的方法。
根据本发明思想的示例性实施例，一种半导体封装件可以包括：包括彼此面对的第一表面和第二表面的第一衬底；穿透所述第一衬底的第一贯通电极；包括彼此面对的第一表面和第二表面的第二衬底；穿透所述第二衬底的第二贯通电极；绝缘图案，其插入在所述第一衬底的第二表面和所述第二衬底的第一表面之间，以至少部分地暴露所述第一衬底的第二表面和所述第二衬底的第一表面；连接图案，其布置在由所述绝缘图案以及所述第一衬底和第二衬底限定的空间内，以将所述第一贯通电极与所述第二贯通电极电连接。
在一些实施例中，所述封装件还可以包括第一金属焊盘，其布置在所述第二衬底的第一表面上并且与所述第二贯通电极相邻。所述第一贯通电极和第二贯通电极可以经由所述第一金属焊盘彼此电连接。
在其他实施例中，所述封装件还可以包括第二金属焊盘，其布置在所述第一衬底的第二表面上并且与所述第一贯通电极相邻。所述第一贯通电极和第二贯通电极可以经由所述第二金属焊盘彼此电连接。
在又一些实施例中，所述封装件还可以包括所述第一衬底的第二表面上的第一层间绝缘层，以及所述第一层间绝缘层上的第二层间绝缘层。所述第一贯通电极可以以这样的方式穿透所述第一层间绝缘层，该方式为使得所述第一贯通电极的顶面可以至少与所述第二层间绝缘层的底面共面。
在又一些其他实施例中，所述封装件还可以包括金属互连线，其布置在所述第二层间绝缘层中，以将所述连接图案与所述第一贯通电极电连接。
在另一些其他实施例中，所述封装件还可以包括所述第一衬底的第二表面上的粘合剂层。
在另一些实施例中，所述封装件还可以包括在所述第二衬底的第一表面和所述第一衬底的第二表面的至少一个上的绝缘层。
在又一些另外的实施例中，所述连接图案可以填充由所述绝缘图案以及所述第一衬底和第二衬底限定的空间的至少一部分。
在再一些另外的实施例中，所述封装件还可以包括：布置成面对所述第一衬底的第一表面的封装件衬底；布置在所述封装件衬底的一个表面上的导电图案；以及布置在所述封装件衬底的另一个表面上的多个连接端子。
在又一些另外的实施例中，所述连接图案和所述多个连接端子可以由相同的材料形成。
根据本发明思想的其他示例性实施例，一种制造半导体封装件的方法可以包括步骤：形成设有第一贯通电极的第一衬底，该第一衬底包括彼此面对的第一表面和第二表面，所述第一贯通电极穿透所述第一衬底；形成设有第二贯通电极的第二衬底，该第二衬底包括彼此面对的第一表面和第二表面，所述第二贯通电极穿透所述第二衬底；在所述第一衬底和第二衬底之间形成绝缘图案，以暴露所述第一衬底的第二表面的一部分和所述第二衬底的第一表面的一部分；在由所述绝缘图案、所述第一衬底和所述第二衬底限定的空间内形成焊料凸块；以及以高于所述焊料凸块的熔点的温度执行热处理以形成连接图案，该连接图案填充所述空间的至少一部分并且电连接到所述第一贯通电极和第二贯通电极。
在一些实施例中，该方法还可以包括形成第一金属焊盘的步骤，该第一金属焊盘布置在所述第二衬底的第一表面上并且与所述第二贯通电极相邻。
在其他实施例中，该方法还可由包括形成第二金属焊盘的步骤，该第二金属焊盘布置在所述第一衬底的第二表面上并且与所述第一贯通电极相邻的。
在另一些其他实施例中，该方法还可以包括在所述第一衬底的第二表面上形成粘合剂层的步骤，以暴露所述第一金属焊盘的一部分或所述第二金属焊盘的一部分。
在再一些其他实施例中，可以执行所述绝缘图案的形成步骤，以部分地暴露所述第一贯通电极和第二贯通电极。
在又一些其他实施例中，可以以这样的方式执行所述焊料凸块的形成步骤，该方式为使得所述焊料凸块的体积小于所述空间。
在另一些实施例中，该方法还可以包括在所述第一衬底和第二衬底中的至少一个的第一表面和第二表面上形成绝缘层的步骤。
根据本发明思想的示例性实施例，即使在具有贯通电极的半导体衬底彼此未垂直对准的情况下，贯通电极也能够彼此电连接。
附图说明
图1A和1B是根据本发明思想的示例性实施例的半导体封装件的截面图；
图2是根据本发明思想的其他示例性实施例的半导体封装件的截面图；
图3至图6是示出了根据本发明思想的示例性实施例的制造半导体封装件的方法的截面图；
图7是示出了根据本发明思想的另一些其他示例性实施例的半导体封装件及其制造方法的截面图；
图8是示出了根据本发明思想的又一些其他示例性实施例的半导体封装件及其制造方法的截面图；
图9是示出了根据本发明思想的再一些其他示例性实施例的半导体封装件及其制造方法的截面图；
图10是示出了根据本发明思想的另一些示例性实施例的制造半导体封装件的方法的截面图；
图11是根据本发明思想的示例性实施例的半导体封装件模块的示意图；
图12是根据本发明思想的示例性实施例的存储卡的示意图；
图13是根据本发明思想的示例性实施例的电子系统的框图；以及
图14示出了根据本发明思想的示例性实施例的作为电子系统的例子的移动电话。
具体实施方式
现在将参考附图更充分地描述本发明思想的示例性实施例，在附图中示出了示例性实施例。然而，可以以很多不同的形式实现本发明思想的示例性实施例，并且不应当将本发明思想解释为限于在此所阐述的实施例，相反，提供这些实施例以便本公开是彻底和完整的，并且向本领域的普通技术人员完全传达示例性实施例的思想。附图中相同的附图标记表示相同的元件，因此将省略对它们的描述。
在此参考截面图描述本发明思想的示例性实施例，这些截面图是示例性实施例的理想化实施例的示意图。在图中，为了清楚起见，层和区域的厚度被夸大了。因此，由于例如制造技术和/或公差，偏离图示的形状是预期的。因此，本发明思想的示例性实施例不应当解释为限定于在此所示的区域的特定形状，而是要包括例如由于制造导致的形状的偏差。例如，图示为矩形的注入区可以具有圆角或弯曲特征和/或在其边缘处具有注入浓度的梯度而不是从注入区域到非注入区域的二元的变化。类似地，通过注入形成的掩埋区域可以导致在该掩埋区域和穿过发生该注入的表面之间的区域中的一些注入。因此，图中示出的区域实质上是示意性的，它们的形状并不是为了图示器件的区域的实际形状也并不是为了限制示例性实施例的范围。
空间相对的术语，例如“在……之下”、“在……下”、“下”、“在……上”、“上”等，可以为了方便描述而在本文中使用，以描述图中所示的一个元件或特征与另一个（或多个）元件或另一个（或多个）特征的关系。应当理解，空间相对的术语是为了涵盖除了图中描绘的指向之外的、使用或操作中的器件的不同的指向。例如，如果图中的器件翻转，那么被描述为在其他元件“下”或“在……之下”的元件可以转向为在所述其他元件或特征“上”。因此，示例性术语“在……下”可以涵盖上和下两种指向。器件也可以以其他方式指向（旋转90度或者以其他指向），在此使用的空间相对描述语也相应地进行解释。
在此使用的术语仅为了描述特定实施例，并不是为了成为示例性实施例的限制。如在此处所使用的那样，单数形式“一”、“一个”和“该”也是为了包括复数形式，除非上下文另外明确指出。还应当理解，如果在此使用了术语“包括”和/或“包含”，则是指存在所述特征、整数、步骤、操作、元件和/或部件，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件、部件和/或它们的组合。
图1A和图1B是根据本发明思想的示例性实施例的半导体封装件的截面图。
参考图1A，半导体封装件可以包括具有彼此面对的第一表面11和第二表面12的封装件衬底10。封装件衬底10可以包括导电层和/或绝缘层。例如，封装件衬底10可以是印刷电路板。封装件衬底10可以包括布置在封装件衬底10中的集成电路和/或金属互连线。
可以在封装件衬底10的第二表面12上提供导电图案30。导电图案30可以电连接到提供在封装件衬底10中的集成电路和/或金属互连线。可以在封装件衬底10的第一表面101上提供连接端子70。连接端子70可以电连接到提供在封装件衬底10中的集成电路和/或金属互连线。连接端子70可以构造成具有球的形状。例如，连接端子70可以是焊球。
可以在封装件衬底10的第二表面12上提供第一衬底100。第一衬底100可以包括彼此面对的第一表面101和第二表面102。可以由硅（Si）或含硅的半导体材料形成第一衬底100。第一衬底100可以包括集成电路和/或金属互连线。集成电路可以包括随机存取存储器（RAM）单元、非易失性存储器单元、存储器控制器、应用处理电路、电源电路、调制解调器或射频（RF）电路中的至少一种。
可以在第一衬底100的第一表面101和第二表面102上形成第一绝缘层110。可以由氧化硅层或氮化硅层形成第一绝缘层110。可以在第一衬底100中形成穿透第一衬底100和第一绝缘层110的第一贯通电极130。第一贯通电极130可以包括多晶硅、金属或它们的任意组合中的至少一种。例如，可以由含有铜（Cu）或钨（W）中的至少一种的金属形成第一贯通电极130。可以在第一贯通电极130和第一衬底100之间插入第一衬垫层105。可以由氧化硅层或氮化硅层形成第一衬垫层105。在一些实施例中，可以以这样的方式构造第一贯通电极130，该方式为第一贯通电极130的两端分别从第一衬底100的第一表面101和第二表面102凸出。换言之，第一贯通电极130的垂直长度可以大于第一衬底100的厚度。
可以在封装件衬底10和第一衬底100之间插入第一绝缘图案150。第一绝缘图案150可以形成为部分暴露封装件衬底10和第一衬底100。此外，第一绝缘图案150可以形成为至少暴露第一贯通电极130的一部分和封装件衬底10的导电图案30的一部分。可以由光敏聚酰亚胺（PSPI）形成第一绝缘图案150。可以在封装件衬底10和第一绝缘图案150之间插入第一粘合剂层50。第一粘合剂层50可以包括诸如环氧树脂、聚酰亚胺或永久光敏材料之类的绝缘材料中的至少一种。
第一粘合剂层50可以形成为至少暴露导电图案30的一部分。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间中提供第一连接图案171。可以由金属层形成第一连接图案171。第一连接图案171可以构造成将第一贯通电极130和导电图案30电连接。在其他实施例中，如图1B所示，所述空的空间可以没有完全被第一连接图案171填充，因此，在第一连接图案171和限定所述空的空间的元件之间可以存在空隙。换而言之，第一连接图案171的体积可以小于由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间的体积。
可以在第一衬底100的第二表面102上提供第二衬底200。第二衬底200可以包括彼此面对的第一表面201和第二表面202。可以以这样的方式构造第二衬底200，该方式为第二衬底200的第一表面201面对第一衬底100的第二表面102。可以在第二衬底200的第一表面201和第二表面202上提供第二绝缘层210。在一些实施例中，第二衬底200可以构造成具有与第一衬底100基本相同的构造和结构。例如，可以在第二衬底200中提供穿透第二衬底200和第二绝缘层210的第二贯通电极230。第二贯通电极230可以包括多晶硅、金属或他们的任意组合中的至少一种。例如，可以由含有铜（Cu）或钨（W）中的至少一种的金属形成第二贯通电极230。此外，可以在第二贯通电极230和第二衬底200之间插入第二衬垫层205。可以由氧化硅层或氮化硅层形成第二衬垫层205。在一些实施例中，可以以这样的方式构造第二贯通电极230，该方式为第二贯通电极230的两端分别从第二衬底200的第一表面201和第二表面202凸出。换而言之，第二贯通电极230的垂直长度可以大于第二衬底200的厚度。
可以在第一衬底100和第二衬底200之间插入第二绝缘图案250。第二绝缘图案250可以形成为暴露第一衬底100的第二表面102的一部分和第二衬底200的第一表面201的一部分。此外，第二绝缘图案250可以形成为至少暴露第一贯通电极130的一部分和第二贯通电极230的一部分。可以由光敏聚酰亚胺（PSPI）形成第二绝缘图案250。可以在第一衬底100的第二表面102和第二绝缘图案250之间插入第二粘合剂层190。第二粘合剂层190可以包括诸如环氧树脂、聚酰亚胺或永久光敏材料之类的绝缘材料中的至少一种。第二粘合剂层190可以形成为至少暴露第一贯通电极130的一部分。
可以在由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间中提供第二连接图案271。第二连接图案271可以构造成将第一贯通电极130与第二贯通电极230电连接。在其他实施例中，如图1B所示，所述空的空间可以没有完全被第二连接图案271填充，因此，在第二连接图案271和限定所述空的空间的元件之间可以存在空隙。换而言之，第二连接图案271的体积可以小于由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间的体积。
在该半导体封装件中，第一绝缘图案150、第一连接图案171、第一衬底100、第二绝缘图案250、第二连接图案271和第二衬底200可以顺序叠置在封装件衬底10上。
图2是根据本发明思想的其他示例性实施例的半导体封装件的截面图。
下文中，将参考图2描述根据本发明思想的其他示例性实施例的半导体封装件。为了使描述简明，会省略对之前参考图1A和图1B描述的元件的重复描述。
参考图2，半导体封装件可以包括具有彼此面对的第一表面11和第二表面12的封装件衬底10。可以在封装件衬底10的第二表面12上提供第一衬底100。可以在第一衬底100的第二表面102上提供第一层间绝缘层120。第一贯通电极130可以穿透第一衬底100和第一层间绝缘层120。可以在第一贯通电极130和第一衬底100之间提供第一衬垫层105。第一衬垫层105可以在第一贯通电极130和第一层间绝缘层120之间延伸。第一层间绝缘层120可以包括集成电路和/或金属互连线。集成电路可以包括随机存取存储器（RAM）单元、非易失性存储器单元、存储器控制器、应用处理电路、电源电路、调制解调器或射频（RF）电路中的至少一种。集成电路和/或金属互连线可以电连接到第一贯通电极130。
可以在第一层间绝缘层120上提供第二层间绝缘层140。第二层间绝缘层140可以包含第一金属互联线141。第一金属互连线141可以电连接到第一贯通电极130。可以在第二层间绝缘层140上提供第五金属焊盘143。第五金属焊盘143可以电连接到第二层间绝缘层140的第一金属互联线141。可以在第二层间绝缘层140上提供第一绝缘层110。第一绝缘层110可以形成为暴露第五金属焊盘143。
可以在第一衬底100上提供第二衬底200。可以在第二衬底200上顺序提供第三层间绝缘层220和第四层间绝缘层240。第三层间绝缘层220和第四层间绝缘层240可以构造成具有与第一层间绝缘层120和第二层间绝缘层140基本相同的技术特征。可以在第四层间绝缘层240上提供第六金属焊盘243。第六金属焊盘243可以构造成具有与第五金属焊盘143基本相同的技术特征。
可以在第一衬底100和第二衬底200之间提供第二绝缘图案250。第二绝缘图案250可以形成为部分地暴露第二层间绝缘层140和第二衬底200。第二绝缘图案250可以形成为至少暴露第二贯通电极230的一部分和第五金属焊盘143的一部分。另外，如参考图1A和图1B所描述的那样，可以在第一绝缘层110上提供第二粘合剂层190。第二粘合剂层190可以形成为暴露第五金属焊盘143的一部分。
可以在由第一衬底100的第二层间绝缘层140、第二衬底200和第二绝缘图案250限定的空的空间中提供第二连接图案271。第二连接图案271可以构造成将第五金属焊盘143与第二贯通电极230电连接。在一些实施例中，可以在第二连接图案271和限定所述空的空间的元件之间形成空隙。
在该半导体封装件中，第一绝缘图案150和第一连接图案171、第一衬底100、第一层间绝缘层120、第二层间绝缘层140、第二绝缘图案250和第二连接图案271、第二衬底200、第三层间绝缘层220以及第四层间绝缘层240可以顺序叠置在封装件衬底10上。
封装件衬底10、第一衬底100、第二衬底200、第一贯通电极130、第二贯通电极230、第一绝缘图案150和第二绝缘图案250可以构造成具有与参考图1A和图1B描述的示例性实施例的由相同附图标记指明的那些技术特征基本相同的技术特征。
图3至图6是示出了根据本发明思想的示例性实施例的制造半导体封装件的方法的截面图。
下文中，将参考图1A至图6描述根据本发明思想的示例性实施例的制造半导体封装件的方法。
参考图3，可以提供具有彼此面对的第一表面101和第二表面102的第一衬底100。可以由硅（Si）或者含硅半导体材料形成第一衬底100。第一衬底100可以包括集成电路和/或金属互连线。可以在第一衬底100的第一表面101和第二表面102上形成第一绝缘层110。可以形成穿透第一衬底100和第一绝缘层110的通孔。可以使用激光钻孔工艺来执行通孔的形成。可以在通孔的侧壁上形成第一衬垫层105。可以由氧化硅层或氮化硅层形成第一衬垫层105。可以通过利用导电层填充设有第一衬垫层105的通孔来形成第一贯通电极130。可以由多晶硅、金属或其任意组合形成第一贯通电极130，并且可以使用沉积工艺、外延生长工艺或电镀工艺中的一种形成第一贯通电极130。在一些实施例中，第一贯通电极130的形成可以包括沉积金属层（例如，铜或钨）或多晶硅层，然后对金属层或多晶硅层进行平坦化以暴露绝缘层。可以使用回蚀刻工艺、回研磨（backgrinding）工艺或者化学机械抛光（CMP）工艺中的一种执行平坦化工艺。可以以这样的方式执行第一贯通电极130的形成，该方式为第一贯通电极130的两端分别从第一衬底100的第一表面101和第二表面102凸出。
在其他实施例中，如图2所示，可以在第一衬底100上形成第一层间绝缘层120。第一贯通电极130可以形成为穿透第一层间绝缘层120和第一衬底100。可以在设有第一贯通电极130的第一衬底100上形成第二层间绝缘层140。可以在第二层间绝缘层140中形成第一金属互联线141。可以在第二层间绝缘层140上形成第五金属焊盘143。第五金属焊盘143可以电连接到第一金属互联线141。
可以在第一衬底100的第一表面101上形成第一绝缘图案150。第一绝缘图案150可以形成为暴露第一表面101的一部分和第一贯通电极130的一部分。第一绝缘图案150的形成可以包括形成覆盖第一衬底100的第一表面101的绝缘层，然后对绝缘层进行图案化。在一些实施例中，可以由光敏聚酰亚胺（PSPI）形成第一绝缘图案150，其形成可以包括在第一衬底100的第一表面101上形成PSPI层，然后使用光刻工艺对PSPI层进行图案化。
可以在第一衬底100的第二表面102上形成第二粘合剂层190。可以由诸如环氧树脂、聚酰亚胺或永久光敏材料之类的绝缘材料中的至少一种形成第二粘合剂层190。第二粘合剂层190可以形成为暴露第一贯通电极130的一部分。可以使用各种方法形成第二粘合剂层190。在一些实施例中，可以通过以旋涂方式涂覆粘合剂层来形成第二粘合剂层190。在其他实施例中，可以通过以喷洒方式涂覆粘合剂层来形成第二粘合剂层190。在又一些实施例中，可以通过贴附粘合剂膜形成第二粘合剂层190。
可以在第一衬底100的第二表面102上提供第二衬底200。第二衬底200可以包括彼此面对的第一表面201和第二表面202。可以在第二衬底200的第一表面201和第二表面202上形成第二绝缘层210。第二衬底200可以包括第二衬垫层205和第二贯通电极230，它们可以像第一衬底100的第一衬垫层105和第一贯通电极130那样构造。
在其他实施例中，如图2所示，可以在第二衬底200上形成第三层间绝缘层220。第二贯通电极230可以形成为穿透第三层间绝缘层220和第二衬底200。可以在设有第二贯通电极230的第二衬底200上形成第四层间绝缘层240。第四层间绝缘层240可以包括第二金属互连线241。可以在第四层间绝缘层240上形成第六金属焊盘243。第六金属焊盘243可以电连接到第二金属互连线241。
可以在第二衬底200的第一表面201上形成第二绝缘图案250。第二绝缘图案250可以形成为至少暴露第二贯通电极230的一部分。
可以在由第二绝缘图案250限定的区域中形成第二焊料凸块270。可以以这样的方式构造第二衬底200，该方式为第二衬底200的第一表面201面对第一衬底100的第二表面102。可以在第一衬底100的第二表面102上形成第二粘合剂层190。可以在由第二绝缘图案250、第一衬底100和第二衬底200包围的区域中形成第二焊料凸块270。第二焊料凸块270可以形成为体积小于由第二绝缘图案250、第一衬底100和第二衬底200限定的空的空间的体积。
参考图5，第一衬底100和第二衬底200可以以这样的方式相互挤压，该方式为使得第一衬底100的第二表面102上的第二粘合剂层190可以直接与第二衬底200的第一表面201上的第二绝缘图案250接触。从而，第一衬底100和第二衬底200可以彼此粘接，并且它们之间的第二焊料凸块270可以具有与图4中所示的原始形状相比变形了的形状。
参考图6，可以提供封装件衬底10。封装件衬底10可以包括彼此面对的第一表面11和第二表面12。封装件衬底10可以包括集成电路和/或金属互连线。可以在封装件衬底10的第二表面12上形成导电图案30。导电图案30可以电连接到封装件衬底10的集成电路和/或金属互连线。第一衬底100和第二衬底200可以提供在封装件衬底10上。
可以在由第一绝缘图案150限定的空的空间中形成第一焊料凸块170。该空的空间可以形成为暴露第一贯通电极130的底端部分。可以在封装件衬底10和第一衬底100之间形成第一粘合剂层50。第一粘合剂层50可以形成为暴露导电图案30。封装件衬底10和第一衬底100可以以这样的方式相互挤压，该方式为使得封装件衬底10的第二表面12上的第一粘合剂层50可以直接与第一衬底100的第一表面101上的第一绝缘图案150接触。从而，封装件衬底10和第一衬底100可以彼此粘接，它们之间的第一焊料凸块170可以具有与原始形状相比变形了的形状。第一焊料凸块170可以形成为体积小于由第一绝缘图案150暴露的空的空间的体积。
参考回图1A，可以对所得到的包括封装件衬底10以及第一衬底100和第二衬底200的结构进行热处理，以形成第一连接图案171和第二连接图案271。可以执行该热处理以熔化第一焊料凸块170和第二焊料凸块270，并且可以通过将熔化状态的第一焊料凸块170和第二焊料凸块270冷却来获得第一连接图案171和第二连接图案271。在一些实施例中，第二连接图案271可以形成为填充由第一衬底100、第二衬底200和第二绝缘图案250提供的第一空间，第一连接图案171可以形成为填充由第一衬底100、封装件衬底10和第一绝缘图案150提供的第二空间。在其他实施例中，如图1B所示，第一空间和第二空间可以没有分别被第一连接图案171和第二连接图案271完全填充，因此可以在第一空间和第二空间中的至少一个内形成空隙。第二贯通电极230和第一贯通电极130可以经由提供在第一衬底100和第二衬底200之间的第二连接图案271彼此电连接。另外，第一贯通电极130和导电图案30可以经由提供在第一衬底100和封装件衬底10之间的第一连接图案171彼此电连接。可以在封装件衬底10的第一表面11上形成连接端子70。连接端子70可以电连接到封装件衬底10的集成电路和/或金属互连线。连接端子70可以形成为具有球形形状。例如，连接端子70可以是焊球。
在下文中，将参考图7至图10描述根据本发明思想的其他示例性实施例的半导体封装件及其制造方法。为了使描述简明，会省略对之前参考图1A至图6描述的元件的重复描述。
图7是示出根据本发明思想的另一些其他示例性实施例的半导体封装件及其制造方法的截面图。
参考图7，半导体封装件可以包括设有第一贯通电极130的第一衬底100、布置在第一贯通电极130的一侧的第一金属焊盘131、设有第二贯通电极230的第二衬底200、布置在第二贯通电极230的一侧的第二金属焊盘231、以及设有导电图案30的封装件衬底10。
第一衬底100、第二衬底200和封装件衬底10可以构造成具有与前述实施例的标记了相同的附图标记的那些衬底基本相同的技术特征。
第一金属焊盘131可以连接到第一衬底100的第一表面101上的第一贯通电极130的一侧。另外，第二金属焊盘231可以连接到第二衬底200的第一表面201上的第二贯通电极230的一侧。可以在封装件衬底10和第一衬底100之间布置第一绝缘图案150以暴露第一金属焊盘131。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间内提供第一连接图案171。第一连接图案171可以构造成将第一金属焊盘131与导电图案30电连接。可以在第一衬底100和第二衬底200之间布置第二绝缘图案250以暴露第二金属焊盘231和第一贯通电极130。可以在由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间内提供第二连接图案271。第二连接图案271可以构造成将第二金属焊盘231与第一贯通电极130电连接。
下文中，将参考图7描述根据本发明思想的另一些其他实施例的制造半导体封装件的方法。
可以提供设有第一贯通电极130的第一衬底100、布置在第一贯通电极130的一侧的第一金属焊盘131、设有第二贯通电极230的第二衬底200、布置在第二贯通电极230的一侧的第二金属焊盘231，以及设有导电图案30的封装件衬底10。
第一衬底100、第二衬底200和封装件衬底10可以构造成具有与前述实施例的标记了相同的附图标记的那些衬底基本相同的技术特征。
可以以这样的方式在第一衬底100的第一表面101上形成第一金属焊盘131，该方式为第一金属焊盘131连接到第一贯通电极130的一侧。第一金属焊盘131可以电连接到第一贯通电极130。另外，可以以这样的方式在第二衬底200的第一表面201上形成第二金属焊盘231，该方式为第二金属焊盘231连接到第二贯通电极230的一侧。第二金属焊盘231可以电连接到第二贯通电极230。在其他实施例中，第一金属焊盘131的形成可以包括形成通孔以穿透第一衬底100，然后形成导电层以填充通孔并且覆盖第一衬底100的第一表面101。该导电层可以由与参考图3描述的实施例中的导电层基本相同的材料形成。可以通过对该导电层进行图案化来同时形成第一贯通电极130和第一金属焊盘131。在一些实施例中，可以同时形成第一贯通电极130和第一金属焊盘131。可以以这样的方式执行第一贯通电极130的形成，该方式为第一贯通电极130的一端从第一衬底100的第二表面102凸出。另外，可以以与第一金属焊盘131的形成相同的方式形成第二金属焊盘231。
可以在第一衬底100的第一表面101上形成第一绝缘图案150。可以在封装件衬底10和第一衬底100之间形成暴露第一金属焊盘131和导电图案30的第一绝缘图案150。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间内形成第一焊料凸块。
可以在第一衬底100和第二衬底200之间形成暴露第二金属焊盘231和第一贯通电极130的第二绝缘图案250。可以在由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间内形成第二焊料凸块。可以对所得到的包括封装件衬底10、第一衬底100和第二衬底200的结构执行热处理，以形成第一连接图案171和第二连接图案271。可以执行该热处理以熔化第一焊料凸块和第二焊料凸块，通过冷却熔化状态的第一焊料凸块和第二焊料凸块可以获得第一连接图案171和第二连接图案271。第一金属焊盘131和导电图案30可以经由第一连接图案171彼此电连接，第一贯通电极130和第二金属焊盘231可以经由第二连接图案271彼此电连接。
在形成第一连接图案171和第二连接图案271后，可以在封装件衬底10的第一表面11上形成连接端子70。连接端子70可以形成为具有球形形状。例如，连接端子70可以是焊球。
图8是示出根据本发明思想的又一些其他示例性实施例的半导体封装件及其制造方法的截面图。
参考图8，半导体封装件包括设有第一贯通电极130的第一衬底100、布置在第一贯通电极130的一侧的第三金属焊盘132、设有第二贯通电极230的第二衬底200、布置在第二贯通电极230的一侧的第四金属焊盘232、以及设有导电图案30的封装件衬底10。
第一衬底100、第二衬底200和封装件衬底10可以构造成具有与前述实施例的标记了相同的附图标记的那些衬底基本相同的技术特征。
第三金属焊盘132可以连接到第一衬底100的第二表面102上的第一贯通电极130的一侧。另外，第四金属焊盘232可以连接到第二衬底200的第二表面202上的第二贯通电极230的一侧。可以在封装件衬底10和第一衬底100之间布置暴露第一贯通电极130的第一绝缘图案150。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间内提供第一连接图案171。第一连接图案171可以构造成将第一贯通电极130与导电图案30电连接。可以在第一衬底100和第二衬底200之间布置暴露第三金属焊盘132和第二贯通电极230的第二绝缘图案250。可以在由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间内提供第二连接图案271。第二连接图案271可以构造成将第三金属焊盘132与第二贯通电极230电连接。
下文中，将参考图8描述根据本发明思想的又一些其他示例性实施例的制造半导体封装件的方法。
可以提供设有第一贯通电极130的第一衬底100、布置在第一贯通电极130的一侧的第三金属焊盘132、设有第二贯通电极230的第二衬底200、布置在第二贯通电极230的一侧的第四金属焊盘232、以及设有导电图案30的封装件衬底10。
第一衬底100、第二衬底200和封装件衬底10可以构造成具有与前述实施例的标记了相同的附图标记的那些衬底基本相同的技术特征。
可以以这样的方式在第一衬底100的第二表面102上形成第三金属焊盘132，该方式为使得第三金属焊盘132连接到第一贯通电极130的一侧。第三金属焊盘132可以电连接到第一贯通电极130。另外，可以以这样的方式在第二衬底200的第二表面202上形成第四金属焊盘232，该方式为使得第四金属焊盘232连接到第二贯通电极230的一侧。在其他实施例中，第三金属焊盘132的形成可以包括形成通孔以穿透第一衬底100，然后形成导电层以填充通孔并且覆盖第一衬底100的第二表面102。该导电层可以由与参考图3描述的实施例中的导电层基本相同的材料形成。可以通过对该导电层进行图案化来形成第一贯通电极130和第三金属焊盘132。在一些实施例中，可以同时形成第一贯通电极130和第三金属焊盘132。可以以这样的方式执行第一贯通电极130的形成，该方式为第一贯通电极130的一端从第一衬底100的第一表面101凸出。另外，可以以与第三金属焊盘132的形成相同的方式形成第四金属焊盘232。
可以在封装件衬底10和第一衬底100之间形成暴露第一贯通电极130和导电图案30的第一绝缘图案150。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间内形成第一焊料凸块。
可以在第一衬底100和第二衬底200之间形成暴露第三金属焊盘132和第二贯通电极230的第二绝缘图案250。可以在第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间内形成第二焊料凸块。
可以对所得到的包括封装件衬底10、第一衬底100和第二衬底200的结构执行热处理，以形成第一连接图案171和第二连接图案271。可以执行该热处理以熔化第一焊料凸块和第二焊料凸块，并且通过冷却熔化状态的第一焊料凸块和第二焊料凸块可以获得第一连接图案171和第二连接图案271。第一贯通电极130和导电图案30可以经由第一连接图案171彼此电连接，第二贯通电极230和第三金属焊盘132可以经由第二连接图案271彼此电连接。
在形成第一连接图案171和第二连接图案271后，可以在封装件衬底10的第一表面11上形成连接端子70。连接端子70可以形成为具有球形形状。例如，连接端子70可以是焊球。
图9是示出根据本发明思想的再一些示例性实施例的半导体封装件及其制造方法的截面图。
参考图9，半导体封装件可包括设有第一贯通电极130的第一衬底100、分别布置在第一贯通电极130两侧的第一金属焊盘131和第三金属焊盘132、设有第二贯通电极230的第二衬底200、分别布置在第二贯通电极230两侧的第二金属焊盘231和第四金属焊盘232、以及设有导电图案30的封装件衬底10。
第一衬底100、第二衬底200和封装件衬底10可以构造成具有与前述实施例的标记了相同的附图标记的那些衬底基本相同的技术特征。
第一金属焊盘131可以连接到第一衬底100的第一表面101上的第一贯通电极130的一侧。另外，第三金属焊盘132可以连接到第一衬底100的第二表面102上的第一贯通电极130的另一侧。
第二金属焊盘231可以连接到第二衬底200的第一表面201上的第二贯通电极230的一侧。另外，第四金属焊盘232可以连接到第二衬底200的第二表面202上的第二贯通电极230的另一侧。
可以在封装件衬底10和第一衬底100之间布置暴露第一金属焊盘131和导电图案30的第一绝缘图案150。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间内提供第一连接图案171。第一连接图案171可以构造成将第一金属焊盘131与导电图案30电连接。可以在第一衬底100和第二衬底200之间提供暴露第二金属焊盘231和第三金属焊盘132的第二绝缘图案250。可以在由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间内提供第二连接图案271。第二连接图案271可以构造成将第二金属焊盘231与第三金属焊盘132电连接。
下文中，将参考图9描述根据本发明思想的再一些示例性实施例的制造半导体封装件的方法。
可以提供设有第一贯通电极130的第一衬底100、布置在第一贯通电极一侧的第三金属焊盘132、设有第二贯通电极230的第二衬底200、布置在第二贯通电极230的一侧的第四金属焊盘232、以及设有导电图案30的封装件衬底10。
第一衬底100、第二衬底200和封装件衬底10可以构造成具有与前述实施例的标记了相同的附图标记的那些衬底基本相同的技术特征。
第一金属焊盘131可以连接到第一衬底100的第一表面101上的第一贯通电极130的一侧。另外，第三金属焊盘132可以连接到第一衬底100的第二表面102上的第一贯通电极130的另一侧。从而，第一金属焊盘131和第三金属焊盘132可以电连接到第一贯通电极130。
第二金属焊盘231可以连接到第二衬底200的第一表面201上的第二贯通电极230的一侧。另外，第四金属焊盘232可以连接到第二衬底200的第二表面202上的第二贯通电极230的另一侧。从而，第二金属焊盘231和第四金属焊盘232可以电连接到第二贯通电极230。在其他实施例中，第一金属焊盘131和第三金属焊盘132的形成可以包括形成通孔以穿透第一衬底100，然后形成导电层以填充通孔并且覆盖第一衬底100的第一表面101。该导电层可以由与参考图3描述的实施例中的导电层基本相同的材料形成。可以通过对该导电层进行图案化来同时形成第一贯通电极130和第一金属焊盘131。另外，第三金属焊盘132的形成可包括在第一衬底100的第二表面上形成导电层，然后对该导电层进行图案化。可以以与第一贯通电极130、第一金属焊盘131和第三金属焊盘132的形成相同的方式执行第二贯通电极230、第二金属焊盘231和第四金属焊盘232的形成。
可以在封装件衬底10和第一衬底100之间形成暴露第一金属焊盘131和导电图案30的第一绝缘图案150。可以在由封装件衬底10、第一衬底100和第一绝缘图案150限定的空的空间中形成第一焊料凸块。
可以在第一衬底100和第二衬底200之间形成暴露第二金属焊盘231和第三金属焊盘132的第二绝缘图案250。可以在由第一衬底100、第二衬底200和第二绝缘图案250限定的空的空间内形成第二焊料凸块。
可以对所得到的包括封装件衬底10、第一衬底100和第二衬底200的结构执行热处理，以形成第一连接图案171和第二连接图案271。可以执行该热处理以熔化第一焊料凸块和第二焊料凸块，通过冷却熔化状态的第一焊料凸块和第二焊料凸块可以获得第一连接图案171和第二连接图案271。第一金属焊盘131和导电图案30可以经由第一连接图案171彼此电连接，第二金属焊盘231和第三金属焊盘132可以经由第二连接图案271彼此电连接。
在一些变形实施例中，绝缘图案的位置和粘合剂层的位置可以进行各种变化，这将在下面描述。
图10是示出根据本发明思想的另一些示例性实施例的制造半导体封装件的方法的截面图。
参考图10，可以提供设有第一贯通电极130的第一衬底100、第一衬底100的第一表面101上的第二粘合剂层190、第一衬底100的第二表面102上的第一绝缘图案150、以及第一焊料凸块170。
第一衬底100、第一贯通电极130、第一焊料凸块170可以构造成具有与前述实施例的标记了相同的附图标记的那些基本相同的技术特征。
可以在第一衬底100的第一表面101上形成第二粘合剂层190。另外，可以在第一衬底100的第二表面102上形成第一绝缘图案150。第一绝缘图案150可以形成为暴露第一贯通电极130的一部分和第一衬底100的第二表面102的一部分。第一焊料凸块170可以形成在由第一绝缘图案150暴露的空间中。
根据所述的各实施例，可以使用第一绝缘图案150和第二绝缘图案250在第一衬底100、第二衬底200和封装件衬底10之间形成空的空间，然后用第一焊料凸块170和第二焊料凸块270填充。可以熔化第一焊料凸块170和第二焊料凸块270然后冷却，以形成填充所述空的空间的第一连接图案171和第二连接图案271。可以通过使用第一连接图案171和第二连接图案271来将可以被布置在第一衬底100、第二衬底200和封装件衬底10内或上的第一贯通电极130、第二贯通电极230和导电图案30彼此电连接。从而，在叠置各衬底100、200和10的期间可以抑制第一贯通电极130、第二贯通电极230和导电图案30当中的未对准，更进一步，可以减少由于未对准导致的器件故障。此外，可以减少制造该半导体封装件的工艺的数目（即，加工时间）。
图11是根据本发明思想的示例性实施例的半导体封装件模块的示意图。
参考图11，半导体封装件模块300可以包括设有输入/输出连接端子308的模块衬底302以及装配在模块衬底302上的半导体芯片304和半导体封装件306。在一些实施例中，半导体芯片304可以构造成具有与第一衬底100基本相同的技术特征。另外，半导体芯片304和/或半导体封装件306可以是根据本发明思想的前述各示例性实施例的半导体封装件中的一种。半导体封装件模块300可以经由输入/输出连接端子308电连接到外部电子装置。
图12是根据本发明思想的示例性实施例的存储卡的示意图。
参考图12，存储卡400可以包括设于外壳410中的控制器420和存储器单元430。控制器420和存储器单元430可以彼此交换电信号。例如，存储器单元430和控制器420可以根据控制器420的命令相互发送/接收数据。相应地，存储卡400可以在存储器单元430中存储数据或者从存储器单元430向外部输出数据。
在一些实施例中，控制器420和存储器单元430中的至少一个可以是根据本发明思想的前述各示例性实施例的半导体器件或半导体封装件中的一种。存储卡400可以用作各种类型的便携式设备的数据存储介质。例如，存储卡400可以包括多媒体卡（MMC）或安全数字（SD）卡。
图13是根据本发明思想的示例性实施例的电子系统的框图。
参考图13，电子系统500可包括根据本发明思想的前述各示例性实施例的半导体器件或半导体封装件中的一种。电子系统500例如可以是移动装置或计算机，它可以包括经由总线520彼此进行数据通信的存储系统512、处理器514、RAM 516和用户界面518中的至少一个。处理器514可以运行程序并控制电子系统500。RAM 516可以用作处理器514的操作存储器。在一些实施例中，处理器514和RAM516可以是根据本发明思想的前述各示例性实施例的半导体器件或半导体封装件中的一种。在其他实施例中，处理器514和RAM 516可以包括在半导体封装件中。用户界面518可以用来输入或输出电子系统500的数据。存储系统512存储用于操作处理器514的代码和数据或者从外部输入的数据。存储系统512可以包括控制器和存储器单元。例如，存储系统512可以配置成具有与图12的存储卡400基本相同的技术特征。
例如，电子系统500可以构成需要存储器单元的各种类型的电子控制器。例如，电子系统500可以用在图14中示例性示出的移动电话600、MP3播放器、导航装置、固态盘（SSD）或其他家用电器中。
尽管已经具体示出和描述了本发明思想的示例性实施例，但是本领域普通技术人员应当理解，在不脱离所附权利要求的精神和范围的情况下可以进行形式和细节上的变化。

Claims (18)

1.一种半导体封装件，包括：
包括彼此面对的第一表面和第二表面的第一衬底；
穿透所述第一衬底的第一贯通电极；
包括彼此面对的第一表面和第二表面的第二衬底；
穿透所述第二衬底的第二贯通电极；
绝缘图案，其插入在所述第一衬底的第二表面和所述第二衬底的第一表面之间，以至少部分地暴露所述第一衬底的第二表面和所述第二衬底的第一表面；以及
连接图案，其布置在由所述绝缘图案以及所述第一衬底和第二衬底限定的空间内，以将所述第一贯通电极与所述第二贯通电极电连接。
2.如权利要求1所述的半导体封装件，还包括第一金属焊盘，其布置在所述第二衬底的第一表面上并且与所述第二贯通电极相邻，其中所述第一贯通电极和第二贯通电极经由所述第一金属焊盘彼此电连接。
3.如权利要求1所述的半导体封装件，还包括第二金属焊盘，其布置在所述第一衬底的第二表面上并且与所述第一贯通电极相邻，其中所述第一贯通电极和第二贯通电极经由所述第二金属焊盘彼此电连接。
4.如权利要求1所述的半导体封装件，还包括：
所述第一衬底的第二表面上的第一层间绝缘层；以及
所述第一层间绝缘层上的第二层间绝缘层，
其中所述第一贯通电极以这样的方式穿透所述第一层间绝缘层，该方式为使得所述第一贯通电极的顶面至少与所述第二层间绝缘层的底面共面。
5.如权利要求4所述的半导体封装件，还包括金属互连线，其布置在所述第二层间绝缘层中，以将所述连接图案与所述第一贯通电极电连接。
6.如权利要求1所述的半导体封装件，还包括所述第一衬底的第二表面上的粘合剂层。
7.如权利要求6所述的半导体封装件，还包括在所述第二衬底的第一表面和所述第一衬底的第二表面的至少一个上的绝缘层。
8.如权利要求1所述的半导体封装件，其中所述连接图案填充由所述绝缘图案以及所述第一衬底和第二衬底限定的空间的至少一部分。
9.如权利要求8所述的半导体封装件，还包括：
布置成面对所述第一衬底的第一表面的封装件衬底；
布置在所述封装件衬底的一个表面上的导电图案；以及
布置在所述封装件衬底的另一个表面上的多个连接端子。
10.如权利要求8所述的半导体封装件，其中所述连接图案和所述多个连接端子由相同的材料形成。
11.一种制造半导体封装件的方法，该方法包括步骤：
形成设有第一贯通电极的第一衬底，该第一衬底包括彼此面对的第一表面和第二表面，所述第一贯通电极穿透所述第一衬底；
形成设有第二贯通电极的第二衬底，该第二衬底包括彼此面对的第一表面和第二表面，所述第二贯通电极穿透所述第二衬底；
在所述第一衬底和第二衬底之间形成绝缘图案，以暴露所述第一衬底的第二表面的一部分和所述第二衬底的第一表面的一部分；
在由所述绝缘图案、所述第一衬底和所述第二衬底限定的空间内形成焊料凸块；以及
以高于所述焊料凸块的熔点的温度执行热处理以形成连接图案，该连接图案填充所述空间的至少一部分并且电连接到所述第一贯通电极和第二贯通电极。
12.如权利要求11所述的制造半导体封装件的方法，还包括形成第一金属焊盘的步骤，该第一金属焊盘布置在所述第二衬底的第一表面上并且与所述第二贯通电极相邻。
13.如权利要求11所述的制造半导体封装件的方法，还包括形成第二金属焊盘的步骤，该第二金属焊盘布置在所述第一衬底的第二表面上并且与所述第一贯通电极相邻。
14.如权利要求12所述的制造半导体封装件的方法，还包括在所述第一衬底的第二表面上形成粘合剂层的步骤，以暴露所述第一金属焊盘的一部分。
15.如权利要求13所述的制造半导体封装件的方法，还包括在所述第一衬底的第二表面上形成粘合剂层的步骤，以暴露所述第二金属焊盘的一部分。
16.如权利要求11所述的制造半导体封装件的方法，其中执行所述绝缘图案的形成的步骤，以部分地暴露所述第一贯通电极和第二贯通电极。
17.如权利要求11所述的制造半导体封装件的方法，其中以这样的方式执行所述焊料凸块的形成的步骤，该方式为使得所述焊料凸块的体积小于所述空间。
18.如权利要求11所述的制造半导体封装件的方法，还包括在所述第一衬底和第二衬底中的至少一个的第一表面和第二表面上形成绝缘层的步骤。
CN2012101749691A 2011-05-30 2012-05-30 半导体封装件及其制造方法 Pending CN102810527A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2011-0051545 2011-05-30
KR1020110051545A KR20120133057A (ko) 2011-05-30 2011-05-30 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
CN102810527A true CN102810527A (zh) 2012-12-05

Family

ID=47234198

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012101749691A Pending CN102810527A (zh) 2011-05-30 2012-05-30 半导体封装件及其制造方法

Country Status (3)

Country Link
US (1) US20120306095A1 (zh)
KR (1) KR20120133057A (zh)
CN (1) CN102810527A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400830A (zh) * 2013-08-02 2013-11-20 华进半导体封装先导技术研发中心有限公司 多层芯片堆叠结构及其实现方法
CN108389793A (zh) * 2017-02-03 2018-08-10 三星电子株式会社 制造基板结构的方法
CN104425467B (zh) * 2013-08-29 2019-02-01 爱思开海力士有限公司 叠层封装体及其制造方法
CN112534383A (zh) * 2019-07-08 2021-03-19 京东方科技集团股份有限公司 显示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140073163A (ko) * 2012-12-06 2014-06-16 삼성전자주식회사 반도체 장치 및 그의 형성방법
US9087821B2 (en) * 2013-07-16 2015-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
KR102245825B1 (ko) * 2014-09-04 2021-04-30 삼성전자주식회사 반도체 패키지
JP6335099B2 (ja) 2014-11-04 2018-05-30 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
TWI606565B (zh) * 2016-08-31 2017-11-21 金寶電子工業股份有限公司 封裝結構及其製作方法
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US10740667B2 (en) * 2018-03-06 2020-08-11 International Business Machines Corporation Temperature triggered switch
WO2020039635A1 (ja) * 2018-08-22 2020-02-27 株式会社村田製作所 デバイス用基板及び集合基板
KR102593085B1 (ko) 2018-11-21 2023-10-24 삼성전자주식회사 반도체 장치, 반도체 패키지 및 이의 제조 방법
KR20210115349A (ko) * 2020-03-12 2021-09-27 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그 제조방법
KR20220016365A (ko) * 2020-07-30 2022-02-09 삼성전자주식회사 반도체 패키지
KR20220126135A (ko) * 2021-03-08 2022-09-15 삼성전자주식회사 반도체 칩 구조물

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230318B2 (en) * 2003-12-24 2007-06-12 Agency For Science, Technology And Research RF and MMIC stackable micro-modules
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US8143719B2 (en) * 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400830A (zh) * 2013-08-02 2013-11-20 华进半导体封装先导技术研发中心有限公司 多层芯片堆叠结构及其实现方法
CN103400830B (zh) * 2013-08-02 2015-12-09 华进半导体封装先导技术研发中心有限公司 多层芯片堆叠结构及其实现方法
CN104425467B (zh) * 2013-08-29 2019-02-01 爱思开海力士有限公司 叠层封装体及其制造方法
CN108389793A (zh) * 2017-02-03 2018-08-10 三星电子株式会社 制造基板结构的方法
CN108389793B (zh) * 2017-02-03 2024-01-23 三星电子株式会社 制造基板结构的方法
CN112534383A (zh) * 2019-07-08 2021-03-19 京东方科技集团股份有限公司 显示装置
CN112534383B (zh) * 2019-07-08 2024-07-02 京东方科技集团股份有限公司 显示装置

Also Published As

Publication number Publication date
KR20120133057A (ko) 2012-12-10
US20120306095A1 (en) 2012-12-06

Similar Documents

Publication Publication Date Title
CN102810527A (zh) 半导体封装件及其制造方法
KR102615197B1 (ko) 반도체 패키지
US8937370B2 (en) Memory device and fabricating method thereof
US8829686B2 (en) Package-on-package assembly including adhesive containment element
KR101867955B1 (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US9099460B2 (en) Stack semiconductor package and manufacturing the same
CN108074912B (zh) 包括互连器的半导体封装
US20140124907A1 (en) Semiconductor packages
CN102573279A (zh) 半导体封装及其形成方法
CN102376695A (zh) 堆叠半导体器件及其制造方法
US20120139097A1 (en) Semiconductor package and method of manufacturing the same
CN104576557A (zh) 包括插入件开口的半导体封装件装置
CN104637915A (zh) 半导体器件、其制造方法、包括其的存储卡和电子系统
CN103247544A (zh) 叠层封装类型的半导体封装件及其制造方法
CN103620772A (zh) 具有堆叠的面朝下连接的裸片的多芯片模块
CN102456663B (zh) 半导体器件及其制造方法
CN103208432A (zh) 层叠封装器件的制造方法
KR20130007371A (ko) 반도체 패키지
US20140138819A1 (en) Semiconductor device including tsv and semiconductor package including the same
US20120199964A1 (en) Electronic device having stack-type semiconductor package and method of forming the same
CN102456658A (zh) 半导体封装件及其制造方法
KR101583719B1 (ko) 반도체 패키지 및 그 제조 방법
KR20170027391A (ko) 복수의 칩들이 내장된 반도체 패키지 및 그의 제조방법
US20140374900A1 (en) Semiconductor package and method of fabricating the same
US10049999B2 (en) Electronic device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121205