TW201616632A - 半導體封裝元件 - Google Patents

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Abstract

一種半導體封裝元件包括一基板、至少一個組件、一封裝本體、一第一導電層、一第一屏蔽層、一第二屏蔽層及一第二導電層。該組件設置於該基板之一第一表面上。該封裝本體設置於該基板之該第一表面上且覆蓋該組件。該第一導電層覆蓋該封裝本體及該基板之至少一部分。該第一屏蔽層覆蓋該第一導電層，且具有一第一厚度並包括一高電導率材料。該第二屏蔽層覆蓋該第一屏蔽層，且具有一第二厚度並包括一高磁導率材料。該第一厚度對該第二厚度之一比率在0.2至3之一範圍內。該第二導電層覆蓋該第二屏蔽層。

Description

半導體封裝元件
本發明係關於半導體封裝元件。更特定而言，本發明係關於具有電磁干擾屏蔽之半導體封裝元件。
由於加強處理速度及較小尺寸的需求驅使，半導體裝置已變得愈來愈複雜。雖然加強處理速度及較小尺寸的益處係顯而易見，但半導體裝置之此等特性亦可產生問題。詳言之，較高時脈速度導致信號位準之間較為頻繁的轉換，此情形又可導致在較高頻率或較短波長下的較高位準之電磁發射。電磁發射可自源半導體裝置輻射，而入射於相鄰半導體裝置上。若相鄰之半導體裝置的電磁發射位準足夠高，則此等發射可不利地影響彼半導體裝置之操作。此現象有時被稱作電磁干擾(electromagnetic interference,EMI)。雖然較小尺寸的半導體裝置可在整體電子系統內提供較高密度之半導體裝置，相鄰半導體裝置處卻將提供較高位準之不當電磁發射而加重EMI。
一種用以減少EMI之方式係在半導體封裝元件內屏蔽一組半導體裝置。詳言之，可藉由將固定於封裝外部的導電殼體或外殼接地而實現屏蔽。當來自封裝之內部的電磁發射觸擊殼體之內表面時，此等發射之至少一部分可被短路，藉此減少通過殼體且不利地影響相鄰半導體裝置之發射之位準。相似地，當來自相鄰半導體裝置之電磁發射觸擊殼體之外表面時，可發生電短路而減少封裝內的半導體裝置之 EMI。
此外，以較高資料速率傳送較低頻率(例如，在十億赫茲(GHz)下)之信號亦可導致較高位準之電磁發射。當前可得的導電殼體或外殼足以處理自源半導體裝置所產生之電場輻射的發射。然而，以較高資料速率傳送較低頻率信號所誘發之磁場或源輻射的發射可通過導電殼體或外殼，且不利地影響相鄰半導體裝置之操作。
正是在此背景下，需要開發本文中所描述之半導體裝置封裝及相關方法。
根據本發明之一實施例，提供一種半導體封裝元件。該半導體封裝元件包括一基板、一或多個組件、一封裝本體、一第一導電層、一第一屏蔽層、一第二屏蔽層及一第二導電層。該基板具有一第一表面、與該第一表面相對之一第二表面，及延伸於該第一表面與該第二表面之間的一側向表面。該等組件設置於該基板之該第一表面上。該封裝本體設置於該基板之該第一表面上且覆蓋該等組件。該第一導電層覆蓋該封裝本體及該基板之至少一部分。該第一屏蔽層覆蓋該第一導電層，且具有一第一厚度且包含一高電導率材料。該第二屏蔽層覆蓋該第一屏蔽層，且具有一第二厚度且包含一高導磁率材料。該第一厚度對該第二厚度之一比率在0.2至3之一範圍內。該第二導電層覆蓋該第二屏蔽層。
根據本發明之另一實施例，提供一種半導體封裝元件。該半導體封裝元件包括一基板、一封裝本體、一第一導電層、一第一屏蔽層、一第二屏蔽層及一第二導電層。該基板具有一第一表面、與該第一表面相對之一第二表面，及延伸於該第一表面與該第二表面之間的一側向表面。該封裝本體設置於該基板之該第一表面上。該第一導電層覆蓋該封裝本體及該基板之至少一部分。該第一屏蔽層覆蓋該第一 導電層，且具有一第一厚度且包含一導電材料。該第二屏蔽層覆蓋該第一屏蔽層，且具有一第二厚度且包含一磁滲透材料。該第一厚度與該第二厚度之一總和在5μm至20μm之一範圍內。該第二導電層覆蓋該第二屏蔽層。該半導體裝置封裝亦可包括安置於該基板之該第一表面上的一或多個組件，且該封裝本體可覆蓋該等組件。
1‧‧‧半導體裝置封裝
2‧‧‧半導體封裝元件
3‧‧‧半導體封裝元件
4‧‧‧半導體封裝元件
5‧‧‧半導體封裝元件
100‧‧‧基板
101‧‧‧第一表面
102‧‧‧第二表面
103‧‧‧側向表面
110a‧‧‧組件
110b‧‧‧組件
110c‧‧‧組件
112‧‧‧導線
120‧‧‧封裝本體
120a‧‧‧側向表面
130‧‧‧EMI屏蔽
130a‧‧‧第一導電層/晶種層
130b‧‧‧第一屏蔽層
130c‧‧‧第二屏蔽層
130d‧‧‧第二導電層/保護層
140‧‧‧通孔
140a‧‧‧第一部分
140b‧‧‧第二部分
150‧‧‧電接點
240‧‧‧通孔
240a‧‧‧第一部分
240b‧‧‧第二部分
340‧‧‧通孔
340a‧‧‧第一部分
340b‧‧‧第二部分
440‧‧‧通孔
440a‧‧‧第一部分
440b‧‧‧第二部分
500‧‧‧基板
500p‧‧‧突出部分
500t‧‧‧跡線
501‧‧‧第一表面
501p‧‧‧頂部表面
502‧‧‧第二表面
503‧‧‧側向表面
503p‧‧‧側向表面
560‧‧‧切割狹縫
570‧‧‧膠帶
580‧‧‧切割工具
760‧‧‧切割狹縫
A‧‧‧虛線圓/部分
圖1A說明根據本發明之一實施例之半導體封裝元件的橫截面圖。
圖1B說明沿著虛線圓A採取的圖1A之半導體封裝元件之EMI屏蔽的放大圖。
圖1C說明屏蔽有效性與圖1A之半導體封裝元件之EMI屏蔽結構之間的關係。
圖1D說明屏蔽有效性與圖1A之半導體封裝元件之EMI屏蔽結構之間的關係。
圖2說明根據本發明之另一實施例的半導體封裝元件。
圖3說明根據本發明之另一實施例的半導體封裝元件。
圖4說明根據本發明之另一實施例的半導體封裝元件。
圖5說明根據本發明之另一實施例的半導體封裝元件。
圖6A、圖6B、圖6C及圖6D說明根據本發明之一實施例的製造流程。
圖7A、圖7B、圖7C及圖7D說明根據本發明之另一實施例的製造流程。
貫穿圖式及實施方式使用共同參考數字以指示相同或相似元件。本發明將自結合隨附圖式而採取之以下實施方式更顯而易見。
圖1A說明根據本發明之一實施例之半導體封裝元件1的橫截面 圖。參看圖1A，半導體封裝元件1包括基板100、數個組件110a、110b及110c、封裝本體120、EMI屏蔽130、數個通孔140，及數個電接點150。
基板100包含第一表面101，及與第一表面101相對之第二表面102。基板100亦包含延伸於第一表面101與第二表面102之間的側向表面103。在一項實施例中，側向表面103為實質上平面的，且具有相對於第一表面101或第二表面102之實質上正交定向(或實質上90°定向)。
基板100係藉由(例如)印刷電路板(PCB)(諸如紙基銅箔層壓物、複合銅箔基板，或聚合物浸漬式玻璃纖維基銅箔層壓物)而形成。基板100可具有用於電性連接設置於基板100之第一表面101上之組件110a、110b及110c的電連接件(未圖示)，諸如重佈層(redistribution layer,RDL)。
組件110a、110b及110c設置於基板100之第一表面101上。在一實施例中，組件110b為半導體晶片，而組件110a及110c為被動裝置，諸如電阻器、電容器或電感器。組件110b經由一組導線112而電性連接至基板100。在另一實施例中，組件110b可經由一組焊料凸塊(未圖示)而覆晶接合至基板100。該組導線112可由(例如)金、銅或另一合適導電材料形成。組件110a及110c表面黏著至基板100。儘管圖1A中展示三個組件，但在其他實施例中可包括更多或更少組件。
通孔140鄰近於基板100之周邊而設置。更特定而言，通孔140鄰近於基板100之側向表面103而設置。在一實施例中，通孔140可為接地片段。通孔140電性連接至包括於基板100中之電連接件中之至少一些且提供電路徑以減少EMI。通孔140中之每一者包括：第一部分140a，其鄰近於基板100之第一表面101而設置；及第二部分140b，其鄰近於基板100之第二表面102而設置。在一項實施例中，通孔140之高度可與基板100之厚度實質上相同，即，其中通孔140之高度與基板 100之厚度之間的差小於或等於基板100之厚度的±10%，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%，或小於或等於±0.05%。在一項實施例中，通孔140係由金屬、金屬合金或另一合適導電材料形成。
電接點150鄰近於基板100之第二表面102而設置。電性接點150提供半導體封裝元件1之輸入及輸出的電性連接。在一項實施例中，電接點150中之至少一些經由包括於基板100中之電連接件中之至少一些而電性連接至組件110a、110b及110c。在一實施例中，電接點150中之至少一者為接地電接點，且經由包括於基板100中之電連接件中之至少一些而電性連接至通孔140。
封裝本體120設置於基板100之第一表面101上，且覆蓋組件110a、110b及110c、基板100之第一表面101之部分及通孔140之部分，以便提供機械穩定性以及預防氧化、濕氣及其他環境條件之保護。封裝本體120可包括(例如)具有填料之環氧樹脂。在一實施例中，封裝本體120之側向表面120a、基板之側向表面103及通孔140之側向表面實質上共平面，其中，在所說明實施例中，若該等側向表面之間的任何位移不大於10μm(諸如不大於8μm、不大於5μm，或不大於1μm)，則該等側向表面可被認為是實質上共平面。
EMI屏蔽130覆蓋封裝本體120之上表面以及由封裝本體120之側向表面120a、基板100之側向表面103及通孔140之側向表面而形成的共平面表面，以提供預防EMI之保護。EMI屏蔽130電性連接至通孔140之側向表面。當自半導體封裝元件1之內部輻射的電磁發射觸擊EMI屏蔽130時，此等發射之至少一部分可經由通孔140而有效地接地，藉此減少可通過EMI屏蔽130且不利地影響相鄰半導體裝置之發射位準。相似地，當來自相鄰半導體裝置之電磁發射觸擊EMI屏蔽 130時，可發生相似的接地以減少半導體裝置封裝1內的組件110a、110b及110c之EMI。
在一項實施例中，半導體裝置封裝1可安置於PCB上且經由電接點150(例如，焊球)而電性連接至PCB。如先前所描述，電接點150中之至少一者為接地電接點，且接地電接點可電性連接至由PCB提供之接地電壓。可經由包括通孔140、包括於基板100中之電連接件中之至少一些及電接點150的電路徑而使入射於EMI屏蔽130上之電磁發射接地。在一實施例中，EMI屏蔽130之下部末端可直接地電連接至由PCB提供之接地電壓，藉此提供用於使不當電磁發射接地之替代性電路徑。在另一實施例中，通孔之第二部分140b可直接地電性連接至由PCB提供之接地電壓。
圖1B說明EMI屏蔽130之部分的放大圖，該部分在圖1A中被標記為「A」。參看圖1B，EMI屏蔽130包含第一導電層(例如，晶種層)130a、第一屏蔽層130b、第二屏蔽層130c及第二導電層(例如，保護層)130d。
晶種層130a覆蓋封裝本體120之上表面及藉由封裝本體120之側向表面120a、基板100之側向表面103及通孔140之側向表面而形成的共平面表面。晶種層130a係由(例如)銅(Cu)、錫(Sn)、不鏽鋼、另一金屬或金屬合金或其組合形成。
第一屏蔽層130b覆蓋晶種層130a。亦即，晶種層130a設置於封裝本體120與第一屏蔽層130b之間以加強封裝本體120與第一屏蔽層130b之間的黏接。在一實施例中，第一屏蔽層130b係由具有高導電率或高磁飽和之材料形成。在一項實施例中，第一屏蔽層130b係由(例如)Cu、銀(Ag)、另一金屬或金屬合金或其組合形成。導電率之一個量度係依據西門子每公尺(Siemens per meter,S/m)。用於第一屏蔽層130b的合適導電材料之實例包括具有大於約104S/m(諸如至少約105S/m、 至少約106S/m、至少約3×106S/m、至少約4×106S/m、至少約5×106S/m，或至少約6×106S/m)之導電率的導電材料。材料之導電率可在室溫下予以量測。
第二屏蔽層130c覆蓋第一屏蔽層130b。在一實施例中，第二屏蔽層130c係由具有高導磁率或低磁飽和之材料形成。在一項實施例中，第二屏蔽層130c係由(例如)鎳(Ni)、鐵(Fe)、鐵-鈷合金(FeCo)、鐵-鎳合金(FeNi)、鎳-釩合金(NiV)、另一磁滲透金屬或金屬合金(例如，另一含鎳或含鐵材料)或其組合形成。材料之導磁率之一個量度係依據其相對於自由空間之導磁率的相對導磁率。用於第二屏蔽層130c的合適磁滲透材料之實例包括具有大於約1(諸如至少約2、至少約5、至少約10、至少約50、至少約100、至少約500、至少約1000、至少約5000、至少約104、至少約105，或至少約106)之相對導磁率的材料。材料之導磁率可在室溫下及在特定場強度(諸如0.5特斯拉(Tesla)或0.002特斯拉)下予以量測。
保護層130d覆蓋第二屏蔽層130c。保護層130d用來保護第一屏蔽層130b及第二屏蔽層130c免於生銹，且EMI屏蔽效應被進一步增強。在一實施例中，保護層130d係由(例如)不鏽鋼、環氧樹脂、NiV或其組合形成。
在一項實施例中，第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率在約0.2至約3之範圍內。在另一實施例中，第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率在約0.33至約1之範圍內。在另一實施例中，第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率在約0.5至約2之範圍內。在另一實施例中，第一屏蔽層130a之厚度對第二屏蔽層130c之厚度的比率為約0.7。在另一實施例中，第一屏蔽層130a之厚度對第二屏蔽層130c之厚度的比率為約1。
在一實施例中，第一屏蔽層130b之厚度與第二屏蔽層130c之厚度 的總和在約5μm至約20μm(諸如約5μm至約7μm、約7μm至約18μm，或約9μm至約16μm)之範圍內。在一實施例中，第一屏蔽層130b之厚度與第二屏蔽層130c之厚度的總和為約12μm。在另一實施例中，第一屏蔽層130b之厚度與第二屏蔽層130c之厚度的總和為約6μm。
因為EMI屏蔽130包含兩個屏蔽層(即，可由不同材料形成之第一屏蔽層130b及第二屏蔽層130c)，所以EMI屏蔽130可具有高導電率及高導磁率之特性。因此，本發明之EMI屏蔽130可提供較好EMI屏蔽效能，尤其是當半導體封裝元件1之組件110a、110b及110c在低頻下操作時。儘管圖示之EMI屏蔽130為四層，但在其他實施例中可包括更多或更少層。
圖1C說明屏蔽有效性與第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率之間的關係。在此實施例中，第一屏蔽層130b係由Cu形成，且第二屏蔽層130c係由Ni形成。在圖1C中，x軸表示第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率，且y軸表示屏蔽有效性(以分貝或dB為單位)。屏蔽有效性係與在屏蔽之前的磁場強度對在屏蔽之後的磁場強度的比率相關。屏蔽有效性愈高，則EMI屏蔽效能愈好。屏蔽有效性可在特定頻率或頻率範圍下(諸如在1GHz下)予以量測。
根據圖1C所說明之模擬結果，EMI屏蔽130可基於第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率而提供EMI屏蔽有效性，且屏蔽有效性為至少約30dB以達成較好EMI屏蔽效能。如圖1C所說明，當第一屏蔽層130c之厚度對第二屏蔽層130b之厚度的比率在約0.2至約3之範圍內時，屏蔽有效性大於約30dB(例如，在約30dB至約40dB之範圍內)。
圖1D說明屏蔽有效性與第一屏蔽層130b之厚度對第二屏蔽層 130c之厚度的比率之間的關係。在此實施例中，第一屏蔽層130b係由Cu形成，且第二屏蔽層130c係由FeNi形成。如圖1D所說明，當第一屏蔽層130b之厚度對第二屏蔽層130c之厚度的比率在約0.5至約2之範圍內時，屏蔽有效性大於約30dB(例如，在約30dB至約50dB之範圍內)以達成較好EMI屏蔽效能。第一屏蔽層130b之厚度與第二屏蔽層130c之厚度的總和為約6μm。
圖2說明根據本發明之另一實施例之半導體裝置封裝2的橫截面圖。半導體裝置封裝2相似於如參看圖1A所說明及描述之半導體裝置封裝1，惟如下情形除外：圖2之通孔240之第一部分240a鄰近於基板100之第一表面101而設置，且通孔240之第二部分240b於基板100之第二表面102上方而設置且與基板100之第二表面102隔開某一間距。亦即，通孔240之第二部分240b未自基板100之第二表面102曝露，且因此，通孔240之高度小於基板100之厚度。
如圖2所展示的通孔240之結構減少基板100之第二表面102原本被佔據用於EMI屏蔽功能之區域，且又藉由縮減或最小化半導體封裝元件2之佔據面積區域而允許減小整體封裝尺寸。
圖3說明根據本發明之另一實施例之半導體封裝元件3的橫截面圖。半導體封裝元件3相似於如參看圖1A所說明及描述之半導體元件封裝1，惟如下情形除外：圖3之通孔340之第一部分340a設置於基板100之第一表面101下方且與基板100之第一表面101隔開某一間距，且通孔340之第二部分340b鄰近於基板100之第二表面102而設置。亦即，通孔340之第一部分340b未自基板100之第一表面101曝露，因此，通孔340之高度小於基板100之厚度。
如圖3所展示的通孔340之結構減少基板100之第一表面101原本被佔據用於EMI屏蔽功能的區域，且又藉由縮減或最小化半導體封裝元件3之佔據面積區域而允許縮減整體封裝尺寸。
圖4說明根據本發明之另一實施例之半導體封裝元件4的橫截面圖。半導體封裝元件4相似於如參看圖1A所說明及描述之半導體封裝元件1，惟如下情形除外：圖4之通孔440之第一部分440a設置於基板100之第一表面101下方且與基板100之第一表面101隔開某一間距，且通孔440之第二部分440b設置於基板100之第二表面102上方且與基板100之第二表面102隔開某一間距。亦即，通孔440之第一部分440a未自基板100之第一表面101曝露，且通孔440之第二部分440b未自基板100之第二表面102曝露，且因此，通孔440之高度小於基板100之厚度。
如圖4所展示的通孔440之結構減少基板100之第一表面101及第二表面102原本將被佔據用於EMI屏蔽功能的區域，且又藉由縮減或最小化半導體封裝元件4之佔據面積區域而允許縮減整體封裝尺寸。
圖5說明根據本發明之另一實施例之半導體封裝元件5的橫截面圖。半導體封裝元件5相似於如參看圖1A所說明及描述之半導體封裝元件1，惟如下情形除外：圖5之基板500進一步包含延伸至基板500之側向表面503的突出部分500p，且EMI屏蔽130經由包括於基板500中之跡線500t(而非如圖1A所展示之通孔140)而接地。
參看圖5，基板500包含第一表面501、第二表面502及側向表面503。基板500亦包含突出部分500p，且因此，基板500之第二表面502的長度(或面積)大於基板500之第一表面501的長度(或面積)。基板500包含複數個跡線500t，其中之至少一些可彼此連接以用於電性連接設置於基板500之第一表面501上的組件110a、110b及110c。在一實施例中，跡線500t中之至少一者連接至EMI屏蔽130及接地，以便提供用於使不當電磁發射接地之路徑。在一項實施例中，跡線500t中之至少一些可為接地片段。在另一實施例中，EMI屏蔽130可經由如圖1A所示之通孔140而接地。
EMI屏蔽130覆蓋封裝本體120之上表面、封裝本體120之側向表面、基板500之側向表面503之至少一部分及基板500之突出部分500p之頂部表面501p，以提供預防EMI之保護。因為基板500具有突出部分500p，所以EMI屏蔽130形成如圖5所展示之「L」形狀，且基板500之側向表面503p之至少一部分未被EMI屏蔽130所覆蓋。在一實施例中，可為接地片段的跡線500t中之至少一者鄰近於基板500之頂部表面501p而設置，其中接地片段之一部分係被封裝本體120所覆蓋，且接地片段之另一部分自封裝本體曝露以電性連接至EMI屏蔽130。
圖6A、圖6B、圖6C及圖6D說明根據本發明之一實施例的形成，如圖1A所示之半導體封裝元件1之製程。
參看圖6A，提供具有複數個基板100之基板條，其中每一基板100具有第一表面101及第二表面102。基板100之第二表面102附接至膠帶570。在一項實施例中，膠帶570可為單面或雙面黏接膠帶。
組件110a、110b及110c設置於基板100之第一表面101上。在一實施例中，組件110b可經由一組導線112而接合至基板100。在另一實施例中，組件110b可經由一組焊料凸塊(未圖示)而覆晶接合至基板100。組件110a及110c表面黏著至基板100。
數個通孔140形成於基板100中。通孔140連接至包括於基板100中之電連接件而提供電路徑以減少EMI。
在一項實施例中，通孔140可藉由以下操作而形成：(i)藉由(例如)光微影、化學蝕刻、雷射鑽孔或機械鑽孔而形成開口；及(ii)使用(例如)金屬、金屬合金、分佈有金屬或金屬合金之基材或另一合適的導電材料以電鍍開口。
參看圖6B，將密封材料施加至基板100之第一表面101以實質上覆蓋或密封組件110a、110b及110c、基板100之第一表面101之部分及通孔140之部分而形成封裝本體120。在一實施例中，密封材料可包括 (例如)酚醛型樹脂、環氧基樹脂、聚矽氧基樹脂，或另一合適材料。在一實施例中，可藉由使用數種模製技術(諸如壓縮模製、射出模製，或轉注模製)中之任一者而施加密封材料。
參看圖6C，使用切割工具580(例如刀具)將半導體封裝結構條帶分成複數個個別半導體封裝元件而執行單粒化製程。切割工具580形成切割狹縫560。切割狹縫560向下且完全地延伸通過封裝本體120及基板100且部分地通過膠帶570。由於可經由一次單粒化操作而非多次單粒化操作(例如多次「半切(half-cut)」單粒化)，而於封裝本體120及基板100之不同位置進行切割，故此單粒化方式可被稱作「全切(full-cut)」單粒化。
參看圖6D，鄰近於曝露表面(包括封裝本體120之外部表面、通孔140之側向表面，及基板100之側向表面103)而形成EMI屏蔽130。可藉由使用數種塗佈技術(諸如化學氣相沈積(chemical vapor deposition,CVD)、物理氣相沈積(physical vapor deposition,PVD)、無電極電鍍、電鍍、印刷、噴射、濺鍍，或真空沈積)中之任一者而形成EMI屏蔽130。
在一實施例中，EMI屏蔽130為多層的，其包含如圖1B所展示之晶種層130a、第一屏蔽層130b、第二屏蔽層130c及保護層130d，且因此可使用相同塗佈技術或不同塗佈技術而形成不同層。在一項實施例中，形成EMI屏蔽130之製程可包含以下操作：(i)藉由PVD、CVD、無電極電鍍、電鍍或濺鍍而形成晶種層130a；(ii)藉由PVD、CVD、無電極電鍍、電鍍或噴射而形成第一屏蔽層130b及第二屏蔽層130c；及(iii)藉由PVD、CVD、無電極電鍍、電鍍或噴射而形成保護層130d。在一項實施例中，第一屏蔽層130b可藉由濺鍍銅而形成，且第二屏蔽層130c可藉由電鍍鎳而形成，以便增強EMI屏蔽130之導磁率。
接著，藉由使用(例如)取置技術而將膠帶570自基板100移除，以便形成如圖1A所展示之半導體封裝元件1。
圖7A、圖7B、圖7C及圖7D說明根據本發明之一實施例的形成，如圖5所示之半導體封裝元件5之製程。
參看圖7A，提供具有複數個基板500之基板條，其中每一基板500具有第一表面501及第二表面502。基板500可經圖案化而包括複數個跡線500t，且跡線500t可彼此電性連接。
組件110a、110b及110c設置於基板500之第一表面501上。在一實施例中，組件110b可經由一組導線112而接合至基板500。在另一實施例中，組件110b可經由一組焊料凸塊(未圖示)而覆晶接合至基板500。組件110a及110c表面黏著至基板500。
參看圖7B，可藉由將密封材料施加至基板500之第一表面501以便實質上覆蓋或密封組件110a、110b及110c及基板500之第一表面501之部分而形成封裝本體120。在一項實施例中，密封材料可包括(例如)酚醛型樹脂、環氧基樹脂、聚矽氧基樹脂，或另一合適材料。在一項實施例中，可藉由使用數種模製技術(諸如壓縮模製、射出模製，或轉注模製)中之任一者而施加密封材料。
參看圖7C，藉由使用形成複數個切割狹縫760之切割工具580(諸如刀具)而執行半切製程。切割狹縫760向下且完全地延伸通過封裝本體120且部分地通過基板500。換言之，基板500在半切製程中未被完全地切穿，且存有基板500之突出部分500p。
參看圖7D，鄰近於曝露表面(包括封裝本體120之外部表面、基板500之側向表面503，及基板500之突出部分500p之頂部表面501p)而形成EMI屏蔽130。可藉由使用數種塗佈技術(諸如CVD、PVD、無電極電鍍、電鍍、印刷、噴射、濺鍍，或真空沈積)中之任一者而形成EMI屏蔽130。
在一項實施例中，EMI屏蔽130為多層的，其包含如圖1B所示之晶種層130a、第一屏蔽層130b、第二屏蔽層130c及保護層130d，且因此可使用相同塗佈技術或不同塗佈技術而形成不同層。在另一實施例中，形成EMI屏蔽130之製程可包含以下操作：(i)藉由使用PVD、CVD、無電極電鍍、電鍍或濺鍍而形成晶種層130a；(ii)藉由使用PVD、CVD、無電極電鍍、電鍍或噴射而形成第一屏蔽層130b及第二屏蔽層130c；及(iii)藉由PVD、CVD、無電極電鍍、電鍍或噴射而形成保護層130d。在一項實施例中，第一屏蔽層130b可藉由濺鍍銅而形成，且第二屏蔽層130c可藉由電極電鍍鎳而形成，以便增強EMI屏蔽130之導磁率。
接著，沿著虛線A-A'切穿基板500而執行單粒化製程，以便形成如圖5所示之半導體封裝元件5。單粒化製程可藉由(例如)刀具切割製程或雷射切割製程而執行。
如本文中所使用，術語「實質上」、「實質」、「大約」及「約」用以描述及考量小變化。當結合事件或詳情而使用時，該等術語可指該事件或詳情精確地發生之例項以及該事件或詳情以相當準確的近似值發生之例項。舉例而言，該等術語可指小於或等於±10%，諸如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%、小於或等於±0.1%，或小於或等於±0.05%。
另外，有時在本文中以範圍格式來呈現量、比率及其他數值。應理解，此範圍格式係出於便利及簡潔起見而使用，且應被靈活地理解為不僅包括被明確地指定為一範圍之極限之數值，而且包括涵蓋於彼範圍內之所有個別數值或子範圍，就如同每一數值及子範圍被明確地指定一樣。
雖然本發明已參考其特定實施例予以描述及說明，但此等描述 及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由隨附申請專利範圍界定的本發明之真實精神及範疇的情況下，可進行各種改變且可取代等效者。圖示可能未必按比例繪製。歸因於製造製程及容限，在本發明中之藝術再現與實際設備之間可存在區別。可存在未被特定地說明的本發明之其他實施例。應將本說明書及圖式視為說明性的而非限制性的。可進行修改以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此等修改意欲在此處隨附之申請專利範圍之範疇內。雖然已參考按特定次序而執行之特定操作來描述本文中所揭示之方法，但應理解，在不脫離本發明之教示的情況下，可組合、細分，或重新排序此等操作以形成等效方法。因此，除非本文中有特定指示，否則操作之次序及分組並非對本發明之限制。
1‧‧‧半導體封裝元件
100‧‧‧基板
101‧‧‧第一表面
102‧‧‧第二表面
103‧‧‧側向表面
110a‧‧‧組件
110b‧‧‧組件
110c‧‧‧組件
112‧‧‧導線
120‧‧‧封裝本體
120a‧‧‧側向表面
130‧‧‧EMI屏蔽
140‧‧‧通孔
140a‧‧‧第一部分
140b‧‧‧第二部分
150‧‧‧電接點
A‧‧‧虛線圓/部分

Claims (20)

  1. 一種半導體封裝元件，其包含：一基板，其具有一第一表面、與該第一表面相對之一第二表面，及延伸於該第一表面與該第二表面之間的一側向表面；至少一個組件，其設置於該基板之該第一表面上；一封裝本體，其設置於該基板之該第一表面上且覆蓋該組件；一第一導電層，其覆蓋該封裝本體及該基板之至少一部分；一第一屏蔽層，其覆蓋該第一導電層，該第一屏蔽層具有一第一厚度且包含一高導電率材料；一第二屏蔽層，其覆蓋該第一屏蔽層，該第二屏蔽層具有一第二厚度且包含一高導磁率材料，該第一厚度對該第二厚度之一比率在0.2至3之一範圍內；及一第二導電層，其覆蓋該第二屏蔽層。
  2. 如請求項1之半導體封裝元件，其中該第一厚度對該第二厚度之該比率在0.33至1之一範圍內。
  3. 如請求項1之半導體封裝元件，其中該高導電率材料係選自Cu及Ag，且該高導磁率材料係選自Ni、Fe、FeCo、FeNi及NiV。
  4. 如請求項1之半導體封裝元件，其中該第一厚度與該第二厚度之一總和在5μm至20μm之一範圍內。
  5. 如請求項4之半導體封裝元件，其中該第一厚度與該第二厚度之該總和在9μm至16μm之一範圍內。
  6. 如請求項4之半導體封裝元件，其中該第一厚度與該第二厚度之該總和在5μm至7μm之一範圍內。
  7. 如請求項1之半導體封裝元件，其中該基板包含電性連接至該第 一導電層之一接地片段。
  8. 如請求項7之半導體封裝元件，其中該接地片段鄰近於該基板之該第一表面而設置，該接地片段之一部分係由該封裝本體覆蓋，且該接地片段之另一部分自該封裝本體曝露。
  9. 如請求項7之半導體封裝元件，其中該接地片段設置於該基板中且自該基板之該側向表面曝露。
  10. 如請求項9之半導體封裝元件，其中該接地片段為延伸於該基板之該第一表面與該第二表面之間的一通孔。
  11. 如請求項9之半導體封裝元件，其中該接地片段為側向地延伸至該基板之該側向表面的一跡線。
  12. 一種半導體封裝元件，其包含：一基板，其具有一第一表面、與該第一表面相對之一第二表面，及延伸於該第一表面與該第二表面之間的一側向表面；一封裝本體，其設置於該基板之該第一表面上；一第一導電層，其覆蓋該封裝本體及該基板之至少一部分；一第一屏蔽層，其覆蓋該第一導電層，該第一屏蔽層具有一第一厚度且包含一導電材料；一第二屏蔽層，其覆蓋該第一屏蔽層，該第二屏蔽層具有一第二厚度且包含一磁滲透材料，其中該第一厚度與該第二厚度之一總和在5μm至20μm之一範圍內；及一第二導電層，其覆蓋該第二屏蔽層。
  13. 如請求項12之半導體封裝元件，其中該第一厚度與該第二厚度之該總和在9μm至16μm之一範圍內。
  14. 如請求項12之半導體封裝元件，其中該導電材料係選自Cu及Ag，且該磁滲透材料係選自Ni、Fe、FeCo、FeNi及NiV。
  15. 如請求項12之半導體封裝元件，其中該第一厚度對該第二厚度 之一比率在0.33至1之一範圍內。
  16. 如請求項12之半導體封裝元件，其中該基板包含電性連接至該第一導電層之一接地片段。
  17. 如請求項16之半導體封裝元件，其中該接地片段鄰近於該基板之該第一表面而設置，該接地片段之一部分係由該封裝本體覆蓋，且該接地片段之另一部分自該封裝本體曝露。
  18. 如請求項16之半導體封裝元件，其中該接地片段設置於該基板中且自該基板之該側向表面曝露。
  19. 如請求項18之半導體封裝元件，其中該接地片段為延伸於該基板之該第一表面與該第二表面之間的一通孔。
  20. 如請求項18之半導體封裝元件，其中該接地片段為側向地延伸至該基板之該側向表面的一跡線。
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