KR20150002264A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20150002264A
KR20150002264A KR20130075875A KR20130075875A KR20150002264A KR 20150002264 A KR20150002264 A KR 20150002264A KR 20130075875 A KR20130075875 A KR 20130075875A KR 20130075875 A KR20130075875 A KR 20130075875A KR 20150002264 A KR20150002264 A KR 20150002264A
Authority
KR
South Korea
Prior art keywords
substrate
shielding
electrically connected
shielding wall
wall
Prior art date
Application number
KR20130075875A
Other languages
English (en)
Other versions
KR101983142B1 (ko
Inventor
남윤태
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130075875A priority Critical patent/KR101983142B1/ko
Priority to US14/249,080 priority patent/US9287220B2/en
Priority to CN201410174930.9A priority patent/CN104253094B/zh
Publication of KR20150002264A publication Critical patent/KR20150002264A/ko
Application granted granted Critical
Publication of KR101983142B1 publication Critical patent/KR101983142B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Abstract

본 발명은 반도체 패키지에 관한 것이다. 본 발명의 실시 예에 따른 반도체 패키지는 양면에 전자 소자가 실장된 제1 기판 및 제1 기판의 일면에 접합되며, 제1 기판의 일면에 실장된 전자 소자를 삽입하는 삽입부를 포함하는 제2 기판을 포함하며, 제2 기판은 접지 비아 및 제2 기판의 내벽 또는 외벽을 따라 형성된 차폐벽을 포함할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
반도체 기술의 급속한 발전으로 인하여 반도체 소자가 괄목할만한 성장을 이루고 있다. 이와 함께 반도체 소자 등의 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 반도체 패키지의 안정적이며 효율적인 신호 전달 수행을 위해서는 고주파에 따른 잡음(Noise)을 차폐할 수 있는 기능의 중요성이 더욱 증대되고 있다. 이와 같은 반도체 패키지의 안정적인 신호 전달 및 낮은 임피던스를 제공하기 위한 잡음 차폐를 위해서 기판의 내부에 접지층을 추가적으로 형성하는 공정이 수행된다.(한국 등록특허 제0274782호)
본 발명의 일 측면은 충분한 차폐 면적을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 측면은 차폐 능력 향상과 신호 성능 유지를 동시에 해결할 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 측면은 설계 자유도가 향상된 반도체 패키지를 제공하는 데 있다.
본 발명의 실시 예에 따르면, 양면에 전자 소자가 실장된 제1 기판 및 제1 기판의 일면에 접합되며, 제1 기판의 일면에 실장된 전자 소자를 삽입하는 삽입부를 포함하는 제2 기판을 포함하며, 제2 기판은 접지 비아 및 제2 기판의 내벽 또는 외벽을 따라 형성된 차폐벽을 포함하는 반도체 패키지가 제공된다.
접지 비아는 차폐벽과 전기적으로 연결될 수 있다.
제1 기판의 타면에 실장된 전자 소자를 밀봉하는 제1 몰딩부를 더 포함할 수 있다.
제1 몰딩부의 외부면에 형성되는 제1 차폐막을 더 포함할 수 있다.
제1 기판은 내부에 접지층을 더 포함할 수 있다.
접지층은 제1 차폐막과 전기적으로 연결될 수 있다.
접지층은 접지 비아와 전기적으로 연결될 수 있다.
제1 기판은 내부에 형성되며, 양단이 제1 기판의 외부로 노출되도록 형성된 접지층을 더 포함할 수 있다.
제1 차폐막은 제1 기판의 외부로 노출된 접지층과 전기적으로 연결될 수 있다.
접지층은 접지 비아와 전기적으로 연결될 수 있다.
제2 기판은 신호 비아를 더 포함할 수 있다.
차폐벽은 신호 비아가 형성된 위치와 대응되는 영역이 개방될 수 있다.
차페벽의 개방된 영역과 대응되는 위치에 형성되며, 신호 비아와 일직선 상으로 형성된 차폐 비아를 더 포함할 수 있다.
삽입부는 관통홀 형태일 수 있다.
삽입부는 홈 형태일 수 있다.
삽입부의 바닥면에 차폐벽이 더 형성된 반도체 패키지.
제1 기판은 회로층이 더 형성될 수 있다.
제2 기판은 제1 기판과 전기적으로 연결되는 도전성 비아를 더 포함할 수 있다.
제2 기판의 일면에 형성되며, 도전성 비아와 접속되는 외부 접속 단자를 더 포함할 수 있다.
삽입부에 형성되어 제1 전자 소자를 밀봉하는 제2 몰딩부를 더 포함할 수 있다.
제2 몰딩부의 일면에 형성되며, 차폐벽과 전기적으로 연결된 제2 차폐막을 더 포함할 수 있다.
삽입부에 형성되어 제1 전자 소자를 밀봉하는 제2 몰딩부를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 반도체 패키지는 충분한 차폐 면적을 가질 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 차폐 능력 향상과 신호 성능 유지를 동시에 해결할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 설계 자유도를 향상시킬 수 있다.
도1은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도2는 본 발명의 제1 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도3은 본 발명의 제1 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도4는 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도5는 본 발명의 제2 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도6은 본 발명의 제2 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도7은 본 발명의 제2 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도8은 본 발명의 제3 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도9는 본 발명의 제3 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도10은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도11은 본 발명의 제4 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도12는 본 발명의 제5 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도13은 본 발명의 제5 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도14는 본 발명의 제6 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도15은 본 발명의 제6 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도16은 본 발명의 제6 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도17 내지 도19은 본 발명의 실시 예에 따른 차폐막을 형성하는 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도1은 본 발명의 제1 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도1을 참조하면, 반도체 패키지(100)는 제1 전자 소자(122), 제2 전자 소자(121), 제1 기판(110), 제2 기판(130), 몰딩부(140), 차폐막(150) 및 외부 접속 단자(133)을 포함할 수 있다.
제1 전자 소자(122)는 제1 기판(110)의 일면에 실장된다. 또한, 제2 전자 소자(121)는 제1 기판(110)의 타면에 실장된다. 도1에 도시된 바에 따르면, 제1 기판(110)의 일면은 하면이 되며, 타면은 상면이 된다. 제1 전자 소자(122) 및 제2 전자 소자(121)는 수동 소자와 능동 소자와 같은 다양 소자들을 포함할 수 있다. 제1 전자 소자(122) 및 제2 전자 소자(121)는 수동 소자 및 능동 소자로 한정되는 것은 아니며, 제1 기판(110)에 실장될 수 있는 소자라면 어느 것이라도 가능하다.
제1 기판(110)은 제1 전자 소자(122) 및 제2 전자 소자(121)가 양면에 실장된다. 제1 기판(110)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 예를 들어, 제1 기판(110)은 세라믹 기판, 인쇄회로 기판, 유연성 기판 등이 될 수 있다. 제1 기판(110)은 도1에는 미도시 되었지만, 회로층이 형성될 수 있다. 회로층은 제1 기판(110)과 제1 전자 소자(122), 제2 전자 소자(121) 및 제2 기판(130) 중 적어도 하나를 전기적으로 연결할 수 있다. 여기서 회로층은 회로 패턴, 접속 패드, 비아 등을 포함할 수 있다. 또한, 제1 기판(110)은 다층 구조의 회로층을 포함할 수 있다. 제1 기판(110)에는 미도시 되었지만, 접지층(미도시)이 형성될 수 있다.
제2 기판(130)은 제1 기판(110)의 일면에 형성될 수 있다. 제2 기판(130)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 예를 들어, 제2 기판(130)은 세라믹 기판, 인쇄회로 기판, 유연성 기판 등이 될 수 있다. 도1에는 미도시 되었지만, 제2 기판(130)은 한 층 이상의 회로층이 형성될 수 있다. 회로층은 회로 패턴, 접속 패드 및 도전성 비아(132)를 포함할 수 있다. 도전성 비아(132)는 제2 기판(130)의 내부에 형성된 회로 패턴들과 전기적으로 연결될 수 있다. 또한, 도전성 비아(132)는 접속 패드와 연결되어 제1 기판(110)과 제2 기판(130)을 전기적으로 연결할 수 있다. 또한, 제2 기판(130)은 미도시 되었지만, 제1 기판(110)의 접지층(미도시)과 연결되는 접지 비아(미도시)가 형성될 수 있다.
제2 기판(130)은 삽입부(134)를 포함할 수 있다. 여기서, 삽입부(134)는 제1 전자 소자(122)가 위치하는 영역에 형성될 수 있다. 본 발명의 실시 예에 따르면, 삽입부(134)는 관통홀 형태로 형성될 수 있다.
차폐벽(131)은 삽입부(134)의 벽면에 형성될 수 있다. 차폐벽(131)은 전도성 금속으로 형성될 수 있다. 차폐벽(131)은 전해 도금, 무전해 도금, 스프레이 방식 등에 의해서 형성될 수 있다. 차폐벽(131)을 형성하는 방법은 이에 한정되지 않으며, 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 차폐벽(131)은 접지 비아(미도시)와 전기적으로 연결될 수 있다.
몰딩부(140)는 제1 기판(110)의 타면에 형성되어, 제2 전자 소자(121)들을 밀봉할 수 있다. 몰딩부(140)는 제2 전자 소자(121)들 사이에 충진됨으로써, 제1 전자 소자(122)들을 서로 전기적으로 절연시킬 수 있다. 또한, 몰딩부(140)는 제1 전자 소자(122)를 둘러싸도록 형성함으로써, 제1 전자 소자(122)들을 외부 충격으로부터 보호할 수 있다. 몰딩부(140)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다. 즉, 몰딩부(140)는 동 기술분야에서 몰딩재로 사용되는 것 중 하나를 선택하여 형성될 수 있다.
차폐막(150)은 몰딩부(140)를 둘러싸는 구조로 형성될 수 있다. 차폐막(150)은 도전성 재질로 형성될 수 있다. 예를 들어, 차폐막(150)은 도전성 분말을 포함하는 수지재를 몰딩부(140)의 외부면에 도포하여 형성될 수 있다. 또는 차폐막(150)은 금속 박막을 몰딩부(140)의 외부면에 부착함으로써 형성될 수 있다. 여기서, 금속 박막은 스퍼터링(Sputtering), 기상 증착, 스프레이 코팅, 스크린 프린팅, 전해 도금, 무전해 도금 등과 같은 다양한 방법으로 형성될 수 있다. 차폐막(150)은 다른 구성부와 별도의 연결되지 않고 독립적으로 형성될 수 있거나, 제1 기판(110)의 접지층(미도시)과 전기적으로 연결될 수 있다.
외부 접속 단자(133)는 제2 기판(130)의 일면에 형성될 수 있다. 외부 접속 단자(133)는 제2 기판(130)의 도전성 비아(132) 또는 접속 패드(미도시)와 전기적으로 연결될 수 있다. 외부 접속 단자(133)는 반도체 패키지(100)와 반도체 패키지(100)가 실장될 메인 기판(미도시)을 전기적 및 물리적으로 연결할 수 있다. 예를 들어, 외부 접속 단자(133)는 솔더 범프 또는 솔더볼로 형성될 수 있다.
본 발명의 실시 예에서 도시하지 않았지만, 제1 기판(110) 및 제2 기판(130) 사이에 절연층(미도시)이 형성될 수 있다. 절연층은 제1 기판(110)과 제2 기판(130)을 전기적으로 연결하는 범프 등과 같은 도전성 부재(미도시)를 보호할 수 있다. 또한, 절연층(미도시)은 제1 기판(110)과 제2 기판(130) 간의 접착력을 향상시킬 수 있다. 이와 같이 절연층(미도시)에 의해서 도전성 부재를 보호하고, 제1 기판(110)과 제2 기판 간의 접착력을 향상시킴으로써, 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
도2는 본 발명의 제1 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도2를 참조하면, 제2 기판(130)은 삽입부(134), 차폐벽(131), 접지 비아(135), 접지 패턴(136) 및 도전성 비아(132)를 포함한다.
제2 기판(130)의 삽입부(134)에는 제1 기판(도1의 110)에 실장된 제1 전자 소자(도1의 122)가 삽입될 수 있다.
본 발명의 실시 예에 따른 차폐벽(131)은 삽입부(134)의 벽면을 따라 형성될 수 있다. 또한, 차폐벽(131)은 접지 비아(135)와 전기적으로 연결될 수 있다. 이때, 차폐벽(131)과 접지 비아(135)는 접지 패턴(136)을 통해서 연결될 수 있다.
접지 비아(135)는 제1 기판(도1의 110)의 접지층(미도시)과 전기적으로 연결될 수 있다. 즉, 접지 비아(135)에 의해서 차폐벽(131)과 접지층(미도시)이 전기적으로 연결될 수 있다.
도전성 비아(132)는 외부 접속 단자(도1의 133), 제1 기판(도1의 110) 및 제2 기판(130)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
이와 같은 구조의 차폐벽(131)에 의해서 제2 기판(130)은 제1 전자 소자(도1의 122)와 반도체 패키지(도1의 100)의 외부 간의 차폐를 수행할 수 있다.
도3은 본 발명의 제1 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도3을 참조하면, 제2 기판(130)은 신호 비아(137), 삽입부(134), 차폐벽(131), 접지 비아(135), 접지 패턴(136), 차폐 비아(138) 및 도전성 비아(132)를 포함한다.
제2 기판(130)의 삽입부(134)에는 제1 기판(도1의 110)에 실장된 제1 전자 소자(도1의 122)가 삽입될 수 있다.
신호 비아(137)는 회로층을 통해서 제1 기판(도1의 110), 제1 전자 소자(도1의 122) 및 제2 전자 소자(도1의 121) 중 적어도 하나와 전기적으로 연결될 수 있다. 또한, 신호 비아(137)는 전기 신호를 외부로 송신하거나, 외부로부터 전기 신호를 수신할 수 있다. 예를 들어, 신호 비아(137)는 RF 신호를 송수신할 수 있다.
차폐벽(131)은 삽입부(134)의 벽면을 따라 형성될 수 있다. 이때, 차폐벽(131)은 신호 비아(137)가 형성된 위치와 대응되는 영역이 개방되도록 형성될 수 있다. 이는, 전기 신호를 송수신하는 신호 비아(137)의 성능이 저하되는 것을 방지하기 위해서이다. 차폐벽(131)은 접지 비아(135)와 전기적으로 연결될 수 있다. 이때, 차폐벽(131)과 접지 비아(135)는 접지 패턴(136)을 통해서 연결될 수 있다.
접지 비아(135)는 제1 기판(도1의 110)의 접지층(미도시)과 전기적으로 연결될 수 있다. 즉, 접지 비아(135)에 의해서 차폐벽(131)과 접지층(미도시)이 전기적으로 연결될 수 있다.
차폐 비아(138)는 차폐벽(131)의 개방된 영역이 큰 경우 차폐 성능이 감소되는 것을 방지하기 위해서 형성될 수 있다. 따라서, 차폐 비아(138)는 차폐벽(131)의 개방된 영역에 대응되는 위치에 형성될 수 있다. 예를 들어, 차폐 비아(138)는 신호 비아(137)와 일직선 상에 형성될 수 있다. 이때, 신호 비아(137)와 차폐 비아(138) 간의 거리 역시 신호 비아(137)의 신호 성능이 유지될 수 있을 정도의 거리가 될 수 있다. 여기서, 신호 성능은 신호 비아(137)가 전기 신호를 송수신하는 성능이 될 수 있다. 차폐 비아(138)는 차폐 기능을 수행하기 위해서 제1 기판(도1의 110)의 접지층(미도시)과 전기적으로 연결될 수 있다.
도전성 비아(132)는 외부 접속 단자(도1의 133), 제1 기판(도1의 110) 및 제2 기판(130)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 신호 비아(137)에 의해서 차폐벽(131)이 개방되는 영역을 차폐 비아(138)로 차폐를 수행함으로써, 제2 기판(130)의 차폐 기능이 감소되는 것을 방지할 수 있다.
도4는 본 발명의 제2 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도4를 참조하면, 반도체 패키지(200)는 제1 전자 소자(222), 제2 전자 소자(221), 제1 기판(210), 제2 기판(230), 몰딩부(240), 차폐막(250) 및 외부 접속 단자(233)을 포함할 수 있다.
제1 전자 소자(222)는 제1 기판(210)의 일면에 실장된다. 또한, 제2 전자 소자(221)는 제1 기판(210)의 타면에 실장된다. 제1 전자 소자(222) 및 제2 전자 소자(221)는 수동 소자와 능동 소자와 같은 다양 소자들을 포함할 수 있으며, 제1 기판(210)에 실장될 수 있는 소자라면 어느 것이라도 가능하다.
제1 기판(210)은 제1 전자 소자(222) 및 제2 전자 소자(221)가 양면에 실장된다. 제1 기판(210)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 제1 기판(210)은 도4에는 미도시 되었지만, 회로층이 형성될 수 있다. 또한, 제1 기판(210)에는 접지층(미도시)이 형성될 수 있다.
제2 기판(230)은 제1 기판(210)의 일면에 형성될 수 있다. 제2 기판(230)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 도4에는 미도시 되었지만, 제2 기판(230)은 한 층 이상의 회로층이 형성될 수 있다. 회로층은 회로 패턴, 접속 패드 및 도전성 비아(232)를 포함할 수 있다. 도전성 비아(232)는 제2 기판(230)의 내부에 형성된 회로 패턴들과 전기적으로 연결될 수 있다. 또한, 도전성 비아(232)는 접속 패드와 연결되어 제1 기판(210)과 제2 기판(230)을 전기적으로 연결할 수 있다. 또한, 제2 기판(230)은 미도시 되었지만, 제1 기판(210)의 접지층(미도시)과 연결되는 접지 비아(미도시)가 형성될 수 있다.
제2 기판(230)은 삽입부(234)를 포함할 수 있다. 여기서, 삽입부(234)는 제1 전자 소자(222)가 위치하는 영역에 형성될 수 있다. 본 발명의 실시 예에 따르면, 삽입부(234)는 관통홀 형태로 형성될 수 있다.
차폐벽(231)은 제2 기판(230)의 외벽에 형성될 수 있다. 차폐벽(231)은 전도성 금속으로 형성될 수 있다. 차폐벽(231)을 형성하는 방법은 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 차폐벽(231)은 접지 비아(미도시)와 전기적으로 연결될 수 있다.
몰딩부(240)는 제1 기판(210)의 타면에 형성되어 제2 전자 소자(221)들을 밀봉할 수 있다. 몰딩부(240)는 제2 전자 소자(221)들 사이에 충진됨으로써, 제1 전자 소자(222)들을 상호 전기적으로 절연시킬 수 있다. 또한, 몰딩부(240)는 제1 전자 소자(222)를 둘러싸도록 형성함으로써, 제1 전자 소자(222)들을 외부 충격으로부터 보호할 수 있다. 몰딩부(240)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다.
차폐막(250)은 몰딩부(240)를 둘러싸는 구조로 형성될 수 있다. 차폐막(250)은 도전성 재질로 형성될 수 있다. 차폐막(250)은 다른 구성부와 별도의 연결되지 않고 독립적으로 형성될 수 있거나, 제1 기판(210)의 접지층(미도시)과 전기적으로 연결될 수 있다.
외부 접속 단자(233)는 제2 기판(230)의 일면에 형성되어, 도전성 비아(232) 또는 접속 패드(미도시)와 전기적으로 연결될 수 있다. 외부 접속 단자(233)는 반도체 패키지(200)와 반도체 패키지(200)가 실장될 메인 기판(미도시)을 전기적 및 물리적으로 연결할 수 있다. 예를 들어, 외부 접속 단자(233)는 솔더 범프 또는 솔더볼로 형성될 수 있다.
본 발명의 실시 예에서 도시하지 않았지만, 제1 기판(210) 및 제2 기판(230) 사이에 절연층(미도시)이 형성될 수 있다. 절연층(미도시)은 제1 기판(210)과 제2 기판(230) 사이의 범프 등과 같은 도전성 부재(미도시)를 보호할 수 있다. 또한, 절연층(미도시)은 제1 기판(210)과 제2 기판(230) 간의 접착력을 향상시킬 수 있다. 이와 같이 절연층(미도시)에 의해서 반도체 패키지(200)의 신뢰성을 향상시킬 수 있다.
도5는 본 발명의 제2 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도5를 참조하면, 제2 기판(230)은 삽입부(234), 차폐벽(231), 접지 비아(235), 접지 패턴(236) 및 도전성 비아(232)를 포함한다.
제2 기판(230)의 삽입부(234)에는 제1 기판(도4의 210)에 실장된 제1 전자 소자(도4의 222)가 삽입될 수 있다.
본 발명의 실시 예에 따른 차폐벽(231)은 제2 기판(230)의 외벽을 따라 형성될 수 있다. 또한, 차폐벽(231)은 접지 비아(235)와 전기적으로 연결될 수 있다. 이때, 차폐벽(231)과 접지 비아(235)는 접지 패턴(236)을 통해서 연결될 수 있다.
접지 비아(235)는 제1 기판(도4의 210)의 접지층(미도시)과 전기적으로 연결될 수 있다. 즉, 접지 비아(235)에 의해서 차폐벽(231)과 접지층(미도시)이 전기적으로 연결될 수 있다.
도전성 비아(232)는 외부 접속 단자(도4의 233), 제1 기판(도4의 210) 및 제2 기판(230)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
이와 같은 구조의 차폐벽(231)에 의해서 제2 기판(230)은 제1 전자 소자(도4의 222)와 반도체 패키지(도4의 200)의 외부 간의 차폐를 수행할 수 있다.
도6은 본 발명의 제2 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도6을 참조하면, 제2 기판(230)은 삽입부(234), 신호 비아(237), 차폐벽(231), 접지 비아(235), 접지 패턴(236), 차폐 비아(238) 및 도전성 비아(232)를 포함한다.
제2 기판(230)의 삽입부(234)에는 제1 기판(도4의 210)에 실장된 제1 전자 소자(도4의 222)가 삽입될 수 있다.
신호 비아(237)는 회로층을 통해서 제1 기판(도4의 210), 제1 전자 소자(도4의 222) 및 제2 전자 소자(도4의 211) 중 적어도 하나와 전기적으로 연결될 수 있다. 신호 비아(237)는 RF 신호와 같은 전기 신호를 외부로 송신하거나, 외부로부터 전기 신호를 수신할 수 있다.
차폐벽(231)은 제2 기판(230)의 외벽을 따라 형성될 수 있다. 이때, 차폐벽(231)은 신호 비아(237)가 형성된 위치와 대응되는 영역이 개방되도록 형성될 수 있다. 이는, 전기 신호를 송수신하는 신호 비아(237)의 성능이 저하되는 것을 방지하기 위해서이다. 차폐벽(231)은 접지 비아(235)와 전기적으로 연결될 수 있다. 이때, 차폐벽(231)과 접지 비아(235)는 접지 패턴(236)을 통해서 연결될 수 있다. 또한, 차폐벽(231)의 개방되는 영역은 설계자의 필요에 의해서 추가될 수 있다.
접지 비아(235)는 제1 기판(도4의 210)의 접지층(미도시)과 전기적으로 연결될 수 있다. 즉, 접지 비아(235)에 의해서 차폐벽(231)과 접지층(미도시)이 전기적으로 연결될 수 있다.
차폐 비아(238)는 차폐벽(231)의 개방된 영역이 큰 경우 차폐 성능이 감소되는 것을 방지하기 위해서 형성될 수 있다. 따라서, 차폐 비아(238)는 차폐벽(231)의 개방된 영역에 대응되는 위치에 형성될 수 있다. 본 발명의 실시 예에서, 차폐 비아(238)는 신호 비아(237)와 일직선 상에 형성될 수 있다. 차폐 비아(238)는 차폐 기능을 수행하기 위해서 제1 기판(도4의 210)의 접지층(미도시)과 전기적으로 연결될 수 있다.
도전성 비아(232)는 외부 접속 단자(도4의 233), 제1 기판(도4의 210) 및 제2 기판(230)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
도7은 본 발명의 제2 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도7을 참조하면, 제2 기판(230)은 삽입부(234), 차폐벽(231), 접지 비아(235), 접지 패턴(236), 차폐 비아(238) 및 도전성 비아(232)를 포함한다.
제2 기판(230)의 삽입부(234)에는 제1 기판(도4의 210)에 실장된 제1 전자 소자(도4의 222)가 삽입될 수 있다.
차폐벽(231)은 제2 기판(230)의 외벽을 따라 형성될 수 있다. 차폐벽(231)은 접지 비아(235)와 전기적으로 연결될 수 있다. 이때, 차폐벽(231)과 접지 비아(235)는 접지 패턴(236)을 통해서 연결될 수 있다. 또한, 접지 비아(235)는 제1 기판(도4의 210)의 접지층(미도시)과 전기적으로 연결될 수 있다. 본 발명의 실시 예에서, 차폐벽(231)은 제2 기판(230)의 외벽의 모서리 부분을 제외하고 형성될 수 있다. 여기서, 제2 기판(230)의 모서리 부분은 차폐벽(231) 형성을 위한 도금이 충분히 이루어 지지 않을 수 있다. 차폐벽(231)이 제대로 형성되지 않은 영역은 차폐 기능이 감소하기 때문에, 차폐 기능 향상을 위해 차폐 비아(238)를 형성할 수 있다.
이와 같은 차폐벽(231)의 구조에 의해서, 차폐 비아(238)는 제2 기판(230)의 모서리 부분에 형성될 수 있다. 차폐 비아(238)는 차폐벽(231)의 개방된 영역이 큰 경우 차폐 성능이 감소되는 것을 방지하기 위해서 형성될 수 있다. 본 발명의 실시 예에서, 차폐 비아(238)는 차폐벽(231)이 형성되지 않은 제2 기판(230)의 모서리 부분에 형성될 수 있다. 차폐 비아(238)는 제1 기판(도4의 210)의 접지층(미도시)과 전기적으로 연결될 수 있다.
도전성 비아(232)는 외부 접속 단자(도4의 233), 제1 기판(도4의 210) 및 제2 기판(230)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
도6 및 도7을 참고하면, 본 발명은 신호 비아(237)에 의해서 차폐벽(231)이 개방되는 영역을 차폐 비아(238)로 차폐를 수행함으로써, 제2 기판(230)의 차폐 기능이 감소되는 것을 방지할 수 있다.
도8은 본 발명의 제3 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도8을 참조하면, 반도체 패키지(300)는 제1 전자 소자(322), 제2 전자 소자(321), 제1 기판(310), 제2 기판(330), 몰딩부(340), 차폐막(350) 및 외부 접속 단자(333)을 포함할 수 있다.
제1 전자 소자(322)는 제1 기판(310)의 일면에 실장된다. 또한, 제2 전자 소자(321)는 제1 기판(310)의 타면에 실장된다. 제1 전자 소자(322) 및 제2 전자 소자(321)는 수동 소자와 능동 소자와 같은 다양 소자들을 포함할 수 있으며, 제1 기판(310)에 실장될 수 있는 소자라면 어느 것이라도 가능하다.
제1 기판(310)은 제1 전자 소자(322) 및 제2 전자 소자(321)가 양면에 실장된다. 제1 기판(310)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 제1 기판(310)은 도8에는 미도시 되었지만, 회로층이 형성될 수 있다. 또한, 제1 기판(310)에는 접지층(미도시)이 형성될 수 있다.
제2 기판(330)은 제1 기판(310)의 일면에 형성될 수 있다. 제2 기판(330)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 도8에는 미도시 되었지만, 제2 기판(330)은 한 층 이상의 회로층이 형성될 수 있다. 회로층은 회로 패턴, 접속 패드 및 도전성 비아(332)를 포함할 수 있다. 도전성 비아(332)는 제2 기판(330)의 내부에 형성된 회로 패턴들과 전기적으로 연결될 수 있다. 또한, 도전성 비아(332)는 접속 패드와 연결되어 제1 기판(310)과 제2 기판(330)을 전기적으로 연결할 수 있다. 또한, 제2 기판(330)은 미도시 되었지만, 제1 기판(310)의 접지층(미도시)과 연결되는 접지 비아(미도시)가 형성될 수 있다.
제2 기판(330)은 삽입부(334)를 포함할 수 있다. 여기서, 삽입부(334)는 제1 전자 소자(322)가 위치하는 영역에 형성될 수 있다. 본 발명의 실시 예에 따르면, 삽입부(334)는 홈 형태로 형성될 수 있다. 제2 기판(330)의 삽입부(334)가 홈 형태로 형성됨으로써, 제2 기판(330)의 구조적 신뢰성이 향상될 수 있다. 또한, 제1 전자 소자(322)가 외부로 노출되는 것을 방지할 수 있다. 이에, 제2 기판(330)은 제1 전자 소자(322)를 외부의 물리적 충격으로부터 보호할 수 있다.
제2 기판(330)에 형성된 삽입부(334)의 벽면 및 바닥면에는 차폐벽(331)이 형성될 수 있다. 차폐벽(331)은 전도성 금속으로 형성될 수 있다. 차폐벽(331)을 형성하는 방법은 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 차폐벽(331)은 접지 비아(미도시)와 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 차폐벽(331)은 삽입부(334)에 삽입된 제1 전자 소자(322)를 둘러싸는 형태로 형성될 수 있다. 차폐벽(331)의 이와 같은 구조에 의해서 측면뿐만 아니라 하면에서도 동시에 제1 전자 소자(322)와 외부간의 차폐가 수행될 수 있다.
몰딩부(340)는 제1 기판(310)의 타면에 형성될 수 있다. 몰딩부(340)는 제1 기판(310)의 타면에 형성된 제2 전자 소자(321)들을 밀봉할 수 있다. 몰딩부(340)는 제2 전자 소자(321)들 사이에 충진됨으로써, 제1 전자 소자(322)들을 상호 전기적으로 절연시킬 수 있다. 또한, 몰딩부(340)는 제1 전자 소자(322)를 둘러싸도록 형성함으로써, 제1 전자 소자(322)들을 외부 충격으로부터 보호할 수 있다. 몰딩부(340)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다.
차폐막(350)은 몰딩부(340)를 둘러싸는 구조로 형성될 수 있다. 차폐막(350)은 도전성 재질로 형성될 수 있다. 예를 들어, 차폐막(350)은 도전성 분말을 포함하는 수지재를 몰딩부(340)의 외부면에 도포하여 형성될 수 있다. 또는 차폐막(350)은 금속 박막을 몰딩부(340)의 외부면에 부착함으로써 형성될 수 있다. 차폐막(350)은 다른 구성부와 별도의 연결되지 않고 독립적으로 형성될 수 있거나, 제1 기판(310)의 접지층(미도시)과 전기적으로 연결될 수 있다.
외부 접속 단자(333)는 제2 기판(330)의 일면에 형성될 수 있다. 외부 접속 단자(333)는 제2 기판(330)의 도전성 비아(332) 또는 접속 패드(미도시)와 전기적으로 연결될 수 있다. 이와 같이 형성된 외부 접속 단자(333)는 반도체 패키지(300)와 반도체 패키지(300)가 실장될 메인 기판(미도시)을 전기적 및 물리적으로 연결할 수 있다. 예를 들어, 외부 접속 단자(333)는 솔더 범프 또는 솔더볼로 형성될 수 있다.
본 발명의 실시 예에서 도시하지 않았지만, 제1 기판(310) 및 제2 기판(330) 사이에 절연층(미도시)이 형성될 수 있다. 절연층은 제1 기판(310)과 제2 기판(330)을 전기적으로 연결하는 범프 등과 같은 도전성 부재(미도시)를 보호할 수 있다. 또한, 절연층(미도시)은 제1 기판(310)과 제2 기판(330) 간의 접착력을 향상시킬 수 있다. 이와 같이 절연층(미도시)에 의해서 반도체 패키지(300)의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(300)는 제2 기판(330)의 측면 및 하면을 동시에 차폐함으로써, 차폐 기능을 향상시킬 수 있다.
도9는 본 발명의 제3 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도9를 참조하면, 제2 기판(330)은 삽입부(334), 신호 비아(337), 차폐벽(331), 접지 비아(335), 접지 패턴(336), 차폐 비아(338) 및 도전성 비아(332)를 포함한다.
제1 전자 소자(도8의 322)가 위치하는 삽입부(도8의 334)는 도8에 도시한 바와 같이 홈 형상으로 형성될 수 있다.
신호 비아(337)는 회로층을 통해서 제1 기판(도8의 310), 제1 전자 소자(도8의 322) 및 제2 전자 소자(도8의 321) 중 적어도 하나와 전기적으로 연결될 수 있다. 신호 비아(337)는 RF 신호와 같은 전기 신호를 외부로 송신하거나, 외부로부터 전기 신호를 수신할 수 있다.
차폐벽(331)은 삽입부(도8의 334)의 벽면 및 바닥면에 형성될 수 있다. 도9에 도시된 차폐벽(331)은 삽입부(도8의 334) 바닥면에 형성된 것이다. 차폐벽(331)은 신호 비아(337)가 형성된 위치와 대응되는 영역이 개방되도록 형성될 수 있다. 이는, 전기 신호를 송수신하는 신호 비아(337)의 성능이 저하되는 것을 방지하기 위해서이다. 여기서, 차폐벽(331)은 신호 비아(337)와 일정 거리가 이격되도록 개방될 수 있다. 여기서 일정 거리는 신호 비아(337)의 신호 성능이 유지될 수 있을 정도의 거리가 될 수 있다. 차폐벽(331)은 접지 비아(335)와 전기적으로 연결될 수 있다. 이때, 차폐벽(331)과 접지 비아(335)는 접지 패턴(336)을 통해서 연결될 수 있다.
접지 비아(335)는 제1 기판(도8의 310)의 접지층(미도시)과 전기적으로 연결될 수 있다. 이와 같은 연결 관계를 통해서 차폐벽(331)은 제1 전자 소자(도8의 322)를 반도체 패키지(도8의 300)의 외부로부터 차폐할 수 있다.
차폐 비아(338)는 차폐벽(331)의 개방된 영역이 큰 경우 차폐 성능이 감소되는 것을 방지하기 위해서 형성될 수 있다. 따라서, 차폐 비아(338)는 차폐벽(331)의 개방된 영역에 대응되는 위치에 형성될 수 있다. 본 발명의 실시 예에서, 차폐 비아(338)는 신호 비아(337)와 일직선 상에 형성될 수 있다. 이때, 신호 비아(337)와 차폐 비아(338) 간의 거리 역시 신호 비아(337)의 신호 성능이 유지될 수 있을 정도의 거리가 될 수 있다. 차폐 비아(338)는 차폐 기능을 수행하기 위해서 제1 기판(도8의 310)의 접지층(미도시)과 전기적으로 연결될 수 있다.
도전성 비아(332)는 외부 접속 단자(도8의 333), 제1 기판(도8의 310) 및 제2 기판(330)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
도10은 본 발명의 제4 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도10을 참조하면, 반도체 패키지(400)는 제1 전자 소자(422), 제2 전자 소자(421), 제1 기판(410), 제2 기판(430), 몰딩부(440), 차폐막(450) 및 외부 접속 단자(433)을 포함할 수 있다.
제1 전자 소자(422)는 제1 기판(410)의 일면에 실장된다. 또한, 제2 전자 소자(421)는 제1 기판(410)의 타면에 실장된다. 제1 전자 소자(422) 및 제2 전자 소자(421)는 수동 소자와 능동 소자와 같은 다양 소자들을 포함할 수 있으며, 제1 기판(410)에 실장될 수 있는 소자라면 어느 것이라도 가능하다.
제1 기판(410)은 제1 전자 소자(422) 및 제2 전자 소자(421)가 양면에 실장된다. 제1 기판(410)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 제1 기판(410)은 도10에는 미도시 되었지만, 회로층이 형성될 수 있다. 또한, 제1 기판(410)에는 접지층(미도시)이 형성될 수 있다.
제2 기판(430)은 제1 기판(410)의 일면에 형성될 수 있다. 제2 기판(430)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 도10에는 미도시 되었지만, 제2 기판(430)은 한 층 이상의 회로층이 형성될 수 있다. 회로층은 회로 패턴, 접속 패드 및 도전성 비아(432)를 포함할 수 있다. 도전성 비아(432)는 제2 기판(430)의 내부에 형성된 회로 패턴들과 전기적으로 연결될 수 있다. 또한, 도전성 비아(432)는 접속 패드와 연결되어 제1 기판(410)과 제2 기판(430)을 전기적으로 연결할 수 있다. 또한, 제2 기판(430)은 미도시 되었지만, 제1 기판(410)의 접지층(미도시)과 연결되는 접지 비아(미도시)가 형성될 수 있다.
제2 기판(430)은 삽입부(434)를 포함할 수 있다. 여기서, 삽입부(434)는 제1 전자 소자(422)가 위치하는 영역에 형성될 수 있다. 본 발명의 실시 예에 따르면, 삽입부(434)는 홈 형태로 형성될 수 있다. 제2 기판(430)의 삽입부(434)가 홈 형태로 형성됨으로써, 제2 기판(430)의 구조적 신뢰성이 향상될 수 있다. 또한, 제1 전자 소자(422)가 외부로 노출되는 것을 방지할 수 있다. 이에, 제2 기판(430)은 제1 전자 소자(422)를 외부의 물리적 충격으로부터 보호할 수 있다.
삽입부(434)의 벽면에는 제1 차폐벽(431)이 형성될 수 있다. 또한, 제2 기판(430)의 외벽에는 제2 차폐벽(439)이 형성될 수 있다. 제1 차폐벽(431) 및 제2 차폐벽(439)은 전도성 금속으로 형성될 수 있다. 제1 차폐벽(431) 및 제2 차폐벽(439)을 형성하는 방법은 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 제1 차폐벽(431) 및 제2 차폐벽(439)은 접지 비아(미도시)와 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 제1 차폐벽(431)은 삽입부(434)에 삽입된 제1 전자 소자(422)를 둘러싸는 형태로 형성될 수 있다. 이와 같이 형성된 제1 차폐벽(431) 및 제2 차폐벽(439)에 의해서 제1 전자 소자(도10의 422)와 반도체 패키지(400) 외부 간의 차폐가 2중으로 수행될 수 있다.
몰딩부(440)는 제1 기판(410)의 타면에 형성될 수 있다. 몰딩부(440)는 제1 기판(410)의 타면에 형성된 제2 전자 소자(421)들을 밀봉할 수 있다. 몰딩부(440)는 제2 전자 소자(421)들 사이에 충진됨으로써, 제1 전자 소자(422)들을 상호 전기적으로 절연시킬 수 있다. 또한, 몰딩부(440)는 제1 전자 소자(422)를 둘러싸도록 형성함으로써, 제1 전자 소자(422)들을 외부 충격으로부터 보호할 수 있다. 몰딩부(440)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다.
차폐막(450)은 몰딩부(440)를 둘러싸는 구조로 형성될 수 있다. 차폐막(450)은 도전성 재질로 형성될 수 있다. 예를 들어, 차폐막(450)은 도전성 분말을 포함하는 수지재를 몰딩부(440)의 외부면에 도포하여 형성될 수 있다. 또는 차폐막(450)은 금속 박막을 몰딩부(440)의 외부면에 부착함으로써 형성될 수 있다. 차폐막(450)은 다른 구성부와 별도의 연결되지 않고 독립적으로 형성될 수 있거나, 제1 기판(410)의 접지층(미도시)과 전기적으로 연결될 수 있다.
외부 접속 단자(433)는 제2 기판(430)의 일면에 형성될 수 있다. 외부 접속 단자(433)는 제2 기판(430)의 도전성 비아(432) 또는 접속 패드(미도시)와 전기적으로 연결될 수 있다. 이와 같이 형성된 외부 접속 단자(433)는 반도체 패키지(400)와 반도체 패키지(400)가 실장될 메인 기판(미도시)을 전기적 및 물리적으로 연결할 수 있다. 예를 들어, 외부 접속 단자(433)는 솔더 범프 또는 솔더볼로 형성될 수 있다.
본 발명의 실시 예에서 도시하지 않았지만, 제1 기판(410) 및 제2 기판(430) 사이에 절연층(미도시)이 형성될 수 있다. 절연층은 제1 기판(410)과 제2 기판(430)을 전기적으로 연결하는 범프 등과 같은 도전성 부재(미도시)를 보호할 수 있다. 또한, 절연층(미도시)은 제1 기판(410)과 제2 기판(430) 간의 접착력을 향상시킬 수 있다. 이와 같이 절연층(미도시)에 의해서 반도체 패키지(400)의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(400)는 2중 차폐 구조로 차폐 기능을 향상시킬 수 있다.
도11은 본 발명의 제4 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도11을 참조하면, 제2 기판(430)은 삽입부(434), 신호 비아(437), 제1 차폐벽(431), 제2 차폐벽(439), 접지 비아(435), 접지 패턴(436), 차폐 비아(438) 및 도전성 비아(432)를 포함한다.
제1 전자 소자(도10의 422)가 위치하는 삽입부(434)는 도11에 도시한 바와 같이 홈 형상으로 형성될 수 있다.
신호 비아(437)는 회로층을 통해서 제1 기판(도10의 410), 제1 전자 소자(도10의 422) 및 제2 전자 소자(도10의 421) 중 적어도 하나와 전기적으로 연결될 수 있다. 신호 비아(437)는 RF 신호와 같은 전기 신호를 외부로 송신하거나, 외부로부터 전기 신호를 수신할 수 있다.
제1 차폐벽(431)은 삽입부(434)의 벽면에 형성될 수 있다. 또한, 제2 차폐벽(439)은 제2 기판(430)의 외벽에 형성될 수 있다. 제1 차폐벽(431) 및 제2 차폐벽(439)은 신호 비아(437)가 형성된 위치와 대응되는 영역이 개방되도록 형성될 수 있다. 이는, 전기 신호를 송수신하는 신호 비아(437)의 성능이 저하되는 것을 방지하기 위해서이다.
제1 차폐벽(431) 및 제2 차폐벽(439)은 접지 패턴(436)을 통해서 접지 비아(435)와 전기적으로 연결될 수 있다. 이때, 제1 차폐벽(431) 및 제2 차폐벽(439)은 도11에 도시된 바와 같이 접지 비아(435) 및 접지 패턴(436)에 의해서 상호 연결될 수 있다. 또는 제1 차폐벽(431) 및 제2 차폐벽(439)은 각각 다른 접지 비아(435)와 개별적으로 연결될 수 있다.
접지 비아(435)는 제1 기판(도10의 410)의 접지층(미도시)과 전기적으로 연결될 수 있다. 이와 같은 연결 관계를 통해서 차폐벽(431)은 제1 전자 소자(도10의 422)를 반도체 패키지(도10의 400)의 외부로부터 차폐할 수 있다.
차폐 비아(438)는 차폐벽(431)의 개방된 영역이 큰 경우 차폐 성능이 감소되는 것을 방지하기 위해서 형성될 수 있다. 따라서, 차폐 비아(438)는 차폐벽(431)의 개방된 영역에 대응되는 위치에 형성될 수 있다. 본 발명의 실시 예에서, 차폐 비아(438)는 신호 비아(437)와 일직선 상에 형성될 수 있다. 이때, 신호 비아(437)와 차폐 비아(438) 간의 거리 역시 신호 비아(437)의 신호 성능이 유지될 수 있을 정도의 거리가 될 수 있다. 차폐 비아(438)는 차폐 기능을 수행하기 위해서 제1 기판(도10의 410)의 접지층(미도시)과 전기적으로 연결될 수 있다.
도전성 비아(432)는 외부 접속 단자(도10의 433), 제1 기판(도10의 410) 및 제2 기판(430)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
도12는 본 발명의 제5 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도12를 참조하면, 반도체 패키지(500)는 제1 전자 소자(522), 제2 전자 소자(521), 제1 기판(510), 제2 기판(530), 몰딩부(540), 차폐막(550) 및 외부 접속 단자(533)을 포함할 수 있다.
제1 전자 소자(522)는 제1 기판(510)의 일면에 실장된다. 또한, 제2 전자 소자(521)는 제1 기판(510)의 타면에 실장된다. 제1 전자 소자(522) 및 제2 전자 소자(521)는 수동 소자와 능동 소자와 같은 다양 소자들을 포함할 수 있으며, 제1 기판(510)에 실장될 수 있는 소자라면 어느 것이라도 가능하다.
제1 기판(510)은 제1 전자 소자(522) 및 제2 전자 소자(521)가 양면에 실장된다. 제1 기판(510)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 제1 기판(510)은 도10에는 미도시 되었지만, 회로층이 형성될 수 있다. 또한, 제1 기판(510)에는 접지층(미도시)이 형성될 수 있다.
제2 기판(530)은 제1 기판(510)의 일면에 형성될 수 있다. 제2 기판(530)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 도10에는 미도시 되었지만, 제2 기판(530)은 한 층 이상의 회로층이 형성될 수 있다. 회로층은 회로 패턴, 접속 패드 및 도전성 비아(532)를 포함할 수 있다. 도전성 비아(532)는 제2 기판(530)의 내부에 형성된 회로 패턴들과 전기적으로 연결될 수 있다. 또한, 도전성 비아(532)는 접속 패드와 연결되어 제1 기판(510)과 제2 기판(530)을 전기적으로 연결할 수 있다. 또한, 제2 기판(530)은 미도시 되었지만, 제1 기판(510)의 접지층(미도시)과 연결되는 접지 비아(미도시)가 형성될 수 있다.
제2 기판(530)은 삽입부(534)를 포함할 수 있다. 여기서, 삽입부(534)는 제1 전자 소자(522)가 위치하는 영역에 형성될 수 있다. 본 발명의 실시 예에 따르면, 삽입부(534)는 홈 형태로 형성될 수 있다. 제2 기판(530)의 삽입부(534)가 홈 형태로 형성됨으로써, 제2 기판(530)의 구조적 신뢰성이 향상될 수 있다. 또한, 제1 전자 소자(522)가 외부로 노출되는 것을 방지할 수 있다. 이에, 제2 기판(530)은 제1 전자 소자(522)를 외부의 물리적 충격으로부터 보호할 수 있다.
삽입부(534)의 벽면 및 바닥면에는 제1 차폐벽(531)이 형성될 수 있다. 또한, 제2 기판(530)의 외벽에는 제2 차폐벽(539)이 형성될 수 있다. 제1 차폐벽(531) 및 제2 차폐벽(539)은 전도성 금속으로 형성될 수 있다. 제1 차폐벽(531) 및 제2 차폐벽(539)을 형성하는 방법은 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 제1 차폐벽(531) 및 제2 차폐벽(539)은 접지 비아(미도시)와 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 제1 차폐벽(531)은 삽입부(534)에 삽입된 제1 전자 소자(522)를 둘러싸는 형태로 형성될 수 있다. 이와 같이 형성된 제1 차폐벽(531) 및 제2 차폐벽(539)에 의해서 제1 전자 소자(도10의 422)와 반도체 패키지(500) 외부 간의 차폐가 2중으로 수행될 수 있다. 또한, 제1 차폐벽(531)에 의해서 제1 전자 소자(522)의 측면뿐만 아니라 하면에서도 차폐가 수행될 수 있다.
몰딩부(540)는 제1 기판(510)의 타면에 형성될 수 있다. 몰딩부(540)는 제1 기판(510)의 타면에 형성된 제2 전자 소자(521)들을 밀봉할 수 있다. 몰딩부(540)는 제2 전자 소자(521)들 사이에 충진됨으로써, 제1 전자 소자(522)들을 상호 전기적으로 절연시킬 수 있다. 또한, 몰딩부(540)는 제1 전자 소자(522)를 둘러싸도록 형성함으로써, 제1 전자 소자(522)들을 외부 충격으로부터 보호할 수 있다. 몰딩부(540)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다.
차폐막(550)은 몰딩부(540)를 둘러싸는 구조로 형성될 수 있다. 차폐막(550)은 도전성 재질로 형성될 수 있다. 예를 들어, 차폐막(550)은 도전성 분말을 포함하는 수지재를 몰딩부(540)의 외부면에 도포하여 형성될 수 있다. 또는 차폐막(550)은 금속 박막을 몰딩부(540)의 외부면에 부착함으로써 형성될 수 있다. 차폐막(550)은 다른 구성부와 별도의 연결되지 않고 독립적으로 형성될 수 있거나, 제1 기판(510)의 접지층(미도시)과 전기적으로 연결될 수 있다.
외부 접속 단자(533)는 제2 기판(530)의 일면에 형성될 수 있다. 외부 접속 단자(533)는 제2 기판(530)의 도전성 비아(532) 또는 접속 패드(미도시)와 전기적으로 연결될 수 있다. 이와 같이 형성된 외부 접속 단자(533)는 반도체 패키지(500)와 반도체 패키지(500)가 실장될 메인 기판(미도시)을 전기적 및 물리적으로 연결할 수 있다. 예를 들어, 외부 접속 단자(533)는 솔더 범프 또는 솔더볼로 형성될 수 있다.
본 발명의 실시 예에서 도시하지 않았지만, 제1 기판(510) 및 제2 기판(530) 사이에 절연층(미도시)이 형성될 수 있다. 절연층은 제1 기판(510)과 제2 기판(530)을 전기적으로 연결하는 범프 등과 같은 도전성 부재(미도시)를 보호할 수 있다. 또한, 절연층(미도시)은 제1 기판(510)과 제2 기판(530) 간의 접착력을 향상시킬 수 있다. 이와 같이 절연층(미도시)에 의해서 반도체 패키지(500)의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지(500)는 하면 차폐 및 2중 차폐 구조로 차폐 기능을 향상시킬 수 있다.
도13은 본 발명의 제5 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도13을 참조하면, 제2 기판(530)은 삽입부(534), 신호 비아(537), 제1 차폐벽(531), 제2 차폐벽(539), 접지 비아(535), 접지 패턴(536), 차폐 비아(538) 및 도전성 비아(532)를 포함한다.
제1 전자 소자(도12의 522)가 위치하는 삽입부(도12의 534)는 도11에 도시한 바와 같이 홈 형상으로 형성될 수 있다.
신호 비아(537)는 회로층을 통해서 제1 기판(도12의 510), 제1 전자 소자(도12의 522) 및 제2 전자 소자(도12의 521) 중 적어도 하나와 전기적으로 연결될 수 있다. 신호 비아(537)는 RF 신호와 같은 전기 신호를 외부로 송신하거나, 외부로부터 전기 신호를 수신할 수 있다. 본 발명의 실시 예에서 신호 비아(537)는 제2 기판(530)의 모서리 부분에 형성될 수 있다.
제1 차폐벽(531)은 삽입부(534)의 벽면 및 바닥면에 형성될 수 있다. 또한, 제2 차폐벽(539)은 제2 기판(530)의 외벽에 형성될 수 있다. 제2 차폐벽(539)은 신호 비아(537)가 형성된 위치와 대응되는 영역이 개방되도록 형성될 수 있다. 이는, 전기 신호를 송수신하는 신호 비아(537)의 성능이 저하되는 것을 방지하기 위해서이다. 제1 차폐벽(531)은 신호 비아(537)의 신호 성능을 유지할 수 있을 정도로 신호 비아(537)와 이격되어 형성되는 경우 별도의 개방 영역 형성을 생략할 수 있다.
제1 차폐벽(531) 및 제2 차폐벽(539)은 접지 패턴(536)을 통해서 접지 비아(535)와 전기적으로 연결될 수 있다. 이때, 제1 차폐벽(531) 및 제2 차폐벽(539)은 도13에 도시된 바와 같이 접지 비아(535) 및 접지 패턴(536)에 의해서 상호 연결될 수 있다. 또는 제1 차폐벽(531) 및 제2 차폐벽(539)은 각각 다른 접지 비아(535)와 개별적으로 연결될 수 있다.
접지 비아(535)는 제1 기판(도12의 510)의 접지층(미도시)과 전기적으로 연결될 수 있다. 이와 같은 연결 관계를 통해서 차폐벽(531)은 제1 전자 소자(도12의 522)를 반도체 패키지(도12의 500)의 외부로부터 차폐할 수 있다.
차폐 비아(538)는 차폐벽(531)의 개방된 영역이 큰 경우 차폐 성능이 감소되는 것을 방지하기 위해서 형성될 수 있다. 따라서, 차폐 비아(538)는 도13에 도시된 바와 같이 차폐벽(531)의 개방된 영역에 대응되는 위치에 형성될 수 있다. 이때, 신호 비아(537)와 차폐 비아(538) 간의 거리 역시 신호 비아(537)의 신호 성능이 유지될 수 있을 정도의 거리가 될 수 있다. 차폐 비아(538)는 차폐 기능을 수행하기 위해서 제1 기판(도12의 510)의 접지층(미도시)과 전기적으로 연결될 수 있다.
도전성 비아(532)는 외부 접속 단자(도12의 533), 제1 기판(도12의 510) 및 제2 기판(530)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
도8 내지 도13의 반도체 패키지(300, 400, 500)에서 미도시 하였지만, 삽입부(334, 434, 534) 내부에는 몰딩재(미도시)로 충진될 수 있다. 여기서 몰딩재(미도시)는 도14에서 설명하는 제2 몰딩부(도14의 760)과 동일한 재질로 이루어지며, 동일한 효과를 도출할 수 있다.
도14는 본 발명의 제6 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도14를 참조하면, 반도체 패키지(700)는 제1 전자 소자(722), 제2 전자 소자(721), 제1 기판(710), 제2 기판(730), 제1 몰딩부(740), 제1 차폐막(750), 제2 몰딩부(760), 제2 차폐막(761) 및 외부 접속 단자(733)을 포함할 수 있다.
제1 전자 소자(722)는 제1 기판(710)의 일면에 실장된다. 또한, 제2 전자 소자(721)는 제1 기판(710)의 타면에 실장된다. 제1 전자 소자(722) 및 제2 전자 소자(721)는 수동 소자와 능동 소자와 같은 다양 소자들을 포함할 수 있으며, 제1 기판(710)에 실장될 수 있는 소자라면 어느 것이라도 가능하다.
제1 기판(710)은 제1 전자 소자(722) 및 제2 전자 소자(721)가 양면에 실장된다. 제1 기판(710)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 제1 기판(710)은 도14에는 미도시 되었지만, 회로층이 형성될 수 있다. 또한, 제1 기판(710)에는 접지층(미도시)이 형성될 수 있다.
제2 기판(730)은 제1 기판(710)의 일면에 형성될 수 있다. 제2 기판(730)은 당 기술 분야에서 잘 알려진 다양한 종류의 기판이 이용될 수 있다. 도14에는 미도시 되었지만, 제2 기판(730)은 한 층 이상의 회로층이 형성될 수 있다. 회로층은 회로 패턴, 접속 패드 및 도전성 비아(732)를 포함할 수 있다. 도전성 비아(732)는 제2 기판(730)의 내부에 형성된 회로 패턴들과 전기적으로 연결될 수 있다. 또한, 도전성 비아(732)는 접속 패드와 연결되어 제1 기판(710)과 제2 기판(730)을 전기적으로 연결할 수 있다. 또한, 제2 기판(730)은 미도시 되었지만, 제1 기판(710)의 접지층(미도시)과 연결되는 접지 비아(미도시)가 형성될 수 있다.
제2 기판(730)은 삽입부(734)를 포함할 수 있다. 여기서, 삽입부(734)는 제1 전자 소자(722)가 위치하는 영역에 형성될 수 있다. 본 발명의 실시 예에 따르면, 삽입부(734)는 관통홀 형태로 형성될 수 있다.
제2 기판(730)에 형성된 삽입부(734)의 벽면에는 차폐벽(731)이 형성될 수 있다. 차폐벽(731)은 전도성 금속으로 형성될 수 있다. 차폐벽(731)을 형성하는 방법은 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 차폐벽(731)은 접지 비아(미도시)와 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따르면, 차폐벽(731)은 삽입부(734)에 삽입된 제1 전자 소자(722)를 둘러싸는 형태로 형성될 수 있다. 차폐벽(731)의 이와 같은 구조에 의해서 측면뿐만 아니라 하면에서도 동시에 제1 전자 소자(722)와 외부간의 차폐가 수행될 수 있다.
제1 몰딩부(740)는 제1 기판(710)의 타면에 형성될 수 있다. 제1 몰딩부(740)는 제1 기판(710)의 타면에 형성된 제2 전자 소자(721)들을 밀봉할 수 있다. 제1 몰딩부(740)는 제2 전자 소자(721)들 사이에 충진됨으로써, 제1 전자 소자(722)들을 상호 전기적으로 절연시킬 수 있다. 또한, 제1 몰딩부(740)는 제1 전자 소자(722)를 둘러싸도록 형성함으로써, 제1 전자 소자(722)들을 외부 충격으로부터 보호할 수 있다. 제1 몰딩부(740)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다.
제1 차폐막(750)은 제1 몰딩부(740)를 둘러싸는 구조로 형성될 수 있다. 제1 차폐막(750)은 도전성 재질로 형성될 수 있다. 예를 들어, 제1 차폐막(750)은 도전성 분말을 포함하는 수지재를 제1 몰딩부(740)의 외부면에 도포하여 형성될 수 있다. 또는 제1 차폐막(750)은 금속 박막을 제1 몰딩부(740)의 외부면에 부착함으로써 형성될 수 있다. 제1 차폐막(750)은 다른 구성부와 별도의 연결되지 않고 독립적으로 형성될 수 있거나, 제1 기판(710)의 접지층(미도시)과 전기적으로 연결될 수 있다.
제2 몰딩부(760)은 제2 기판(730)의 삽입부(734) 내부에 형성될 수 있다. 제2 몰딩부(760)는 삽입부(734)에 위치한 제1 전자 소자(722)를 밀봉하도록 형성될 수 있다. 제2 몰딩부(760)는 제1 전자 소자(722)들 사이에 충진되어 서로 전기적으로 절연되도록 할 수 있다. 이와 같이 제2 몰딩부(760)가 제2 기판(730)의 삽입부(734)에 형성됨으로써, 제2 기판(730)의 구조적 신뢰성이 향상될 수 있다. 또한, 제2 몰딩부(760)는 제1 전자 소자(722)가 외부로 노출되는 것을 방지할 수 있다. 또한, 제2 몰딩부(760)는 제1 전자 소자(722)를 외부의 물리적 충격으로부터 보호할 수 있다. 제2 몰딩부(760)는 에폭시 수지 등과 같은 절연성 수지로 형성될 수 있다. 즉, 제2 몰딩부(760)는 동 기술분야에서 몰딩재로 사용되는 것 중 하나를 선택하여 형성될 수 있다.
제2 차폐막(761)은 제2 몰딩부(760)의 일면에 형성될 수 있다. 여기서 일면은 도14에서 제2 몰딩부(760)의 하면이다. 제2 차폐막(761)은 전기 전도성 금속으로 형성될 수 있다. 제2 차폐막(761)은 전해 도금, 무전해 도금, 스프레이 방식 등에 의해서 형성될 수 있다. 제2 차폐막(761)을 형성하는 방법은 이에 한정되지 않으며, 당 기술분야에서 적용되는 도금 방법 중 어느 것을 적용하여 형성될 수 있다. 제2 차폐막(761)은 제2 기판(730)의 차폐벽(731)과 전기적으로 연결될 수 있다. 또는 제2 차폐막(761)은 접지 비아(미도시)와 직접 연결될 수 있다. 따라서, 제2 차폐막(761) 역시 차폐 역할을 수행할 수 있다.
외부 접속 단자(733)는 제2 기판(730)의 일면에 형성될 수 있다. 외부 접속 단자(733)는 제2 기판(730)의 도전성 비아(732) 또는 접속 패드(미도시)와 전기적으로 연결될 수 있다. 이와 같이 형성된 외부 접속 단자(733)는 반도체 패키지(700)와 반도체 패키지(700)가 실장될 메인 기판(미도시)을 전기적 및 물리적으로 연결할 수 있다. 예를 들어, 외부 접속 단자(733)는 솔더 범프 또는 솔더볼로 형성될 수 있다.
본 발명의 실시 예에서 도시하지 않았지만, 제1 기판(710) 및 제2 기판(730) 사이에 절연층(미도시)이 형성될 수 있다. 절연층은 제1 기판(710)과 제2 기판(730)을 전기적으로 연결하는 범프 등과 같은 도전성 부재(미도시)를 보호할 수 있다. 또한, 절연층(미도시)은 제1 기판(710)과 제2 기판(730) 간의 접착력을 향상시킬 수 있다. 이와 같이 절연층(미도시)에 의해서 반도체 패키지(700)의 신뢰성을 향상시킬 수 있다.
종래에는 반도체 패키지를 메인 보드에 실장할 때, 차폐 기능 향상을 위해서 반도체 패키지가 실장되는 메인 보드 영역에 차폐층(접지층)을 형성하였다. 그러나 본 발명의 실시 예에 따른 반도체 패키지(700)는 하면에 제2 차폐막(761)을 형성함으로써, 메인 보드(미도시)에 차폐층(접지층) 형성을 생략할 수 있다. 또한, 본 발명의 반도체 패키지(700)에 의해서 메인 보드(미도시)의 차폐층이 형성되었던 영역에 배선 패턴이 형성될 수 있다. 즉, 본 발명의 반도체 패키지(700)에 의해서 메인 보드(미도시)의 설계 자유도를 증가시킬 수 있다.
도15는 본 발명의 제6 실시 예에 따른 제2 기판의 단면을 나타낸 예시도이다.
도15를 참조하면, 제2 기판(730)은 제2 차폐막(761), 접지 비아(735), 접지 패턴(736) 및 도전성 비아(732)를 포함한다.
제2 차폐막(761)은 제2 기판(730)의 삽입부(도14의 734)에 형성될 수 있다. 제2 차폐막(761)은 삽입부(도14의 734)의 벽면에 따라 형성된 차폐벽(도14의 731)과 전기적으로 연결될 수 있다. 또는 도14에 도시된 바와 같이 제2 차폐막(761)은 접지 비아(735)와 전기적으로 연결될 수 있다. 여기서, 제2 차폐막(761)과 접지 비아(735)는 접지 패턴(736)에 의해서 연결될 수 있다.
접지 비아(735)는 제1 기판(도14의 710)의 접지층(미도시)과 전기적으로 연결될 수 있다. 즉, 접지 비아(735)에 의해서 차폐벽(도14의 731) 및 제2 차폐막(761) 중 적어도 하나와 접지층(미도시)이 전기적으로 연결될 수 있다.
도전성 비아(732)는 외부 접속 단자(도14의 733), 제1 기판(도14의 710) 및 제2 기판(730)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
이와 같은 구조의 제2 차폐막(761) 및 차폐벽(도14의 731)에 의해서 제2 기판(730)은 제1 전자 소자(도14의 722)와 반도체 패키지(도14의 700)의 외부 간의 차폐를 수행할 수 있다.
도16은 본 발명의 제6 실시 예에 따른 제2 기판의 단면을 나타낸 다른 예시도이다.
도16을 참조하면, 제2 기판(730)은 제2 차폐막(761), 제2 몰딩부(760), 접지 비아(735), 접지 패턴(736) 및 도전성 비아(732)를 포함한다.
제2 차폐막(761)은 제2 기판(730)의 삽입부(도14의 734)에 형성된 제2 몰딩부(760)의 일면에 형성될 수 있다. 제2 차폐막(761)은 삽입부(도14의 734)의 벽면에 따라 형성된 차폐벽(도14의 731)과 전기적으로 연결될 수 있다. 또는 도14에 도시된 바와 같이 제2 차폐막(761)은 접지 비아(735)와 전기적으로 연결될 수 있다. 여기서, 제2 차폐막(761)과 접지 비아(735)는 접지 패턴(736)에 의해서 연결될 수 있다. 본 발명의 실시 예에 따르면, 제2 차폐막(761)은 격자 형태로 형성될 수 있다. 제2 차폐막(761)의 격자 간의 간격은 RF 신호 등과 같은 전기 신호가 차폐 될 수 있을 정도의 간격이 될 수 있다. 즉, 본 실시 예에 따른 격자 구조의 제2 차폐막(761)은 도15와 같이 제2 차폐막(도15의 761)이 제2 몰딩부(761) 전면에 형성되지 않아도 충분한 차폐 효과를 가질 수 있다.
접지 비아(735)는 제1 기판(도14의 710)의 접지층(미도시)과 전기적으로 연결될 수 있다. 즉, 접지 비아(735)에 의해서 차폐벽(도14의 731) 및 제2 차폐막(761) 중 적어도 하나와 접지층(미도시)이 전기적으로 연결될 수 있다.
도전성 비아(732)는 외부 접속 단자(도14의 733), 제1 기판(도14의 710) 및 제2 기판(730)의 내부에 형성된 회로 패턴 중 적어도 하나와 전기적으로 연결될 수 있다.
이와 같은 구조의 제2 차폐막(761) 및 차폐벽(도14의 731)에 의해서 제2 기판(730)은 제1 전자 소자(도14의 722)와 반도체 패키지(도14의 700)의 외부 간의 차폐를 수행할 수 있다.
도17 내지 도19는 본 발명의 실시 예에 따른 차폐막을 형성하는 방법을 나타낸 예시도이다.
도17 내지 도19의 차폐막을 형성하는 방법에서, 제1 기판(610)의 일면(하면)에 형성된 제2 전자 소자 및 제2 기판의 도면 및 설명 도1 내지 도16과 동일하므로 생략하도록 한다.
도17을 참조하면, 몰딩부(640)가 형성된 제1 기판(610)을 준비할 수 있다. 제1 기판(610)의 타면(상면)에는 제1 전자 소자(622)가 실장될 수 있다. 몰딩부(640)는 제1 기판(610)의 타면에 형성되어 제1 전자 소자(622)를 둘러싸도록 형성될 수 있다.
제1 기판(610)의 내부에는 접지층(611)이 형성될 수 있다. 접지층(611)은 전도성 금속으로 형성될 수 있다. 접지층(611)은 회로 기판 분야에서 적용되는 구조 및 방법이 적용되어 형성될 수 있다.
도18을 참조하면, 접지층(611)이 노출되도록 제1 기판(610)을 패터닝 할 수 있다. 도18에 도시된 바와 같이 제1 기판(610)의 양면을 화학적 또는 물리적 방법으로 제거하여 접지층(611)을 외부로 노출시킬 수 있다.
도19를 참조하면, 몰딩부(640)를 둘러싸도록 차폐막(650)이 형성된다. 이때, 차폐막(650)은 제1 기판(610)의 패터닝된 부분에도 형성될 수 있다. 따라서 차폐막(650)은 접지층(611)과 전기적으로 연결될 수 있다. 차폐막(650)은 스프레이 방식 또는 인쇄 방식을 통해서 형성될 수 있다. 그러나 차폐막(650)을 형성하는 방법이 이에 한정되는 것은 아니다.
본 발명의 실시 예에 따른 반도체 패키지는 차폐막 및 접지 비아 뿐만 아니라 다양한 구조의 차폐벽을 형성함으로써, 반도체 패키지가 소형화되어도 충분한 차폐 면적 가질 수 있다. 반도체 패키지가 충분한 차폐 면적을 가짐으로써, 차폐 능력이 향상될 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 패키지는 차폐벽과 차폐 비아를 동시에 적용하여, 차폐 능력을 향상시킬 뿐만 아니라 신호 비아의 신호 성능을 유지할 수 있다. 또한, 차폐벽과 차폐 비아를 동시에 적용하여, 자유롭게 신호 비아를 형성함으로써, 설계 자유도를 향상시킬 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 300, 400, 500, 700: 반도체 패키지
110, 210, 310, 410, 510, 610, 710: 제1 기판
122, 222, 322, 422, 522, 722: 제1 전자 소자
121, 221, 321, 421, 521, 621, 721: 제2 전자 소자
130, 230, 330, 430, 530, 730: 제2 기판
131, 231, 331: 차폐벽
132, 232, 332, 432, 532: 도전성 비아
133, 233, 333, 433, 533, 733: 외부 접속 단자
134, 234, 334, 434, 534, 734: 삽입부
135, 235, 335, 435: 접지 비아
136, 236, 336, 436, 536: 접지 패턴
137, 237, 337, 437, 537: 신호 비아
138, 238, 338, 438, 538: 차폐 비아
140, 240, 340, 440, 540, 640: 몰딩부
150, 250, 350, 450, 550, 650: 차폐막
431, 531: 제1 차폐벽
439, 539: 제2 차폐벽
611: 접지층
740: 제1 몰딩부
760: 제2 몰딩부
750: 제1 차폐막
761: 제2 차폐막

Claims (22)

  1. 양면에 전자 소자가 실장된 제1 기판; 및
    상기 제1 기판의 일면에 접합되며, 상기 제1 기판의 일면에 실장된 전자 소자를 삽입하는 삽입부를 포함하는 제2 기판;
    을 포함하며,
    상기 제2 기판은 접지 비아 및 상기 제2 기판의 내벽 또는 외벽을 따라 형성된 차폐벽을 포함하는 반도체 패키지.
  2. 청구항1에 있어서,
    상기 접지 비아는 상기 차폐벽과 전기적으로 연결되는 반도체 패키지.
  3. 청구항1에 있어서,
    상기 제1 기판의 타면에 실장된 전자 소자를 밀봉하는 제1 몰딩부를 더 포함하는 반도체 패키지.
  4. 청구항1에 있어서,
    상기 제1 몰딩부의 외부면에 형성되는 제1 차폐막을 더 포함하는 반도체 패키지.
  5. 청구항4에 있어서,
    상기 제1 기판은 내부에 접지층을 더 포함하는 반도체 패키지.
  6. 청구항5에 있어서,
    상기 접지층은 상기 제1 차폐막과 전기적으로 연결되는 반도체 패키지.
  7. 청구항5에 있어서,
    상기 접지층은 상기 접지 비아와 전기적으로 연결되는 반도체 패키지.
  8. 청구항4에 있어서,
    상기 제1 기판은 내부에 형성되며, 양단이 상기 제1 기판의 외부로 노출되도록 형성된 접지층을 더 포함하는 반도체 패키지.
  9. 청구항8에 있어서,
    상기 제1 차폐막은 상기 제1 기판의 외부로 노출된 상기 접지층과 전기적으로 연결되는 반도체 패키지.
  10. 청구항8에 있어서,
    상기 접지층은 상기 접지 비아와 전기적으로 연결되는 반도체 패키지.
  11. 청구항1에 있어서,
    상기 제2 기판은 신호 비아를 더 포함하는 반도체 패키지.
  12. 청구항1에 있어서,
    상기 차폐벽은 상기 신호 비아가 형성된 위치와 대응되는 영역이 개방된 반도체 패키지.
  13. 청구항12에 있어서,
    상기 차페벽의 개방된 영역과 대응되는 위치에 형성되며, 상기 신호 비아와 일직선 상으로 형성된 차폐 비아를 더 포함하는 반도체 패키지.
  14. 청구항1에 있어서,
    상기 삽입부는 관통홀 형태인 반도체 패키지.
  15. 청구항1에 있어서,
    상기 삽입부는 홈 형태인 반도체 패키지.
  16. 청구항15에 있어서,
    상기 삽입부의 내부의 바닥면에 상기 차폐벽이 더 형성된 반도체 패키지.
  17. 청구항1에 있어서,
    상기 제1 기판은 회로층이 더 형성된 반도체 패키지.
  18. 청구항1에 있어서,
    상기 제2 기판은 제1 기판과 전기적으로 연결되는 도전성 비아를 더 포함하는 반도체 패키지.
  19. 청구항18에 있어서,
    상기 제2 기판의 일면에 형성되며, 상기 도전성 비아와 접속되는 외부 접속 단자를 더 포함하는 반도체 패키지.
  20. 청구항14에 있어서,
    상기 삽입부에 형성되어 상기 제1 전자 소자를 밀봉하는 제2 몰딩부를 더 포함하는 반도체 패키지.
  21. 청구항20에 있어서,
    상기 제2 몰딩부의 일면에 형성되며, 상기 차폐벽과 전기적으로 연결된 제2 차폐막을 더 포함하는 반도체 패키지.
  22. 청구항15에 있어서,
    상기 삽입부에 형성되어 상기 제1 전자 소자를 밀봉하는 제2 몰딩부를 더 포함하는 반도체 패키지.
KR1020130075875A 2013-06-28 2013-06-28 반도체 패키지 KR101983142B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130075875A KR101983142B1 (ko) 2013-06-28 2013-06-28 반도체 패키지
US14/249,080 US9287220B2 (en) 2013-06-28 2014-04-09 Semiconductor package
CN201410174930.9A CN104253094B (zh) 2013-06-28 2014-04-28 半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130075875A KR101983142B1 (ko) 2013-06-28 2013-06-28 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20150002264A true KR20150002264A (ko) 2015-01-07
KR101983142B1 KR101983142B1 (ko) 2019-08-28

Family

ID=52114786

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130075875A KR101983142B1 (ko) 2013-06-28 2013-06-28 반도체 패키지

Country Status (3)

Country Link
US (1) US9287220B2 (ko)
KR (1) KR101983142B1 (ko)
CN (1) CN104253094B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016126787A1 (en) * 2015-02-05 2016-08-11 Ii-Vi Incorporated Composite substrate with alternating pattern of diamond and metal or metal alloy
US10109595B2 (en) 2016-02-03 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Double-sided package module and substrate strip
KR20210103403A (ko) * 2020-02-13 2021-08-23 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
US11206731B2 (en) 2020-03-17 2021-12-21 Samsung Electro-Mechanics Co., Ltd. Communication module
US11961805B2 (en) 2016-10-04 2024-04-16 Skyworks Solutions, Inc. Devices and methods related to dual-sided radio-frequency package with overmold structure

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368455B2 (en) * 2014-03-28 2016-06-14 Intel Corporation Electromagnetic interference shield for semiconductor chip packages
US9883582B2 (en) * 2015-11-20 2018-01-30 Hamilton Sundstrand Corporation Circuit boards and circuit board assemblies
JP6648626B2 (ja) * 2016-04-27 2020-02-14 オムロン株式会社 電子装置およびその製造方法
KR20180023488A (ko) * 2016-08-26 2018-03-07 삼성전기주식회사 반도체 패키지 및 반도체 패키지 제조방법
JP6939982B2 (ja) * 2018-03-20 2021-09-22 株式会社村田製作所 高周波モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012151353A (ja) * 2011-01-20 2012-08-09 Sharp Corp 半導体モジュール
JP2013058989A (ja) * 2011-09-09 2013-03-28 Omron Corp 半導体装置及びマイクロフォン
KR20130056570A (ko) * 2011-11-22 2013-05-30 삼성전기주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422615A (en) * 1992-09-14 1995-06-06 Hitachi, Ltd. High frequency circuit device
KR100274782B1 (ko) 1996-04-04 2001-01-15 윤종용 인쇄회로기판
JP3109477B2 (ja) * 1998-05-26 2000-11-13 日本電気株式会社 マルチチップモジュール
JP4497683B2 (ja) * 2000-09-11 2010-07-07 ローム株式会社 集積回路装置
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
US6932618B1 (en) * 2003-05-14 2005-08-23 Xilinx, Inc. Mezzanine integrated circuit interconnect
JP2005198051A (ja) * 2004-01-08 2005-07-21 Hitachi Ltd 高周波モジュール
US20080017964A1 (en) * 2006-07-20 2008-01-24 Schott Donald E Hybrid Microelectronic Package
TWI358116B (en) * 2008-02-05 2012-02-11 Advanced Semiconductor Eng Packaging structure and packaging method thereof
US7741567B2 (en) * 2008-05-19 2010-06-22 Texas Instruments Incorporated Integrated circuit package having integrated faraday shield
US7618846B1 (en) * 2008-06-16 2009-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming shielding along a profile disposed in peripheral region around the device
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
JP4947169B2 (ja) * 2010-03-10 2012-06-06 オムロン株式会社 半導体装置及びマイクロフォン
TW201214653A (en) * 2010-09-23 2012-04-01 Siliconware Precision Industries Co Ltd Package structure capable of discharging static electricity and preventing electromagnetic wave interference
US9704793B2 (en) * 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US9105562B2 (en) * 2011-05-09 2015-08-11 Infineon Technologies Ag Integrated circuit package and packaging methods
KR20130035620A (ko) * 2011-09-30 2013-04-09 삼성전자주식회사 Ｅｍｉ 쉴드된 반도체 패키지 및 ｅｍｉ 쉴드된 기판 모듈
WO2013089780A1 (en) * 2011-12-16 2013-06-20 Intel Corporation Package for a microelectronic die, microelectronic assembly containing same, microelectronic system, and method of reducing die stress in a microelectronic package
US8866237B2 (en) * 2012-02-27 2014-10-21 Texas Instruments Incorporated Methods for embedding controlled-cavity MEMS package in integration board
TWI459521B (zh) * 2012-03-08 2014-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012151353A (ja) * 2011-01-20 2012-08-09 Sharp Corp 半導体モジュール
JP2013058989A (ja) * 2011-09-09 2013-03-28 Omron Corp 半導体装置及びマイクロフォン
KR20130056570A (ko) * 2011-11-22 2013-05-30 삼성전기주식회사 반도체 패키지 및 그 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016126787A1 (en) * 2015-02-05 2016-08-11 Ii-Vi Incorporated Composite substrate with alternating pattern of diamond and metal or metal alloy
US9812375B2 (en) 2015-02-05 2017-11-07 Ii-Vi Incorporated Composite substrate with alternating pattern of diamond and metal or metal alloy
GB2550731A (en) * 2015-02-05 2017-11-29 Ii Vi Inc Composite substrate with alternating pattern of diamond and metal or metal alloy
GB2550731B (en) * 2015-02-05 2021-01-20 Ii Vi Inc Composite substrate with alternating pattern of diamond and metal or metal alloy
US10109595B2 (en) 2016-02-03 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Double-sided package module and substrate strip
US11961805B2 (en) 2016-10-04 2024-04-16 Skyworks Solutions, Inc. Devices and methods related to dual-sided radio-frequency package with overmold structure
KR20210103403A (ko) * 2020-02-13 2021-08-23 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈 및 통신 장치
US11206731B2 (en) 2020-03-17 2021-12-21 Samsung Electro-Mechanics Co., Ltd. Communication module

Also Published As

Publication number Publication date
KR101983142B1 (ko) 2019-08-28
CN104253094B (zh) 2018-05-01
US9287220B2 (en) 2016-03-15
US20150001690A1 (en) 2015-01-01
CN104253094A (zh) 2014-12-31

Similar Documents

Publication Publication Date Title
KR101983142B1 (ko) 반도체 패키지
KR102246040B1 (ko) 회로 모듈
US10271432B2 (en) Encapsulated circuit module, and production method therefor
US10319685B2 (en) EMI shielded integrated circuit packages and methods of making the same
KR20120045893A (ko) 반도체 패키지 모듈
WO2004010499A1 (ja) モジュール部品
KR20150127369A (ko) 전자 소자 모듈 및 그 제조 방법
JP5750528B1 (ja) 部品内蔵回路基板
US7915715B2 (en) System and method to provide RF shielding for a MEMS microphone package
US9780047B1 (en) Semiconductor package
US11195800B2 (en) Electronic device module and method of manufacturing the same
KR20170097345A (ko) 전자 소자 모듈 및 그 제조 방법
KR20120043503A (ko) 통신 패키지 모듈 및 그 제조 방법
KR20120039338A (ko) 반도체 패키지
KR101741648B1 (ko) 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
KR101153536B1 (ko) 고주파 패키지
KR20110133821A (ko) 고주파 패키지
US20220310317A1 (en) Electronic component module
KR101350610B1 (ko) 반도체 패키지
KR20190116886A (ko) 전자 소자 모듈
KR102207271B1 (ko) 반도체 패키지
US7838777B2 (en) Signal transmission structure, package structure and bonding method thereof
KR101300503B1 (ko) 블록 모듈의 제조방법
KR20130048991A (ko) 반도체 패키지 및 그 제조 방법
KR20130036036A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant