KR20170097345A - 전자 소자 모듈 및 그 제조 방법 - Google Patents

전자 소자 모듈 및 그 제조 방법 Download PDF

Info

Publication number
KR20170097345A
KR20170097345A KR1020160018976A KR20160018976A KR20170097345A KR 20170097345 A KR20170097345 A KR 20170097345A KR 1020160018976 A KR1020160018976 A KR 1020160018976A KR 20160018976 A KR20160018976 A KR 20160018976A KR 20170097345 A KR20170097345 A KR 20170097345A
Authority
KR
South Korea
Prior art keywords
substrate
electronic component
sealing portion
electronic
electronic device
Prior art date
Application number
KR1020160018976A
Other languages
English (en)
Inventor
홍석윤
박한수
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020160018976A priority Critical patent/KR20170097345A/ko
Priority to US15/263,445 priority patent/US20170243832A1/en
Publication of KR20170097345A publication Critical patent/KR20170097345A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0215—Grounding of printed circuits by connection to external grounding means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards

Abstract

본 발명에 따른 전자 소자 모듈은, 일면에 적어도 하나의 접지 전극이 형성된 기판, 상기 기판의 일면에 실장되는 적어도 하나의 전자 부품, 전기 전도성을 구비하고 상기 전자 부품을 내부에 수용하며 상기 기판 상에 배치되는 밀봉부, 및 상기 전자 부품과 상기 기판이 전기적으로 연결되는 부분을 상기 밀봉부로부터 이격시키는 절연부를 포함하며, 상기 밀봉부는 상기 접지 전극과 전기적으로 연결될 수 있다.

Description

전자 소자 모듈 및 그 제조 방법{ELECTRONIC COMPONENT MODULE AND MANUFACTURING MEHTHOD THEROF}
본 발명은 전자 소자 모듈 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 모듈에 포함된 수동소자 또는 반도체 칩 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 전자 소자 모듈 및 그 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용으로 급격히 그 수요가 증가하고 있으며, 이를 만족하기 위해 이들 시스템에 실장되는 전자 부품들의 소형화 및 경량화가 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구되고 있다.
특히, 휴대용 TV(DMB 또는 DVB) 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 전자 소자 모듈은 소형화뿐만 아니라 전자파 간섭(EMI)에 대한 차폐 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
한국 공개특허공보 제2012-0122137호
본 발명은 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성 특성이 우수한 전자파 차폐구조를 갖는 전자 소자 모듈 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 전자 소자 모듈은, 일면에 적어도 하나의 접지 전극이 형성된 기판, 상기 기판의 일면에 실장되는 적어도 하나의 전자 부품, 전기 전도성을 구비하고 상기 전자 부품을 내부에 수용하며 상기 기판 상에 배치되는 밀봉부, 및 상기 전자 부품과 상기 기판이 전기적으로 연결되는 부분을 상기 밀봉부로부터 이격시키는 절연부를 포함하며, 상기 밀봉부는 상기 접지 전극과 전기적으로 연결될 수 있다.
또한 본 실시예에 따른 전자 소자 모듈 제조 방법은, 일면에 적어도 하나의 접지 전극이 형성된 기판을 준비하는 단계, 상기 기판의 일면에 전자 부품을 실장하는 단계, 상기 전자 부품과 상기 기판이 전기적으로 연결되는 부분을 밀봉하는 절연부를 형성하는 단계, 및 전기 전도성을 갖는 재료로 상기 전자 부품을 매립하여 상기 기판 상에 밀봉부를 형성하는 단계를 포함할 수 있다.
본 발명에 따른 전자 소자 모듈은 전기 전도성을 갖는 밀봉부를 통해 접지 전극과 차폐 실드가 전기적으로 연결된다. 따라서 제조가 매우 용이하다.
도 1은 본 발명의 실시예에 따른 전자 소자 모듈의 단면도.
도 2는 도 1에 도시된 전자 소자 모듈의 내부를 도시한 부분 절단 사시도.
도 3a 내지 도 3f는 본 실시예에 따른 전자 소자 모듈의 제조 방법을 공정순으로 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 전자 소자 모듈의 단면도.
도 5a 내지 도 5c는 도 4에 도시된 전자 소자 모듈의 제조 방법을 공정순으로 도시한 도면.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 전자 소자 모듈의 단면도이고 도 2는 도 1에 도시된 전자 소자 모듈의 내부를 도시한 부분 절단 사시도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 전자 소자 모듈(100)는 기판(11), 전자 부품(16), 밀봉부(14), 및 차폐 실드(15)를 포함하여 구성된다.
기판(11)의 상면에는 전자 부품(16)을 실장하기 위한 실장용 전극(20), 접지 전극(21), 그리고 도시하지는 않았지만 실장용 전극(20)들 상호간을 전기적으로 연결하는 배선 패턴이 형성될 수 있다.
실장용 전극(20)에는 적어도 하나의 전자 부품(16)이 실장된다.
접지 전극(21)은 전자 부품들(16)의 접지 단자(도시되지 않음), 그리고 후술되는 밀봉부(14)와 전기적으로 연결된다.
기판(11)은 당 기술분야에서 잘 알려진 다양한 종류의 회로 기판(예를 들어 세라믹 기판, 인쇄 회로 기판, 유연성 기판 등)이 이용될 수 있다. 본 실시예에 따른 기판(11)은 복수의 층으로 형성된 다층 기판(11)일 수 있으며, 각 층 사이에는 회로 패턴(12)이 형성될 수 있다.
또한, 본 실시예에 따른 기판(11)은 하부면에 다수의 외부 접속용 전극(18)가 형성될 수 있으며, 내부에는 실장용 전극(20), 회로 패턴(12), 외부 접속용 전극들(18)을 서로 전기적으로 연결하는 도전성 비아(17)가 형성될 수 있다.
전자 부품(16)은 수동 소자와 능동 소자 등과 같은 다양한 전자 소자들을 포함할 수 있다. 즉, 전자 부품(16)은 기판(11) 상에 실장되거나 기판(11) 내부에 내장될 수 있는 전자 소자들이라면 모두 이용될 수 있다.
이러한 전자 부품(16)은 외부 접속 단자(16a, 16b)를 구비할 수 있으며, 외부 접속 단자(16a, 16b)를 통해 기판(11)과 전기적으로 연결될 수 있다.
외부 접속 단자들(16a, 16b)은 절연부(30) 내에 매립된다.
절연부(30)는 전자 부품들(16)과 기판(11)이 전기적으로 연결되는 도전성 부재와 후술되는 밀봉부(14)를 상호 이격시킨다.
따라서 절연부(30)에 의해, 전자 부품(16)의 외부 접속 단자들(16a, 16b)과 기판(11)의 실장용 전극들(20)은 밀봉부(14)와의 절연이 유지된다.
따라서 절연부(30)는 전자 부품(16)과 기판(11)을 연결하는 외부 접속 단자들(16a, 16b)을 모두 매립하는 형태로 배치된다.
전자 부품(16) 중 플립칩 본딩 방식으로 실장되는 부품(161)의 경우, 절연부(30)는 전자 부품(161)과 기판(11) 사이에 충진되며 외부 접속 단자(16a)를 매립한다. 또한 칩 부품 형태의 전자 부품(162)인 경우, 절연부(30)는 부품(162) 전체를 매립하는 형태로 구비될 수 있다.
본 실시예에 따른 절연부(30)는 언더필(Underfill) 수지를 통해 형성될 수 있며, 예를 들어 에폭시 수지 등이 이용될 수 있으나 이에 한정되지 않는다.
또한 본 실시예에 따른 절연부(30)는 전자 부품(16)의 외부 접속 단자(16a, 16b)를 보호하고, 전자 부품(16)과 기판(11) 사이의 접착력을 향상시켜 신뢰성을 높이는 기능도 함께 수행한다.
한편, 접지 전극(13)은 절연부(30)의 외부로 노출된다. 따라서 절연부(30)는 외부 접속 단자들(16a, 16b)이 접합되는 실장용 전극들(20)과 접지 전극(21)의 위치에 따라 다양한 형상으로 형성될 수 있다.
밀봉부(14)는 기판(11)과 차폐 실드(15)의 사이에 배치되어 전자 부품(16)을 밀봉한다. 밀봉부(14)는 전자 부품(16)을 외부에서 둘러싼 형태로 고정함으로써 외부의 충격으로부터 전자 부품(16)을 안전하게 보호한다.
본 실시예에 따른 밀봉부(14)는 전기 전도성을 갖는 재질로 형성된다. 예를 들어, 밀봉부(14)는 전기 전도성을 갖는 수지 재질로 형성될 수 있으며, 구체적으로 전도성 에폭시 또는 이방 전도성 에폭시가 이용될 수 있다.
밀봉부(14)가 전기 전도성을 구비함에 따라, 밀봉부(14)는 접지 전극(21)과 후술되는 차폐 실드(15)를 전기적으로 연결한다. 따라서, 본 실시예에 따른 전자 소자 모듈(100)은 차폐 실드(15)와 기판(11)의 접지 전극(21)을 전기적으로 연결하기 위한 별도의 요소를 구비할 필요가 없다.
차폐 실드(15)는 외부로부터 유입되는 불필요한 전자파를 차폐한다. 또한, 전자 부품(16)에서 발생되는 전자파가 외부로 방사되는 것을 차단한다.
이러한 차폐 실드(15)는 밀봉부(14)에 밀착하여 밀봉부(14)의 표면을 덮는 형태로 배치된다.
또한 본 실시예에 따른 차폐 실드(15)는 밀봉부(14)의 상부면에만 형성된다. 이는 후술되는 제조 방법에서 보다 상세히 설명한다.
차폐 실드(15)는 전자파 차폐를 위해 필수적으로 접지되어야 한다. 이를 위해 본 실시예에 따른 전자 소자 모듈(100)은 전기 전도성을 갖는 밀봉부(14)를 이용한다.
차폐 실드(15)는 도전성을 갖는 다양한 재료로 형성될 수 있다. 본 실시예에 따른 차폐 실드(15)는 밀봉부(14)의 외부면에 도전성 분말을 포함하는 수지재를 도포하거나, 금속 박막을 형성함으로써 이루어질 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다.
예를 들어, 본 실시예에 따른 차폐 실드(15)는 밀봉부(14)의 외부면에 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 그러나 이에 한정되는 것은 아니며, 스크린 프린팅 방식을 통해 금속 박막을 형성하여 이용하는 것도 가능하다.
또한 차폐 실드(15)는 전도성 에폭시와 같은 도전성 수지로 형성될 수 있다. 이 경우, 차폐 실드(15)는 밀봉부(14)보다 전기 전도성이 높은 도전성 수지가 이용될 수 있다.
다음으로 본 실시예에 따른 전자 소자 모듈의 제조 방법을 설명하기로 한다.
도 3a 내지 도 3f는 본 실시예에 따른 전자 소자 모듈의 제조 방법을 공정순으로 도시한 도면이다.
이를 참조하면, 먼저 도 3a에 도시된 바와 같이 기판(11)을 준비하는 단계(S10)가 수행된다.
본 실시예에 따른 기판(11)은 다층 복수의 층으로 형성된 다층 회로 기판(11)으로, 각 층 사이에는 전기적으로 연결되는 회로 패턴들(12)이 형성될 수 있다. 또한 기판의 상면에는 실장용 전극(20)과 접지 전극(21) 등이 형성된다.
본 실시예에 따른 기판(11)은 스트립(strip)의 형태의 기판(이하 스트립 기판)이 이용될 수도 있다. 스트립 기판은 다수의 개별 전자 소자 모듈(100)를 동시에 제조하기 형성하기 위한 것으로, 스트립 기판 상에는 다수의 개별 전자 소자 모듈 영역(A)이 구분되어 있으며, 이러한 다수의 개별 전자 소자 모듈 영역(A) 별로 다수의 전자 소자 모듈(100)이 동시에 제조될 수 있다.
이어서 도 3b에 도시된 바와 같이, 전자 부품(16)을 기판(11)의 일면에 실장하는 단계(S11)가 수행된다. 한편 전술한 바와 같이 스트립 기판을 이용하는 경우, 전자 부품들(16)은 기판(11)의 모든 개별 전자 소자 모듈 영역(A)에 반복적으로 실장된다.
이어서, 도 3c에 도시된 바와 같이, 절연부(30)를 형성하는 단계(S12)가 수행된다. 절연부(30)는 액상의 언더필 수지를 이용하여 기판(11)과 전자 부품(161) 사이에 주입된 후, 별도의 경과 과정을 거쳐 경화될 수 있다.
또한 칩 부품 형태의 전자 부품(162)은 내부에 전자 부품(162)이 완전히 매립되도록 액상의 언더필 수지를 도포한 후, 이를 경화시켜 절연부(30)를 형성한다. 이 경우, 언더필 수지의 점도를 조절하여 언더필 수지가 흐르지 않고 전자 부품(16)만을 감싸도록 배치할 수 있다.
이에 따라, 기판(11)의 실장용 전극들(20)은 모두 절연부(30)의 내부에 매립되고, 절연부(30)의 외부에는 접지 전극(21)만이 노출된다.
이어서, 도 3d에 도시된 바와 같이, 전자 부품(16)을 밀봉하며 기판(11)의 일면에 밀봉부(14)를 형성하는 단계(S13)가 수행된다.
스트립 기판(11)을 이용하는 경우, 밀봉부(14)는 스트립 기판(11)의 개별 전자 소자 모듈 영역들(도 3a의 A)을 구분하지 않고 모두 덮는 일체형으로 형성될 수 있다. 그러나 필요에 따라 밀봉부(14)를 개별 전자 소자 모듈 영역(A) 별로 각각 분리하여 형성하는 것도 가능하다.
전술한 바와 같이, 밀봉부(14)는 전도성 에폭시와 같이 전기 전도성을 갖는 재료를 기판(11) 상에 배치하여 형성할 수 있다.
한편, 도시되어 있지 않지만, 본 실시예에 따른 전자 소자 모듈 제조 방법은 밀봉부(14)를 형성한 후, 밀봉부(14)의 일부를 제거하는 단계를 더 포함할 수 있다.
본 단계는 밀봉부(14)의 상부를 그라인더 등으로 연마함으로써 수행될 수 있다.
이를 통해 밀봉부(14)의 두께를 최소화할 수 있으며, 또한 과도한 크기로 밀봉부가 형성됨에 따라 전자 부품 모듈(100)의 전제 두께가 증가하는 것을 방지할 수 있다.
다음으로, 도 3e에 도시된 바와 같이 밀봉부(14)의 외부면에 차폐 실드(15)를 형성하는 단계(S14)가 수행된다. 차폐 실드(15)는 밀봉부(14)의 상부면에만 형성된다.
전술한 바와 같이 차폐 실드(15)는 금속 박막으로 구현될 수 있다. 그리고 금속 박막은 스프레이 코팅법(conformal coating)을 적용하여 형성될 수 있다.
그러나 본 발명은 이에 한정되지 않으며, 스크린 프린팅(screen printing) 방식이나 페인팅 방식, 증착 방식 등 다양한 방법으로 차폐 실드(15)를 형성할 수도 있다.
이어서, 도 3f에 도시된 바와 같이, 스트립 기판(11)을 절단하여 개별 전자 소자 모듈(100)을 형성하는 단계(S15)가 수행된다.
블레이드(50)를 이용하여 차폐 실드(15)가 형성된 밀봉부(14)와 기판(11) 전체를 절단한다. 이때, 블레이드(50)는 개별 전자 소자 모듈 영역(A)의 경계를 따라 스트립 기판(11)을 절단한다. 이에 도 1에 도시된 전자 소자 모듈(100)이 완성된다.
차폐 실드(15)를 먼저 형성한 후, 절단 단계(S15)가 수행됨에 따라, 본 실시예에 따른 전자 소자 모듈들(100)의 측면에는 차폐 실드(15)가 형성되지 않는다. 그러나 밀봉부(14)가 전기 전도성을 가지므로, 측면으로 유입되는 전자기파를 차폐할 수 있다.
한편, 상기한 절단 단계(S15)는 차폐 실드(15)를 형성하는 단계(S14) 이전에 수행될 수도 있다. 예를 들어, 차폐 실드(15)를 형성하기 전에 먼저 스트립 기판(11)을 절단하여 반제품 상태의 개별 전자 소자 모듈들(100)를 마련한 후, 각각의 개별 전자 소자 모듈들(100)에 대해 차폐 실드(15)를 형성할 수 있다.
이 경우 밀봉부(14)의 측면에도 차폐 실드(15)를 형성할 수 있으나, 차폐 실드(15)를 형성하는 공정이 복잡해진다는 단점이 있다.
이상과 같이 구성되는 본 실시예에 따른 전자 소자 모듈은 밀봉부나 차폐 실드에 의해 기판에 실장되는 전자 부품을 외력으로부터 보호할 수 있을 뿐만 아니라, 전자파를 용이하게 차폐할 수 있다.
또한, 차폐 실드를 접지하기 위해, 별도의 부품을 구비하지 않고 밀봉부를 이용하므로 차폐 실드를 용이하게 접지할 수 있다.
이로 인해 제조에 소요되는 시간도 최소화할 수 있으며, 전자 소자 모듈의 설계가 용이하다는 이점이 있다.
또한, 본 발명에 따른 전자 소자 모듈은 밀봉부 자체가 전기 전도성을 가지므로, 밀봉부만으로 전자기파를 차폐할 수 있다. 따라서, 본 발명에 따른 전자 소자 모듈은 종래의 코팅 막에 비해 두꺼운 차폐 부재를 구비하여 차폐 효과를 극대화할 수 있다.
또한, 본 발명에 따른 전자 소자 모듈은 전기 전도성을 갖는 밀봉부를 통해 접지 전극과 차폐 실드가 전기적으로 연결된다. 종래에는 기판의 측면에 전극을 노출시키고 이를 통해 차폐 실드를 전기적으로 연결하는 방법을 주로 이용하고 있다. 이러한 종래의 경우, 기판의 측면에도 차폐 실드가 형성되므로 기판 측면에 형성된 차폐 실드가 접지 전극이 아닌 다른 전극들과도 전기적으로 연결되어 도통되는 문제가 있었다. 그러나 본 발명에 따르면 차폐 실드가 기판의 측면까지 확장될 필요가 없으므로, 종래의 방법에 비해 신뢰성을 확보할 수 있다.
한편, 본 발명에 따른 전자 소자 모듈은 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다. 이하에서 설명하는 실시예에 따른 전자 소자 모듈은 전술된 실시예의 전자 소자 모듈(도 1의 100)와 유사한 구조로 구성되며, 절연부의 형태에 있어서 차이를 갖는다. 따라서 동일한 구성요소들에 대한 상세한 설명은 생략하며 절연부를 중심으로 하여 보다 상세하게 설명하기로 한다. 또한, 전술한 실시예와 동일한 구성 요소들에 대해서는 동일한 부호를 이용하여 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 전자 소자 모듈의 단면도이다. 이를 참조하면, 본 실시예에 따른 전자 소자 모듈(200)는 전술한 실시예의 전자 소자 모듈(도 1의 100)와 유사하게 구성되며, 절연부(30a)의 구조에 있어서만 차이를 갖는다.
본 실시예에 따른 전자 소자 모듈(200)는 절연부(30a)가 언더필 수지에 의해 형성되지 않고 캡(cap) 형태의 구조물로 형성된다.
본 실시예에 따른 절연부(30a)는 하부면이 개방되고 내부 공간을 갖는 구조물로 형성되어 기판(11) 상에 안착된다. 절연부(30a)의 내부 공간에는 전자 부품들(16)과 실장용 전극들(20)이 수용된다. 따라서 절연부(30a)의 외부에는 접지 전극(21)만이 배치된다.
절연부(30a)는 전자 부품들(16)의 배치 형태에 대응하여 다양한 형상으로 형성될 수 있다. 또한 수지 등의 절연성 재질로 형성될 수 있다.
이에 따라, 본 실시예의 밀봉부(14)는 절연부(30a)와 차폐 실드(158) 사이에 배치되며 전자 부품들(16)과는 접촉하지 않는다.
도 5a 내지 도 5c는 도 4에 도시된 전자 소자 모듈의 제조 방법을 공정순으로 도시한 도면이다.
본 실시예에 따른 전자 소자 모듈(200)는 전술한 실시예의 전자 소자 모듈 제조 방법과 유사하게 수행되며, 절연부(30)를 형성하는 단계에 있어서만 차이를 갖는다.
보다 구체적으로, 본 실시예에 따른 전자 소자 모듈 제조 방법은 전자 부품(16)를 실장하는 단계(도 3b)까지 전술한 실시예와 동일하게 수행된다. 따라서 이에 대한 설명은 생략하기로 한다.
전자 부품들(16)이 실장되면, 도 5a에 도시된 바와 같이, 캡 형태의 절연부(30a)를 배치한다. 이때, 절연부(30)는 전자 부품들(16)을 내부에 수용하며 기판(11) 상에 배치된다.
따라서 모든 전자 부품들(16)과 실장용 전극들(20)은 모두 절연부(30a)의 내부에 배치되고, 접지 전극들(21)만이 절연부(30a)의 외측에 배치되어 외부에 노출된다.
이어서, 도 5b에 도시된 바와 같이, 밀봉부(14)와 차폐 실드(15)를 순차적으로 형성한다. 전술한 실시예와 마찬가지로, 밀봉부(14)는 전도성 에폭시와 같이 전기 전도성을 갖는 재질로 형성된다. 또한 차폐 실드(15)는 금속 박막이나, 도전성 수지로 형성된다.
이어서, 도 5c에 도시된 바와 같이, 밀봉부(14)와 차폐 실드(15)가 형성된 스트립 기판(11)을 절단하여 도 4에 도시된 전자 소자 모듈(200)을 완성한다.
이와 같이 구성되는 본 실시예에 따른 전자 소자 모은 절연부를 별로도 제조한 후 이용해야 하지만, 전술한 실시예와 같이 절연부를 경화시키는 단계(도 3c, S12)를 생략할 수 있다.
또한 다수의 개별 전자 소자 모듈 영역에 대응하여 다수의 절연부를 하나의 구조물로 제조하는 경우, 상기한 구조물을 스트립 기판 상에 배치하는 공정 만으로 각각의 개별 전자 소자 모듈 영역에 절연부를 일괄적으로 형성할 수 있다. 따라서 제조가 보다 용이하다는 이점이 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200: 전자 소자 모듈
11: 기판
12: 회로 패턴
14: 밀봉부 15: 차폐 실드
16: 전자 부품
17: 비아 18: 외부 접속용 전극
20: 실장용 전극 21: 접지 전극
30, 30a: 절연부

Claims (14)

  1. 일면에 적어도 하나의 접지 전극이 형성된 기판;
    상기 기판의 일면에 실장되는 적어도 하나의 전자 부품;
    전기 전도성을 구비하고, 상기 전자 부품을 내부에 수용하며 상기 기판 상에 배치되는 밀봉부; 및
    상기 전자 부품과 상기 기판이 전기적으로 연결되는 부분을 상기 밀봉부로부터 이격시키는 절연부;
    를 포함하며,
    상기 밀봉부는 상기 접지 전극과 전기적으로 연결되는 전자 소자 모듈.
  2. 제1항에 있어서,
    상기 밀봉부의 표면에 배치되는 차폐 실드를 더 포함하는 전자 소자 모듈.
  3. 제1항에 있어서, 상기 밀봉부는,
    전기 전도성을 갖는 수지 재질로 형성되는 전자 소자 모듈.
  4. 제1항에 있어서, 상기 밀봉부는,
    이방 전도성 에폭시 수지로 형성되는 전자 소자 모듈.
  5. 제4항에 있어서, 상기 절연부는,
    언더필 수지로 형성되어 상기 전자 부품과 상기 기판이 전기적으로 연결되는 부분을 내부에 매립하는 전자 소자 모듈.
  6. 제4항에 있어서, 상기 절연부는,
    하부면이 개방된 캡 형 구조물로 형성되어 상기 전자 부품들을 내부에 수용하는 전자 소자 모듈.
  7. 제2항에 있어서, 상기 차폐 실드는,
    상기 밀봉부의 상부면에만 형성되는 전자 소자 모듈.
  8. 일면에 적어도 하나의 접지 전극이 형성된 기판을 준비하는 단계;
    상기 기판의 일면에 전자 부품을 실장하는 단계;
    상기 전자 부품과 상기 기판이 전기적으로 연결되는 부분을 밀봉하는 절연부를 형성하는 단계; 및
    전기 전도성을 갖는 재료로 상기 전자 부품을 매립하여 상기 기판 상에 밀봉부를 형성하는 단계;
    를 포함하는 전자 소자 모듈 제조 방법.
  9. 제8항에 있어서,
    상기 밀봉부의 표면에 도전성의 차폐 실드를 형성하는 단계를 더 포함하는 전자 소자 모듈 제조 방법.
  10. 제8항에 있어서, 상기 밀봉부는
    전기 전도성을 갖는 수지 재질로 형성되는 전자 소자 모듈 제조 방법.
  11. 제8항에 있어서, 상기 절연부를 형성하는 단계는,
    하부면이 개방된 캡형 구조물로 형성된 상기 절연부 내부에 상기 전자 부품들이 수용되도록 상기 기판 상에 배치하는 단계인 전자 소자 모듈 제조 방법.
  12. 제9항에 있어서,
    상기 기판은 다수의 개별 모듈 실장 영역이 배치된 스트립 형태의 기판이며,
    상기 차폐 실드를 형성하는 단계 이후, 상기 스트립 형태의 기판을 상기 개별 모듈 실장 영역 별로 절단하는 단계를 더 포함하는 전자 소자 모듈 제조 방법.
  13. 제9항에 있어서, 상기 차폐 실드를 형성하는 단계는,
    상기 밀봉부의 상부면에만 도전성 막을 형성하는 단계를 포함하는 전자 소자 모듈 제조 방법.
  14. 제9항에 있어서, 상기 차폐 실드를 형성하는 단계는,
    스프레이 코팅법을 이용하여 상기 차폐 실드를 형성하는 단계인 전자 소자 모듈 제조 방법.
KR1020160018976A 2016-02-18 2016-02-18 전자 소자 모듈 및 그 제조 방법 KR20170097345A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160018976A KR20170097345A (ko) 2016-02-18 2016-02-18 전자 소자 모듈 및 그 제조 방법
US15/263,445 US20170243832A1 (en) 2016-02-18 2016-09-13 Electronic device module and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160018976A KR20170097345A (ko) 2016-02-18 2016-02-18 전자 소자 모듈 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20170097345A true KR20170097345A (ko) 2017-08-28

Family

ID=59630190

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160018976A KR20170097345A (ko) 2016-02-18 2016-02-18 전자 소자 모듈 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20170243832A1 (ko)
KR (1) KR20170097345A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068854B2 (en) * 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10804119B2 (en) * 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
CN111357395B (zh) * 2017-11-20 2022-03-11 株式会社村田制作所 高频模块
US10564679B2 (en) 2018-04-05 2020-02-18 Samsung Electro-Mechanics Co., Ltd. Electronic device module, method of manufacturing the same and electronic apparatus
KR102146802B1 (ko) * 2018-07-24 2020-08-21 삼성전기주식회사 전자 소자 모듈
US11071196B2 (en) * 2019-04-05 2021-07-20 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing electronic device module
US10879192B1 (en) * 2019-07-17 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI332275B (en) * 2006-07-04 2010-10-21 Advanced Semiconductor Eng Semiconductor package having electromagnetic interference shielding and fabricating method thereof
KR101288284B1 (ko) * 2010-10-27 2013-07-26 삼성전기주식회사 반도체 패키지 제조 방법
KR101852989B1 (ko) * 2011-04-28 2018-04-30 삼성전자주식회사 반도체 패키지 장치
KR20140057979A (ko) * 2012-11-05 2014-05-14 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Also Published As

Publication number Publication date
US20170243832A1 (en) 2017-08-24

Similar Documents

Publication Publication Date Title
KR101288284B1 (ko) 반도체 패키지 제조 방법
KR102470354B1 (ko) 전자 소자 모듈
KR101171512B1 (ko) 반도체 패키지의 제조 방법
KR20170097345A (ko) 전자 소자 모듈 및 그 제조 방법
US8901718B2 (en) Semiconductor package and manufacturing method thereof
US9706661B2 (en) Electronic device module and manufacturing method thereof
KR101250737B1 (ko) 반도체 패키지 및 그의 제조 방법
US9674991B2 (en) Electronic packaged device
KR101153570B1 (ko) 반도체 패키지 모듈
KR20160014913A (ko) 반도체 패키지 및 그 제조방법
KR102520212B1 (ko) 전자 소자 모듈 및 그 제조 방법
US9887163B2 (en) Semiconductor package and method of manufacturing the same
JP2008258478A (ja) 電子部品装置およびその製造方法
KR20180101832A (ko) 전자 소자 모듈 및 그 제조 방법
KR20130042171A (ko) 반도체 패키지 및 그의 제조 방법
KR20120043503A (ko) 통신 패키지 모듈 및 그 제조 방법
KR101141443B1 (ko) 반도체 패키지의 제조 방법
KR20170002830A (ko) 전자 소자 모듈 및 그 제조 방법
KR101288211B1 (ko) 전자 부품 모듈의 제조 방법
KR20170137023A (ko) 반도체 패키지 및 그 제조 방법
KR102505198B1 (ko) 전자 소자 모듈 및 그 제조 방법
KR101829936B1 (ko) 반도체 패키지 및 그 제조 방법
KR101153536B1 (ko) 고주파 패키지
KR101350610B1 (ko) 반도체 패키지
KR20130048991A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application