KR101288284B1 - 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 발명은 반 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐구조를 갖는 반도체 패키지 및 그의 제조 방법에 관한 것이다. 이를 위한 본 발명에 따른 반도체 패키지 제조 방법은, 상면에 접지 전극이 형성된 기판을 준비하는 단계; 상기 기판의 상면에 전자 부품을 실장하는 단계; 상기 접지 전극 중 적어도 일부분이 외측으로 노출되도록 상기 기판 상에 캡 형상의 몰드부를 안착하는 단계; 및 상기 몰드부의 외부면에 형성되며, 상기 접지 전극 중 상기 몰드부의 외측으로 노출된 부분과 전기적으로 연결되는 도전성의 실드부를 형성하는 단계;를 포함하여 구성될 수 있다.

Description

반도체 패키지 제조 방법{Semiconductor package manufacturing method}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 패키지에 포함된 수동소자 또는 반도체 칩 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 차폐 부재를 구비하는 반도체 패키지 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다.
이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
특히, 휴대용 TV(DMB 또는 DVB) 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 고주파 반도체 패키지는 소형화뿐만 아니라 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
종래 기술에 따른 일반적인 고주파 반도체 패키지는 기판에 개별 소자들을 실장한 후 이 개별 소자들을 보호하기 위해 수지를 충진하여 몰드부를 형성한다. 그리고, 고주파 차폐를 위한 구조로서 몰드부의 외부면에 차폐 실드를 형성하는 구조가 널리 알려져 있다. 일반적인 고주파 반도체 패키지에 적용되는 차폐 실드는 개별 소자들을 모두 커버 함으로써 외부의 충격으로부터 내부의 개별 소자들을 보호할 뿐만 아니라 접지와 전기적으로 연결됨으로써 전자파 차폐를 도모하고자 하였다.
이러한 종래의 차폐 실드는 기판의 접지 패턴과 전기적으로 연결되도록 구성된다. 이때, 기판의 접지 패턴과 차폐 실드는 연결 부분이 매우 미세한 패턴에 의해 형성되므로, 충격 등에 의해 연결 부분이 쉽게 파손되는 문제가 있다.
또한, 종래의 반도체 패키지는 몰드부가 개별 소자들 사이에 모두 충진된다. 이때, 몰드부 또는 몰드부와 기판의 접합 부분에 충진이 완전하게 되지 않은 상태에서 반도체 패키지가 고온의 오븐을 통과하게 되면, 고온에 의해 개별 소자와 기판이 접합된 부분에서 높은 내부 압력이 발생되고, 이러한 내부 압력으로 인해 몰드부가 파손되는 경우가 발생된다.
이에, 상기한 문제들을 해소할 수 있는 반도체 패키지와 그 제조 방법이 요구되고 있다.
본 발명은 내부의 개별 소자를 충격으로부터 보호하면서 동시에 전자파 간섭(EMI) 또는 전자파 내성(EMS) 특성이 우수한 전자파 차폐구조를 갖는 반도체 패키지 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
또한 본 발명의 다른 목적은 차폐 실드와 기판을 용이하게 접지할 수 있는 반도체 패키지 및 그의 제조 방법을 제공하는 데에 있다.
또한 본 발명의 또 다른 목적은 반도체 패키지에 고온이 가해지더라도 내부 압력에 의해 몰드부가 파손되지 않는 반도체 패키지 및 그의 제조 방법을 제공하는 데에 있다.
본 발명의 실시예에 따른 반도체 패키지 제조 방법은 기판의 상면에 접지 전극이 형성된 기판을 준비하는 단계, 기판의 상면에 전자 부품을 실장하는 단계, 접지 전극의 일부분이 외부로 노출되도록 캡 형상의 몰드부를 기판 상에 안착하는 단계, 및 몰드부의 외부면에 형성되며 외부로 노출된 접지 전극과 전기적으로 연결되는 도전성의 실드부를 형성하는 단계를 포함하는 것을 특징으로 한다.
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본 발명의 실시예에 있어서, 실드부를 형성하는 단계는 스프레이 코팅법을 통해 실드부를 형성하는 단계일 수 있다.
본 발명의 실시예에 있어서, 실드부를 형성하는 단계는 스크린 프린팅 방법을 통해 실드부를 형성하는 단계일 수 있다.
본 발명의 실시예에 있어서, 접지 전극은 기판의 가장자리를 따라 형성될 수 있다.
본 발명의 실시예에 있어서, 기판을 준비하는 단계는 다수개의 개별 반도체 패키지 영역이 형성되어 있는 스트립 기판을 준비하는 단계일 수 있다.
본 발명의 실시예에 있어서, 전자 부품을 실장하는 단계는 개별 반도체 패키지 영역별로 각각 전자 부품을 실장하는 단계일 수 있다.
본 발명의 실시예에 있어서, 몰드부를 안착하는 단계는 다수의 몰드부가 연결되어 형성된 몰드 스트립을 스트립 기판에 안착하는 단계일 수 있다.
본 발명의 실시예에 있어서, 실드부를 형성하는 단계는 몰드 스트립이 안착된 스트립 기판의 상부면 전체에 실드부를 형성하는 단계일 수 있다.
본 발명의 실시예에 따른 반도체 패키지 제조 방법은 실드부를 형성하는 단계 이후, 블레이드로 개별 반도체 패키지 영역에 따라 스트립 기판을 절단하여 각각의 개별 반도체 패키지로 분리하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 있어서, 분리하는 단계는 절단된 기판의 절단면과 실드부의 측면이 서로 다른 평면상에 위치되도록 스트립 기판을 절단하는 단계일 수 있다.
본 발명의 실시예에 있어서, 몰드부는 기판보다 작은 면적으로 형성될 수 있다.
본 발명의 실시예에 있어서, 몰드부를 안착하는 단계는 접착제를 매개로 하여 몰드부와 기판을 접착하는 단계일 수 있다.
본 발명의 실시예에 있어서, 실드부는 도전성 접착제이며, 몰드부는 실드부에 의해 기판에 고정 접합될 수 있다.
본 발명의 실시예에 있어서, 몰드 스트립은 다수의 몰드부 및 몰드부의 꼭지 부분을 상호 연결하는 다수의 연결부를 포함하며, 인접하게 배치되는 두 개의 연결부 사이는 빈 공간으로 형성될 수 있다.
본 발명의 실시예에 있어서, 연결부 사이에 형성되는 빈 공간의 폭은 블레이드의 두께보다 크게 형성될 수 있다.
본 발명의 반도체 패키지 및 그의 제조 방법에 따르면, 전자파 차폐를 위한 실드부를 접지하기 위해, 기판 상면 형성되는 접지 전극를 이용함으로써, 실드부를 용이하게 접지할 수 있다.
또한, 본 발명에 따르면 몰드부가 내부에 빈 공간을 구비하는 캡 형상으로 형성되므로 전자 부품들 간에는 빈 공간이 형성된다. 이에 반도체 패키지에 고온이 가해지더라도 몰드부 내부의 빈 공간으로 인하여 내부 압력이 해소되므로, 종래와 같이 내부 압력으로 인하여 반도체 패키지가 파손되는 것을 방지할 수 있다.
또한 본 발명에 따르면 몰드부 형성 시 개별 반도체 패키지 영역별로 각각 분리된 몰드부를 일체로 연결한 몰드 스트립을 이용한다. 따라서 종래와 같이 몰드부가 형성된 기판의 일부분(즉 몰드부 영역)을 1차적으로 절단(예컨대 하프 다이싱)한 후에 실드부를 형성하고, 이 후 나머지 절단되지 않은 부분을 2차적으로 절단하는 방법에 비해 개별 반도체 패키지의 절단면을 깨끗하게 형성할 수 있으며, 각 반도체 패키지의 사이즈를 균일하게 형성할 수 있다. 더하여 제조 공정이 생략되므로 제조 비용을 절감할 수 있다.
또한, 본 발명에 따르면 기판의 상부에 형성되는 접지 전극 상에 실드부가 전기적으로 연결된다. 종래에는 기판의 측면에 전극을 노출시키고 이를 통해 실드부를 전기적으로 연결하는 방법을 주로 이용하고 있다. 이러한 종래의 경우, 기판의 측면에도 실드부가 형성되므로 기판 측면에 형성된 실드부가 접지 전극이 아닌 다른 전극들과도 전기적으로 연결되어 단락이 발생되는 문제가 있었다. 그러나 본 발명에 따른 반도체 패키지는 실드부가 몰드부의 외부면과 기판의 상면에만 형성되므로 종래의 방법에 비해 신뢰성을 확보할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도.
도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 분해 사시도.
도 3 내지 도 9b는 본 발명에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 공정 단면도.
도 10은 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도.
본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시예에 불과할 뿐, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음을 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
이하, 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도이고 도 2는 도 1에 도시된 반도체 패키지의 내부를 도시한 부분 분해 사시도이다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 패키지(10)는, 기판(11)과 접지 전극(12), 전자 부품(16), 몰드부(14) 및 실드부(15)를 포함하여 구성된다. .
기판(11)은 상면에 적어도 하나의 전자 부품(16)이 실장된다. 기판(11)은 당 기술분야에서 잘 알려진 다양한 종류의 기판(예를 들어, 세라믹 기판, 인쇄 회로 기판(PCB), 유연성 기판 등)이 이용될 수 있다.
기판(11)의 상면에는 전자 부품(16)을 실장하기 위한 실장용 전극(20)이나 도시하지는 않았지만 실장용 전극(20)들 상호간을 전기적으로 연결하는 배선 패턴이 형성될 수 있다. 또한, 기판(11)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(12)이 형성될 수 있다.
또한 본 실시예에 따른 기판(11)은 그 상부면에 접지 전극(13)이 형성된다. 본 실시예에 따른 접지 전극(13)은 사각 형태로 형성되는 기판(11)의 상면에서 기판(11)의 측면을 따라 길게 형성된다. 이러한 접지 전극(13)은 기판(11)의 네 측면 중 적어도 어느 한 측면을 따라 형성될 수 있다. 즉 도 2에 도시된 바와 같이 기판(11)의 마주보는 양 측면을 따라 기판(11)의 상면에 형성될 수 있으나 이에 한정되지 않으며, 기판(11)의 네 측면에 모두 형성되는 것도 가능하다. 이 경우, 접지 전극(13)은 기판의 외형을 따라 사각형의 형태로 형성된다. 이러한 본 실시예에 따른 접지 전극(13)의 측면은 기판(11)의 측면과 실질적으로 동일한 평면상에 형성되어 기판(11) 측면에 노출될 수 있다.
한편 도면에서는 접지 전극(13)이 기판(11)의 상면에서 기판(11)의 측면을 따라 일정한 폭으로 길게 형성되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않으며, 전자 부품(16)의 단자와 전기적으로 연결될 필요가 있는 경우, 접지 전극(13)의 일부가 전자 부품(16)의 하부로 돌출되도록 접지 전극(13)을 형성하여 돌출된 부분이 전자 부품(16)의 단자(즉 접지 단자)와 전기적으로 연결되도록 구성할 수도 있다.
또한 도면에서는 기판(11)의 마주보는 양 측면에 각각 형성되는 두 개의 접지 전극(13)이 동일한 폭으로 형성되는 경우를 예로 들고 있다. 그러나 본 발명은 이에 한정되지 않는다. 즉, 필요에 따라 각 접지 전극(13)의 폭을 다른 크기로 형성하는 등 필요에 따라 다양한 형상으로 접지 전극(13)을 형성할 수 있다.
또한, 본 실시예에 따른 기판(11)은 상면에 형성되는 실장용 전극(20), 회로 패턴(12), 접지 전극(13) 등과 전기적으로 연결되는 외부 접속 단자(18)와, 이들 상호간을 전기적으로 연결하는 도전성 비아홀(17)을 포함할 수 있다. 더하여 본 실시예에 따른 기판(11)은 기판(11) 내부에 전자 부품을 실장할 수 있는 캐비티(cavity)가 형성될 수도 있다.
전자 부품(16)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 기판(11) 상에 실장되거나 기판(11) 내부에 내장될 수 있는 전자 소자들이라면 모두 전자 부품(16)으로 이용될 수 있다.
몰드부(14)는 기판(11) 상에 실장된 전자 부품(16)을 내부에 수용하며 기판(11)에 체결된다. 이를 위해 본 실시예에 따른 몰드부(14)는 내부에 공간이 형성되는 캡(cap) 형상으로 형성되며, 이러한 내부 공간에 전자 부품(16)이 수용된다.
몰드부(14)는 기판(11)의 외형을 따라 전자 부품(16)을 외부에서 둘러싸는 형태로 기판(11)에 체결된다. 따라서 외부의 충격으로부터 전자 부품(16)을 안전하게 보호할 수 있다. 이러한 몰드부(14)는 에폭시 등과 같은 수지재를 포함하는 절연성의 재료로 형성될 수 있다.
여기서, 본 실시예에 따른 몰드부(14)는 종래와 같이 기판 상에 직접 수지재 등을 주입하여 형성하지 않는다. 즉, 본 실시예에 따른 몰드부(14)는 별도로 제조된 후, 이를 기판(11)에 체결하는 방법을 이용한다. 따라서 몰드부(14)를 용이하게 캡 형상으로 형성할 수 있다.
또한 본 실시예에 따른 몰드부(14)는 전체적인 면적(특히 하부면의 면적)이 기판(11)의 상부면 면적보다 작게 형성된다. 따라서 몰드부(14)가 기판(11)에 안착되는 경우, 기판은 일부분이 몰드부(14)의 외부로 노출된다.
전술한 바와 같이 본 실시예에 따른 기판(11)의 가장자리 부분에는 접지 전극(13)이 형성된다. 따라서 몰드부(14)가 기판(11)에 안착되면 접지 전극(13)의 노출 영역(B)이 몰드부(14)의 외부로 노출된다. 이러한 접지 전극(13)의 노출 영역(B)에는 후술되는 실드부(15)가 전기적으로 연결된다.
실드부(15)는 전자 부품(16)을 내부에 수용하며 몰드부(14)의 외부면에 형성되어 기판(11) 외부로부터 유입되는 불필요한 전자파를 차폐한다. 또한, 전자 부품(16)에서 발생되는 전자파가 외부로 방사되는 것을 차단한다. 이러한 실드부(15)는 몰드부(14)에 밀착하여 몰드부(14)의 외부면을 덮도록 형성된다.
실드부(15)는 전자파 차폐를 위해 필수적으로 접지되어야 한다. 이를 위해 본 실시예에 따른 반도체 패키지(10)는 실드부(15)가 접지 전극(13)과 전기적으로 연결되도록 구성된다. 보다 구체적으로, 본 실시예에 따른 실드부(15)는 기판(11) 상면에서 몰드부(14)의 외부로 노출된 접지 전극(13)의 노출 영역(B)에 전기적으로 연결된다.
이러한 본 실시예에 따른 실드부(15)는 도전성을 갖는 다양한 재료로 형성될 수 있으며, 금속 케이스의 형태로 형성될 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 즉 본 실시예에 따른 실드부(15)는 도전성 분말을 포함하는 수지재로 형성되거나, 직접 금속 박막을 형성하여 완성될 수 있다. 금속 박막을 형성하는 경우 스퍼터링, 기상증착법, 전해 도금, 비전해 도금과 같은 다양한 기술들이 사용될 수 있다.
또한 실드부(15)는 스프레이 코팅법으로 형성된 금속 박막일 수 있다. 스프레이 코팅법은 균일한 도포막을 형성할 수 있으며 다른 공정에 비해 설비 투자에 소요되는 비용이 적은 장점이 있다. 또한 실드부(15)는 스크린 프린팅 방식을 통해 형성된 금속 박막일 수 있다.
이상과 같이 구성되는 본 실시예에 따른 반도체 패키지(10)는 몰드부(14)에 의해 기판(11)에 실장되는 전자 부품(16)을 외부의 외력으로부터 보호할 수 있을 뿐만 아니라, 몰드부(14)의 외부면에 형성되는 실드부(15)에 의해 전자파 차폐의 효과를 더욱 향상시킬 수 있다.
또한, 전자파 차폐를 위한 실드부(15)를 접지하기 위해, 기판(11) 상면 형성되는 접지 전극(13)를 이용함으로써, 실드부(15)를 용이하게 접지할 수 있다.
또한, 본 실시예에 따른 반도체 패키지(10)는 몰드부(14)가 내부에 빈 공간을 구비하는 캡 형상으로 형성되므로 전자 부품들(16) 간에는 빈 공간이 형성된다. 이에 반도체 패키지(10)에 고온이 가해지더라도 몰드부(14) 내부의 빈 공간으로 인하여 내부 압력이 해소되므로, 종래와 같이 내부 압력으로 인하여 반도체 패키지(10)가 파손되는 것을 방지할 수 있다.
한편, 본 발명에 따른 반도체 패키지(10)는 스트립 형태의 기판(11) 상에 다수의 반도체 패키지(10)가 동시에 형성된 후, 절단(즉 dicing)을 통해 개별 반도체 패키지(10)로 형성될 수 있다. 이에 대해서는 후술되는 반도체 패키지의 제조 방법을 통해 보다 상세히 설명하기로 한다.
도 3 내지 도 9b는 본 발명에 따른 반도체 패키지의 제조 방법을 공정순으로 도시한 공정 단면도이고, 도 10은 본 발명에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 10을 기반으로 먼저 도 3을 함께 참조하면, 본 발명의 실시예에 따른 반도체 패키지 제조 방법은 기판(11)을 준비하는 단계(S10)로부터 시작된다.
본 실시예에 따른 기판(11)은 다층 복수의 층으로 형성된 다층 회로 기판(11)으로, 각 층 사이에는 전기적으로 연결되는 회로 패턴들이 형성될 수 있다. 보다 구체적으로는 도 1에 도시된 회로 패턴(12), 외부 접지 단자(18), 실장용 전극(20), 및 비아홀(17) 등이 형성될 수 있다.
한편 본 실시예에 따른 기판(11)은 스트립의 형태의 기판(이하 스트립 기판, 11s)을 이용한다. 스트립 기판(11s)은 다수의 개별 반도체 패키지(10)를 동시에 제조하기 형성하기 위한 것으로, 스트립 기판(11s) 상에는 다수의 개별 반도체 패키지 영역(A)이 구분되어 있으며, 이러한 다수의 개별 반도체 패키지 영역(도 4a의 A)별로 반도체 패키지(10)가 제조된다.
이어서 도 4a에 도시된 바와 같이, 스트립 기판(11s) 상면에 접지 전극(13)을 형성하는 단계(S11)가 수행된다. 접지 전극(13)은 전술한 바와 같이 스트립 기판(11s)이 개별 반도체 패키지 영역(A)별로 절단되었을 때, 절단된 개별 기판(11)의 측면을 따라 접지 전극(13)이 형성될 수 있도록 배치되어 형성된다.
그러나 본 발명은 이에 한정되지 않으며, 도 4b에 도시된 바와 같이 접지 전극(13)을 형성할 수도 있다. 이 경우, 스트립 기판(11s)이 개별 반도체 패키지 영역(A)별로 절단되었을 때, 접지 전극(13)은 절단된 개별 기판(11)의 가장자리 전체를 따라 형성된다.
한편 기판(11) 상에 접지 전극(13)을 형성하는 방법은 일반적인 회로 패턴의 형성 방법과 동일하게 수행될 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
또한 본 실시예에 반도체 패키지 제조 방법은 기판(11) 제조 시에 접지 전극(13)을 미리 기판(11)에 형성하는 것도 가능하다. 이 경우 전술한 접지 전극(13)을 형성하는 단계(S11)는 생략될 수 있다.
다음으로, 도 5에 도시된 바와 같이, 전자 부품(16)을 기판(11)의 일면에 실장하는 단계(S12)가 수행된다. 이때, 전자 부품(16)은 기판(11)의 모든 개별 반도체 패키지 영역(A)에 반복적으로 실장될 수 있다. 즉, 전자 부품(16)은 개별 반도체 패키지 영역(A)별로 동일한 종류, 수량이 동일하게 배치되며 실장될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 기판(11)의 일면에 몰드부(14)를 안착하는 단계(S13)가 수행된다. 이때, 본 실시예에 따른 몰드부(14)는 별도로 구비되는 몰드 스트립(14s)을 이용하여 형성될 수 있다.
도 7a는 도 6에 도시된 스트립 기판과 몰드 스트립을 개략적으로 나타내는 사시도로, 이를 함께 참조하면, 본 실시예에 따른 몰드 스트립(14s)은 스트립 기판(11s)의 형상에 대응하는 형상으로 형성된다.
몰드 스트립(14s)은 스트립 기판(11s)의 개별 반도체 패키지 영역(A)별로 각각 개별화된 몰드부(14)가 다수개 연결되어 형성된다. 즉 본 실시예에 따른 몰드부(14)는 스트립 기판(11) 전체를 모두 덮는 일체형으로 형성되지 않고, 개별 반도체 패키지 영역(A)별로 몰드부(14)가 각각 분리될 수 있는 형태로 형성된다.
이를 위해, 본 실시예에 따른 몰드 스트립(14s)은 다수의 몰드부들(14)을 상호 연결하는 연결부(14a)를 포함한다. 연결부(14a)는 각 몰드부들(14)의 꼭지(즉 모서리) 부분을 상호 연결한다. 이에 따라 다수의 몰드부(14)는 전체적으로 연결된 일체형으로 유지될 수 있다. 한편, 도 6에서는 설명의 편의를 위해 연결부(14a)를 생략하고 도시하였다.
또한 본 실시예에 따른 몰드 스트립(14s)은 인접하게 배치되는 두 개의 연결부 사이의 공간(즉 인접한 두 개의 몰드부 사이의 공간)이 빈 공간(이하, 관통부, 14b)으로 형성된다. 이러한 관통부(14b)에 의해, 몰드 스트립(14s)이 스트립 기판(11s) 상에 안착될 때, 스트립 기판(11s) 상에 형성되어 있는 접지 전극(13)은 외부로 노출된다.
이러한 몰드 스트립(14s)은 접착제를 매개로 하여 스트립 기판(11s)에 고정 체결될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 이후에 형성되는 실드부(15)를 이용하여 몰드 스트립(14s)을 스트립 기판(11s)에 고정시키는 방법을 이용하는 것도 가능하다. 이에 대해서는 후술되는 실드부 형성 단계(S14)에서 보다 상세히 설명하기로 한다.
한편 전술한 바와 같이, 이 단계(S13)에서 각각의 개별화된 몰드부(14)는 기판(11) 상에 형성된 접지 전극(13)이 적어도 일부분 노출되는 크기로 형성된다. 여기서 몰드부(14)의 외부로 노출되는 접지 전극(13)의 노출 영역(도 1의 B)은 이후의 실드부(15)를 형성하는 공정을 통해 실드부(15)와 접촉하며 전기적으로 연결된다.
이처럼 본 발명에 따른 반도체 패키지 제조 방법은 몰드부(14)를 종래와 같이 일체형으로 형성하지 않고 개별화된 몰드부(14) 형태로 형성하므로 하프 다이싱(half dicing) 등의 공정을 통해 일체형의 몰드부를 개별 몰드부(14)로 절단하는 공정을 생략할 수 있다.
한편, 본 실시예와 같이 개별화된 몰드부(14)를 이용하는 경우, 몰드 스트립(14s) 안착 시 몰드 스트립(14s)과 기판(11)의 정렬에 오차가 발생될 수 있다. 이러한 정렬 오차로 인하여 몰드 스트(14s)립이나 기판(11)이 어느 한 측으로 쏠리게 되면, 해당 측에 형성된 접지 전극(13)의 노출 영역(B)은 몰드부(14)의 외부로 노출되지 않고 모두 몰드부(14)의 내부로 위치될 수 있다.
이러한 문제를 해결하기 위해, 본 실시예에 따른 접지 전극(13)은 기판(11) 상에서 양 측면을 따라 적어도 2개가 형성된다. 이러한 경우, 정렬 오차에 의해 어느 한 측의 접지 전극(13)이 몰드부(14) 내에 모두 위치되는 경우, 다른 측의 접지 전극(13)은 몰드부(14)의 외부로 더 노출된다.
따라서 몰드부(14) 형성 단계에서 발생된 정렬 오차로 인하여 후술되는 실드부 형성 단계에서 접지 전극(13)과 실드부(15)가 전기적으로 연결되지 않는 문제를 방지할 수 있다.
한편, 본 발명에 따른 몰드부(14)는 본 실시예에 한정되지 않으며, 다양한 응용이 가능하다. 예를 들어 도 7b와 도 7c에 도시된 바와 같이 몰드부(14)의 하단에 플랜지가 형성되도록 구성할 수도 있다. 도 7b와 도 7c는 본 발명의 다른 실시예에 따른 몰드 스트립을 도시한 도면으로, 도 7a의 F-F'에 대응하는 단면을 도시하고 있다.
이를 참조하면 도 7b는 몰드부(14)의 내부로 플랜지(14c)가 형성되는 경우를 예로 들고 있으며, 도 7c는 몰드부(14)의 외부로 플랜지(14c)가 형성되는 경우를 예로 들고 있다. 이때, 도 7b와 도 7c에 도시된 몰드부(14)는 도 7a의 몰드부(14)와 마찬가지로 모두 관통부(14b)를 구비한다.
이처럼 몰드부(14)의 하단에 플랜지(14c)가 형성되는 경우, 몰드부(14)는 보다 넓은 면적으로 기판(11)과 접촉하게 되므로, 보다 견고하게 기판(11)에 체결될 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 몰드 스트립(14s)의 외부면에 실드부(15)를 형성하는 단계(S14)가 수행된다. 이때, 실드부(15)는 몰드 스트립(14s)이 안착된 스트립 기판(11s)의 상부면 전체에 형성된다.
즉 실드부(15)는 각 몰드부(14)의 상면과 측면에 모두 형성되며 몰드부(14)의 외부면 뿐만 아니라 각 몰드부(14) 사이 즉 관통부(14b)에도 형성된다. 이에 따라 실드부(15)는 몰드부(14)의 관통부(14b)에 의해 외부로 노출되어 있는 접지 전극(13)상에도 형성되고, 이로 인해 실드부(15)는 접지 전극(13)과 전기적으로 연결된다.
이러한 실드부(15)는 금속 박막으로 구현될 수 있다. 이 경우 금속 박막은 스프레이 코팅법(conformal coating)을 적용하여 형성될 수 있다. 스프레이 코팅법은 균일한 도포막을 형성하는데 적합한 공정일 뿐만 아니라, 타 박막 형성 공정(예를 들어, 전해 도금법, 무전해 도금법, 스퍼터링법)에 비해 설비 투자비용이 적고 생산성이 우수하며 친환경적인 장점이 있다. 이처럼 스프레이 코팅법을 이용하는 경우, 인접한 개별 몰드부(14) 사이의 공간은 빈 공간으로 남겨진다.
그러나 본 발명은 이에 한정되지 않으며, 도 8b에 도시된 바와 같이 스크린 프린팅(screen printing) 방식으로 실드부(15)를 형성할 수도 있다. 이처럼 스크린 프린팅 방식을 이용하는 경우, 인접한 개별 몰드부(14)의 사이의 공간은 도 8a와 같이 빈 공간으로 남겨지지 않고 도전성의 페이스트가 채워지며 실드부(15)가 형성된다.
또한, 본 실시예에 따른 실드부(15)는 전술한 바와 같이 몰드부(14)와 기판(11)상에 형성되어 몰드부(14)를 기판(11)에 고정 접합시키는 역할을 수행할 수 있다. 이 경우, 실드부(15)는 도전성 접착제를 몰드부(14)와 기판(11) 상에 도포함으로써 형성될 수 있다.
한편, 본 발명에 따른 반도체 패키지 제조 방법은 실드부(15)를 형성한 이후, 실드부(15) 표면의 내마모성 및 내부식성을 향상시키기 위해 실드부(15)에 플라즈마 처리 공정을 수행할 수 있다.
다음으로, 도 9a에 도시된 바와 같이, 스트립 기판(11)을 절단하여 개별 반도체 패키지(10)를 형성하는 단계(S15)가 수행한다. 이 단계(S15)의 절단 공정은 블레이드(blade, 50)를 이용하여 실드부(15)가 형성된 기판(11)의 상하면을 한번에 커팅하며 수행된다. 이때, 블레이드(50)는 몰드 스트립(14s)의 연결부(14a)를 함께 제거한다.
도 9a는 전술한 도 8a에 도시된 스트립 기판(11s)을 절단한 예로, 실드부(15)의 수직 외부면과 서로 다른 평면 상에 기판(11)의 절단면이 형성된 경우를 예를 나타낸다.
이처럼 본 실시예에 따른 실드부(15)는 접지 전극(13)의 노출 영역(도 1의 B) 전체를 통해서 접지 전극(13)과 전기적으로 연결되므로, 전기적인 신뢰성을 확보할 수 있다.
한편, 도 9b는 전술한 도 8b에 도시된 스트립 기판(11s)을 절단한 예로, 실드부(15)가 형성된 수직 외부면과 기판(11)의 절단면이 대략 동일한 평면을 이룬다. 이 경우에도 반도체 패키지(11)는 몰드부(14)의 외부로 노출되어 있는 접지 전극(13)의 노출 영역(도 1의 B) 전체를 통해서 실드부(15)가 접지 전극(13)과 전기적으로 연결된다. 따라서 전기적인 신뢰성을 확보할 수 있다. 또한, 몰드부(14)의 측면에 형성되는 실드부(15)의 두께가 비교적 두껍게 형성되므로, 외부 환경에 의해 실드부(15)가 파손되는 것을 최소화할 수 있다.
이상과 같이 구성되는 본 발명에 따른 반도체 패키지 제조 방법은 몰드부 형성 시 개별 반도체 패키지 영역별로 각각 분리된 몰드부를 연결한 몰드 스트립을 이용한다. 따라서 종래와 같이 몰드부가 형성된 기판의 일부분(즉 몰드부 영역)을 1차적으로 절단(예컨대 하프 다이싱)한 후에 실드부를 형성하고, 이 후 나머지 절단되지 않은 부분을 2차적으로 절단하는 방법에 비해 개별 반도체 패키지의 절단면을 깨끗하게 형성할 수 있으며, 각 반도체 패키지의 사이즈를 균일하게 형성할 수 있다. 더하여 제조 공정이 생략되므로 제조 비용을 절감할 수 있다.
또한, 본 발명에 따른 반도체 패키지 제조 방법은 기판의 상부에 형성되는 접지 전극 상에 실드부가 전기적으로 연결된다. 종래에는 기판의 측면에 전극을 노출시키고 이를 통해 실드부를 전기적으로 연결하는 방법을 주로 이용하고 있다. 이러한 종래의 경우, 기판의 측면에도 실드부가 형성되므로 기판 측면에 형성된 실드부가 접지 전극이 아닌 다른 전극들과도 전기적으로 연결되어 도통되는 문제가 있었다. 그러나 본 발명에 따르면 실드부가 몰드부의 외부면에만 형성되므로 종래의 방법에 비해 신뢰성을 확보할 수 있다.
한편, 이상에서 설명한 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전술한 실시예에 한정되지 않으며, 다양한 응용이 가능하다. 또한, 전술된 실시예들에서는 실드부를 갖는 반도체 패키지를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며 전자파를 차폐하기 위해 실드부를 구비하는 장치라면 다양하게 적용될 수 있다.
10: 반도체 패키지
11: 기판 11s: 스트립 기판
12: 회로 패턴 13: 접지 전극
14: 몰드부 14s: 몰드 스트립
14a: 연결부 14b: 관통부
15: 실드부
16: 전자 부품 17: 비아홀
18: 외부 접지 단자 20: 실장용 전극
A: 개별 반도체 패키지 영역
B: 접지 전극의 노출 영역

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 상면에 접지 전극이 형성된 기판을 준비하는 단계;
    상기 기판의 상면에 전자 부품을 실장하는 단계;
    상기 접지 전극 중 적어도 일부분이 외측으로 노출되도록 상기 기판 상에 캡 형상의 몰드부를 안착하는 단계; 및
    상기 몰드부의 외부면에 형성되며, 상기 접지 전극 중 상기 몰드부의 외측으로 노출된 부분과 전기적으로 연결되는 도전성의 실드부를 형성하는 단계;
    를 포함하여 구성되는 반도체 패키지 제조 방법.
  6. 제5항에 있어서, 상기 실드부를 형성하는 단계는,
    스프레이 코팅법을 통해 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제5항에 있어서, 상기 실드부를 형성하는 단계는,
    스크린 프린팅 방법을 통해 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제5항에 있어서, 상기 접지 전극은,
    상기 기판의 가장자리를 따라 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제5항에 있어서, 상기 기판을 준비하는 단계는,
    다수개의 개별 반도체 패키지 영역이 형성되어 있는 스트립 기판을 준비하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서, 상기 전자 부품을 실장하는 단계는,
    상기 개별 반도체 패키지 영역별로 각각 상기 전자 부품을 실장하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제10항에 있어서, 상기 몰드부를 안착하는 단계는,
    다수의 상기 몰드부가 연결되어 형성된 몰드 스트립을 상기 스트립 기판에 안착하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제11항에 있어서, 상기 실드부를 형성하는 단계는,
    상기 몰드 스트립이 안착된 상기 스트립 기판의 상부면 전체에 상기 실드부를 형성하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 제12항에 있어서,
    상기 실드부를 형성하는 단계 이후, 블레이드로 상기 개별 반도체 패키지 영역에 따라 상기 스트립 기판을 절단하여 각각의 개별 반도체 패키지로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제13항에 있어서, 상기 분리하는 단계는,
    절단된 상기 기판의 절단면과 상기 실드부의 측면이 서로 동일한 평면상에 위치되도록 상기 스트립 기판을 절단하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 제5항에 있어서, 상기 몰드부는,
    상기 기판보다 작은 면적으로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제5항에 있어서, 상기 몰드부를 안착하는 단계는,
    접착제를 매개로 하여 상기 몰드부와 상기 기판을 접착하는 단계인 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 제5항에 있어서,
    상기 실드부는 도전성 접착제이며, 상기 몰드부는 상기 실드부에 의해 상기 기판에 고정 접합되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 제13항에 있어서, 상기 몰드 스트립은,
    다수의 상기 몰드부 및
    상기 몰드부의 꼭지 부분을 상호 연결하는 다수의 연결부;
    를 포함하며,
    인접하게 배치되는 두 개의 상기 연결부 사이는 빈 공간으로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 제18항에 있어서,
    상기 연결부 사이에 형성되는 상기 빈 공간의 폭은 상기 블레이드의 두께보다 크게 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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