KR101852989B1 - 반도체 패키지 장치 - Google Patents

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KR101852989B1
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Abstract

본 발명은 정전기나 기타 전기적 충격으로부터 반도체 칩을 보호할 수 있게 하는 반도체 패키지 장치에 관한 것으로서, 반도체 칩; 상기 반도체 칩을 지지하는 기판; 상기 기판에 형성되고, 상기 반도체 칩과 전기적으로 연결되는 적어도 하나의 단자; 임계 전압이 인가되면 절연성에서 도전성으로 변하는 감전압성 물질(voltage sensitive material)을 포함하여 이루어지고, 상기 반도체 칩을 둘러싸서 보호하는 제 1 봉지재; 상기 제 1 봉지재에 인가된 정전기를 외부로 유도하는 정전기 유도 단자; 및
상기 제 1 봉지재와 상기 정전기 유도 단자 사이에 설치되고, 상기 정전기를 상기 정전기 유도 단자로 유도하는 정전기 차단 부재;를 포함한다.

Description

반도체 패키지 장치{Semiconductor package apparatus}
본 발명은 반도체 패키지 장치에 관한 것으로서, 보다 상세하게는 정전기나 기타 전기적 충격으로부터 반도체 칩을 보호할 수 있게 하는 반도체 패키지 장치에 관한 것이다.
일반적으로 반도체 패키지 장치는, 리드프레임이나 인쇄회로기판 등의 부재 표면에 반도체 칩을 다이 본딩(Die Bonding)하고, 리드프레임의 리드나 인쇄회로기판의 단자들을 상기 반도체 칩과 전기적으로 연결시키기 위하여 와이어 본딩(Wire Bonding)이나 솔더링(soldering)한 후, 상기 반도체 칩을 절연성 봉지재로 덮어 밀봉하는 공정들을 통해 완성된다.
본 발명의 사상은, 정전기나 기타 전기적인 충격이 봉지재에 직접 인가되더라도 인가된 정전기가 그라운드 단자를 통해 외부로 유도되어 반도체 칩을 보호할 수 있게 하는 반도체 패키지 장치를 제공함에 있다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지 장치는, 반도체 칩; 상기 반도체 칩을 지지하는 기판; 상기 기판에 형성되고, 상기 반도체 칩과 전기적으로 연결되는 적어도 하나의 단자; 임계 전압이 인가되면 절연성에서 도전성으로 변하는 감전압성 물질(voltage sensitive material)을 포함하여 이루어지고, 상기 반도체 칩을 둘러싸서 보호하는 제 1 봉지재; 상기 제 1 봉지재에 인가된 정전기를 외부로 유도하는 정전기 유도 단자; 및 상기 제 1 봉지재와 상기 정전기 유도 단자 사이에 설치되고, 상기 정전기를 상기 정전기 유도 단자로 유도하는 정전기 차단 부재;를 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 반도체 칩은, 상기 기판 방향으로 활성면이 대향하도록 설치되는 플립칩일 수 있다.
또한, 본 발명의 사상에 따르면, 상기 반도체 칩의 비활성면이 외부로 노출되도록 상기 제 1 봉지재는 상기 반도체 칩의 활성면을 포함한 일부를 둘러싸는 형상으로 형성될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 기판은 필름일 수 일 수 있다.
또한, 본 발명의 사상에 따르면, 상기 단자는, 상기 기판에 설치되고, 정전기로부터 보호되는 정전기 보호 단자; 및 상기 정전기 보호 단자와 전기적으로 구별되며, 정전기가 흐를 수 있도록 상기 기판에 설치되는 정전기 유도 단자;를 포함하고, 상기 정전기 유도 단자는 그라운드 단자일 수 있다.
또한, 본 발명의 사상에 따르면, 본 발명의 반도체 패키지 장치는, 상기 반도체 칩과 상기 단자를 전기적으로 연결하는 신호 전달 매체;를 더 포함하고, 상기 신호 전달 매체는 범프일 수 있다.
또한, 본 발명의 사상에 따르면, 상기 정전기 차단 부재는, 상기 제 1 봉지재와 정전기 보호 단자 사이에 설치되고, 상기 정전기 보호 단자를 덮어 상기 제 1 봉지재로부터 절연시키고, 정전기 유도 단자가 상기 제 1 봉지재와 전기적으로 연결되도록 상기 정전기 유도 단자를 상기 제 1 봉지재에 노출시키는 관통부가 형성되는 정전기 차단층을 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 관통부는 원형의 개구부일 수 있다.
또한, 본 발명의 사상에 따르면, 상기 정전기 차단층은 솔더 레지스트층(solder resist layer)인 것이 가능하다.
또한, 본 발명의 사상에 따르면, 상기 반도체 칩의 활성면과 상기 기판 사이에 이격 공간이 형성될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 이격 공간은 상기 반도체 칩 전체를 둘러싸는 형상으로 상기 반도체 칩과 상기 제 1 봉지재 사이에 형성될 수 있다.
또한, 본 발명의 사상에 따르면, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 이격 공간 안에 충진되고, 상기 신호 전달 매체를 보호하는 절연 재질의 언더필 부재;를 더 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 본 발명의 사상에 따른 반도체 패키지 장치는, 상기 제 1 봉지재와 상기 반도체 칩 사이에 설치되고, 상기 반도체 칩을 둘러싸서 보호하는 절연성 재질의 제 2 봉지재;를 더 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 본 발명의 반도체 패키지 장치는, 상기 제 1 봉지재와 접촉되고, 소정의 단자와 전기적으로 연결되는 전도성 재질의 정전기 유도체를 더 포함할 수 있다.
한편, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지 장치는 반도체 칩; 상기 반도체 칩을 지지하는 기판; 상기 기판에 형성되는 적어도 하나의 단자; 상기 반도체 칩과 단자를 전기적으로 연결하는 신호 전달 매체; 외부로부터 인가된 정전기를 소정의 단자로 흐를 수 있도록 유도하고, 반도체 칩을 둘러싸는 형상으로 형성되는 전도성 재질의 정전기 유도체;를 포함할 수 있다.
본 발명의 사상에 따른 반도체 패키지 장치는, 봉지재에 직접 인가되는 정전기나 기타 정기적 충격으로부터 반도체 칩을 보호하여 혹독한 생산 환경이나 사용 환경 하에서도 장치에 대한 신뢰성과 내구성 및 생산성을 향상시킬 수 있고, 엄격해지고 있는 정전기 테스트에 능동적으로 대응할 수 있으며, 별도의 정전기 방지 회로를 반도체 칩이나 기판에 형성할 필요가 없어서 제품의 크기를 줄일 수 있고, 물리적인 충격에도 반도체 칩을 견고하게 보호할 수 있는 효과를 갖는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 장치를 개념적으로 나타내는 외관 사시도이다.
도 2는 도 1의 평면도이다.
도 3은 도 2의 제 1 봉지재를 제거하여 정전기 차단 부재인 정전기 차단층을 나타내는 평면도이다.
도 4는 도 3의 IV-IV선 절단면의 일례를 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 16은 도 4의 반도체 패키지 장치가 엘씨디 패널에 설치된 상태를 나타내는 개념도이다.
이하, 본 발명의 여러 실시예들에 따른 반도체 패키지 장치를 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 여러 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. 다른 한정이 없는 한, 첨부 도면에서 동일한 참조 부호는 동일 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 장치를 개념적으로 나타내는 외관 사시도이고, 도 2는 도 1의 평면도이고, 도 3은 도 2의 제 1 봉지재(40)를 제거하여 정전기 차단 부재(50)인 정전기 차단층(51)을 나타내는 평면도이고, 도 4는 도 3의 IV-IV선 절단면의 일례를 나타내는 단면도이다.
먼저, 도 1 내지 도 4에 개념적으로 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지 장치는, 크게 반도체 칩(C)과, 기판(10)과, 단자(20)와, 신호 전달 매체(30)와, 제 1 봉지재(40) 및 정전기 차단 부재(50)를 포함할 수 있다.
여기서, 상기 반도체 칩(C)은, 도 4에 도시된 바와 같이, 상기 기판(10) 방향으로 활성면(Ca)이 대향하도록 설치되는 플립칩일 수 있다. 이러한, 상기 반도체 칩(C)의 활성면(Ca)에는 많은 반도체 공정을 통해 형성된 미세한 회로가 집적되어 정전기나 기타 전기적인 충격에 매우 민감하다. 또한, 상기 반도체 칩(C)은 각종 평판 디스플레이에 적용되는 드라이버 칩이나 메모리 칩, 마이크로 프로세서 칩 등을 포함하는 각종 반도체 칩(C)들이 적용될 수 있다.
또한, 상기 기판(10)은, 상기 반도체 칩(C)을 지지하는 것으로서, 상기 드라이버 칩들과 연결되는 폴리머나 기타 수지재 등의 유연한 재질로 이루어지는 필름이 적용될 수 있고, 이외에도 각종 인쇄 회로 기판 등이 적용될 수 있다.
또한, 상기 단자(20)는, 각종 반도체 공정을 통해 상기 기판(10) 위에 형성되는 것으로서, 상기 기판(10)에 설치되고, 정전기로부터 보호되는 정전기 보호 단자(21) 및 상기 정전기 보호 단자(21)와 전기적으로 구별되며, 정전기가 흐를 수 있도록 상기 기판(10)에 설치되는 정전기 유도 단자(22)를 포함할 수 있다.
여기서, 상기 정전기 보호 단자(21)는 후술될 상기 정전기 차단 부재(50)에 의해 정전기 및 기타 전기적인 충격으로부터 보호되는 것으로, 이러한 상기 정전기 보호 단자(21)는 외부의 각종 전기적인 신호를 상기 반도체 칩(C)에 전달하고, 상기 반도체 칩(C)으로부터 출력되는 각종 전기적인 신호를 외부로 전달하는 역할을 할 수 있다.
또한, 상기 정전기 유도 단자(22)는, 외부의 정전기 및 기타 전기적인 충격이 가해지는 비상시에는, 상기 정전기 및 기타 전기적인 충격을 외부로 방출시키는 역할을 하는 동시에, 그렇지 아니한 평상시에는 상기 반도체 칩(C)과 연결되는 접지용 그라운드 단자(예를 들어 VSS 단자)를 겸할 수 있다.
여기서, 상기 정전기 유도 단자(22)는, 상기 반도체 칩(C)에 외부의 정전기 및 기타 전기적인 충격이 가해지면 후술될 상기 제 1 봉지재(40) 및 후술될 상기 정전기 차단 부재(50)에 의해 정전기를 유도하는 것이 가능하다.
한편, 상기 신호 전달 매체(30)는, 상기 반도체 칩(C)과 상기 단자(20)를 전기적으로 연결하는 것으로서, 도 4에 도시된 바와 같이, 범프(31)를 포함할 수 있고, 이외에도, 후술될 도 15에 도시된 바와 같이, 와이어(232)가 적용되거나 기타 도시하지 않았지만, 솔더볼, 관통전극 등 다양한 신호 전달 매체가 적용될 수 있다.
한편, 상기 제 1 봉지재(40)는, 임계 전압, 즉 물성 변환치 이상의 전압이 입력되면 절연성에서 도전성으로 변하는 감전압성 물질(voltage sensitive material)을 포함하여 이루어지고, 상기 반도체 칩(C)을 둘러싸서 보호하는 것이다.
여기서, 상기 감전압성 물질은, 정전기나 과전압 또는 기타 전기적인 충격이 인가될 때, 재료가 가지는 물리적인 특성, 즉 절연성이 전도성으로 변할 수 있는 물질로서, 예시적으로 대략 20 퍼센트 내지 90퍼센트의 체적을 갖는 유전체 재료와, 대략 0.01 내지 80퍼센트의 체적을 갖는 전기 도체 및 대략 0 퍼센트 내지 80퍼센트의 체적을 갖는 반도체 재료를 포함할 수 있다. 여기서, 상기 유전체 재료의 예는, 실리콘 폴리머(silicone polymers), 에폭시(epoxies), 폴리이미드(polyimide), 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리페닐렌 산화물(polyphenylene oxide), 폴리설폰(polysulphone), 솔겔 재료(solgel materials), 서라머(ceramers), 실리콘 산화물(silicon dioxide), 알루미늄 산화물(aluminum oxide), 지르코늄 산화물(zirconium oxide) 및 기타 금속 산화물 절연체(etal oxide insulators) 등을 포함할 수 있다. 또한, 상기 전기 도체의 예는, 구리(copper), 알루미늄(aluminum), 니켈(nickel), 스테인레스 스틸(stainless steel) 및 기타 금속 등을 포함할 수 있다. 또한, 상기 반도체 재료의 예는, 실리콘(silicon), 탄화 규소(silicon carbide), 질화 붕소(boron nitride), 질화 알루미늄(aluminum nitride), 산화 니켈(nickel oxide), 산화 아연(zinc oxide), 황화 아연(zinc sulfide), 폴리-3-헥실티오펜(poly-3-hexylthiophene), 펜타센(pentacene), 페릴렌(perylene), 탄소 나노튜브(carbon nanotubes) 및 플러린(fullerenes) 등을 포함할 수 있다. 즉, 상기 제 1 봉지재(40)의 표면에 정전기나 과전압 및 기타 전기적 충격이 인가되면, 평상시 절연성을 갖는 상기 제 1 봉지재(40)의 성질이 변해 전도성을 띠게 되면서 상기 정전기를 상기 정전기 유도 단자(22)로 전달할 수 있는 것이다.
한편, 상기 정전기 차단 부재(50)는, 상기 제 1 봉지재(40)에 인가된 정전기를 소정의 단자로 흐를 수 있도록 유도하는 것이다. 여기서, 상기 정전기 차단 부재(50)는, 도 3 및 도 4에 도시된 바와 같이, 상기 제 1 봉지재(40)와 정전기 보호 단자(21) 사이에 설치되는 것으로서, 상기 정전기 보호 단자(21)를 덮어 상기 제 1 봉지재(40)로부터 절연시키고, 정전기 유도 단자(22)가 상기 제 1 봉지재(40)와 전기적으로 연결되도록 상기 정전기 유도 단자(22)를 상기 제 1 봉지재(40)에 노출시키는 관통부(51a)가 형성되는 정전기 차단층(51)을 포함할 수 있다.
즉, 도 3에 도시된 바와 같이, 상기 정전기 차단층(51)은, 상기 제 1 봉지재(40)와 상기 정전기 보호 단자(21) 사이에 전체적으로 설치되는 것으로서, 상기 정전기 보호 단자(21)를 전체적으로 덮는 형상으로 설치되어 상기 제 1 봉지재(40)에 의해 전달되는 정전기로부터 상기 정전기 보호 단자(21)를 보호할 수 있다.
이와는 다르게, 도 3에 도시된 바와 같이, 상기 정전기 차단층(51)은, 상기 제 1 봉지재(40)와 상기 정전기 유도 단자(21) 사이에 부분적으로 설치되는 것으로서, 상기 관통부(51a)를 통해서 상기 제 1 봉지재(40)에 의해 전달되는 정전기를 외부로 방출시킬 수 있다.
여기서, 도 3에 도시된 바와 같이, 상기 관통부(51a)는 원형의 개구부일 수 있다. 이러한 원형의 개구부는 둥근 모서리를 갖기 때문에 외력이나 정전기나 기타 전기적 충격, 쇼트 등에 의해 상기 제 1 봉지재(40) 또는 상기 정전기 차단층(51)이 서로 쉽게 박리되거나 파손되는 것을 방지할 수 있다. 여기서, 상기 관통부(51a)의 형상은 원형인 것 이외에도 상기 정전기 유도 단자(22)를 따라 길쭉하게 형성되는 개구부이거나, 다각형, 타원형, 십자형, 일자형, 파형 등 다양한 형상으로 형성되는 개구부일 수 있고, 설치되는 상기 관통부(51a)의 개수 역시 적어도 하나 이상 다양한 개수로 설치될 수 있다. 또한, 상술된 상기 정전기 차단층(51)은, 공정상의 편의와 원가 절감을 위해서 상기 기판(10)의 제조시 상기 단자(20)들을 덮어 보호하는 솔더 레지스트층(solder resist layer)이 적용될 수 있다.
따라서, 이러한 본 발명의 일 실시예에 따른 반도체 패키지 장치의 정전기 흐름 상태를 설명하면, 도 3 및 도 4에 도시된 바와 같이, 외부로부터 정전기가 상기 제 1 봉지재(40)에 인가되면, 평상시 절연성을 갖는 상기 제 1 봉지재(40)가 전기 전도성을 갖게 되어 상기 관통부(51a)에 의해 직접적으로 접촉되는 상기 정전기 유도 단자(22) 방향으로 상기 정전기를 전달하고, 외부와 접지된 상기 정전기 유도 단자(22)는, 도 3 및 도 4의 점선 화살표를 따라 상기 정전기를 외부로 방출시킬 수 있는 것이다. 이 때, 상기 정전기 유도 단자(22)가 상기 범프(31)를 통해 상기 반도체 칩(C)과 전기적으로 연결되어 있다고 하더라도 상기 정전기 유도 단자(22)는 외부와 접지되어 있으므로 상기 정전기 유도 단자(22) 측의 전기적 수용량이 상기 반도체 칩(C)의 전기적 수용 용량 보다 훨씬 크기 때문에 상기 정전기가 상기 반도체 칩(C) 방향으로 흐르지 않고, 이로 인해 상기 반도체 칩(C)이 보호될 수 있는 것이다. 이외에도 도시하지 않았지만, 상기 정전기 유도 단자(22)는 상기 반도체 칩(C)과 전기적으로 단절될 수도 있다.
또한, 도 4에 도시된 바와 같이, 상기 반도체 칩(C)의 활성면(Ca)과 신호 전달 매체(30)를 전기적으로나 물리적으로 더욱 견고하게 보호하도록 상기 반도체 칩(C)의 활성면(Ca)과 신호 전달 매체(30)를 덮는 언더필 부재(60)가 설치될 수 있다.
한편, 도 16은 도 4의 상술된 반도체 패키지 장치가 드라이버 아이씨(Driver IC)로서 엘씨디 패널(LP)에 설치된 상태를 예시하여 나타내는 개념도이다.
즉, 예를 들어서, 상기 정전기 유도 단자(22)는, 엘씨디 패널(LP)의 접지 라인(Vss1) 및 패널 피씨비(PCB)에 설치되는 피씨비 접지 라인(Vss2)과 전기적으로 연결되어 외부로 접지될 수 있는 것이다. 따라서, 도 16에 예시된 바와 같이, 외부로부터 정전기가 상기 제 1 봉지재(40)에 인가되면, 평상시 절연성을 갖는 상기 제 1 봉지재(40)가 전기 전도성을 갖게 되어 상기 관통부(51a)에 의해 직접적으로 접촉되는 상기 정전기 유도 단자(22) 방향으로, 도 16의 점선 화살표를 따라, 상기 정전기가 전달되고, 상기 엘씨디 패널(LP)의 접지 라인(Vss1) 및 패널 피씨비(PCB)의 피씨비 접지 라인(Vss2)을 거쳐서 정전기가 외부로 방출될 수 있는 것이다.
그러므로, 상기 제 1 봉지재(40)에 직접 인가되는 정전기나 기타 정기적 충격으로부터 반도체 칩(C)을 보호하여 혹독한 생산 환경이나 사용 환경 하에서도 장치에 대한 신뢰성과 내구성 및 생산성을 향상시킬 수 있고, 정전기 총을 이용하여 패키지 장치에 고전압을 인가하는 등 더욱 엄격해지고 있는 정전기 테스트에 능동적으로 대응할 수 있으며, 별도의 정전기 방지 회로를 반도체 칩이나 기판에 형성할 필요가 없어서 제품의 크기를 크게 줄일 수 있고, 상기 제 1 봉지재(40)는 물론, 상기 언더필 부재(60)를 이용하여 전기적, 물리적 충격에도 반도체 칩(C)을 견고하게 보호할 수 있는 것이다.
한편, 도 5 내지 도 15는 본 발명의 여러 또 다른 실시예들에 따른 반도체 패키지 장치들을 나타내는 단면도들이다.
도 5에 도시된 바와 같이, 상기 반도체 칩(C)의 비활성면(Cn)이 외부로 노출되도록 상기 제 1 봉지재(42)는 상기 반도체 칩(C)의 활성면(Ca)을 포함한 일부를 둘러싸는 형상으로 형성될 수 있다. 이 때, 상기 반도체 칩(C)의 비활성면(Cn)이 외부로 노출되더라도 상기 반도체 칩(C)의 비활성면(Cn)을 포함하는 칩의 후면(backside)은 절연성을 갖고 있고, 상기 반도체 칩(C)의 활성면(Ca)은 상기 제 1 봉지재(42)나 상술된 상기 언더필 부재(60)에 의해 충분히 보호될 수 있다.
그러므로, 제 1 봉지재(42)의 부피를 줄임으로써 원가를 절감하는 것은 물론, 본 발명의 반도체 패키지 장치의 높이를 줄여서 제품의 경박화를 달성할 수 있다.
한편, 도 6에 도시된 바와 같이, 상기 반도체 칩(C)의 활성면(Ca)과 상기 기판(10) 사이에 이격 공간(A1)이 형성될 수 있다. 여기서, 상기 이격 공간(A1)은 상기 반도체 칩(C)의 활성면(Ca)과 범프(31)와 상기 반도체 칩(C)의 일부를 둘러싸는 형상으로 형성될 수 있다. 여기서, 이러한 상기 이격 공간(A1)에는 상술된 도 4의 상기 언더필 부재(60)를 대신하여 공기나 질소나 불활성가스 등이 충진될 수 있는 것이다. 따라서, 외부의 정전기가 상기 이격 공간(A1)을 통과할 수 없기 때문에 상기 반도체 칩(C)의 활성면(Ca) 및 범프(31)가 정전기로부터 안전하게 보호될 수 있는 것이다.
한편, 도 7에 도시된 바와 같이, 상기 반도체 칩(C)의 활성면(Ca)과 상기 기판(10) 사이에 형성되는 이격 공간(A2)은, 상기 반도체 칩(C) 전체를 둘러싸는 형상으로 상기 반도체 칩(C)과 상기 제 1 봉지재(40) 사이에 형성될 수 있다. 따라서, 외부의 정전기가 상기 이격 공간(A2)을 통과할 수 없기 때문에 상기 활성면(Ca)을 포함한 상기 반도체 칩(C) 전체 및 범프(31)가 정전기로부터 안전하게 보호될 수 있는 것이다.
여기서, 이러한 상기 이격 공간(A1)(A2)의 형상은 이외에도 다양하게 형성될 수 있고, 이러한 이격 공간(A1)(A2)은 물리적으로도 상기 제 1 봉지재(40)에 가해지는 외력으로부터 상기 반도체 칩(C)을 안전하게 보호할 수 있다.
물론, 도 4에 도시된 바와 같이, 도 6의 상기 이격 공간(A1) 안에 상술된 절연 재질의 언더필 부재(60)가 충진되어 상기 신호 전달 매체(30)를 보호하는 것도 가능하다.
한편, 도 8에 도시된 바와 같이, 도 7의 상기 이격 공간(A1) 안에 절연재질의 상기 언더필 부재(61)가 충진되어 상기 신호 전달 매체(30)를 보호하는 것도 가능하다. 따라서, 외부의 정전기가 상기 언더필 부재(61)를 통과할 수 없기 때문에 상기 활성면(Ca)을 포함한 상기 반도체 칩(C) 전체 및 범프(31)가 정전기로부터 안전하게 보호될 수 있는 것이다.
한편, 도 9에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치는, 상기 제 1 봉지재(40)와 상기 반도체 칩(C) 사이에 설치되고, 상기 반도체 칩(C)을 둘러싸서 보호하는 절연성 재질의 제 2 봉지재(70)를 더 포함할 수 있다. 이러한 상기 제 2 봉지재(70)는 상기 제 1 봉지재(40)로부터 상기 반도체 칩(C)을 보호할 수 있는 것으로서, 상기 언더필 부재(61)와는 물리적으로 서로 다른 재질, 즉 연성이나 탄성이 다른 재질이 적용될 수 있다. 예를 들어서, 상기 언더필 부재(61)는 상대적으로 조직이 보다 치밀하거나 강도가 높은 재질을 사용할 수 있고, 상기 제 2 봉지재(70)는 상대적으로 물리적 성질이 보다 연하고 강도가 낮은 재질을 사용할 수 있는 것이다. 따라서, 외부의 정전기가 상기 제 2 봉지재(70)와 상기 언더필 부재(61)를 통과할 수 없기 때문에 상기 활성면(Ca)을 포함한 상기 반도체 칩(C) 전체 및 범프(31)가 정전기로부터 안전하게 보호될 수 있는 동시에, 각종 물리적인 외력으로부터 상기 반도체 칩(C)을 이중으로 보다 견고하게 보호할 수 있는 것이다.
한편, 도 10에 도시된 바와 같이, 본 발명의 반도체 패키지 장치는, 상기 제 1 봉지재(40)와 접촉되고, 상기 정전기 유도 단자(22)와 전기적으로 연결되며 상기 제 1 봉지재(40)에 의해 외부로 노출되지 않는 전도성 재질의 정전기 유도체(52)를 더 포함할 수 있다. 여기서, 상기 정전기 유도체(52)는 예를 들어서, 전기 전도도가 매우 높은 금속 재질, 예컨대 상기 정전기 유도 단자(22)와 동일한 재질 등이 적용될 수 있다. 따라서, 외부의 정전기가 상기 제 1 봉지재(40)에 인가되면, 상기 제 1 봉지재(40)의 전기 전도성이 변하여 전기가 흐를 수 있게 되고, 상기 정전기는 전기 전도성이 매우 좋은 상기 정전기 유도체(52)에 포집되어 상기 정전기 유도 단자(22)를 통해 외부로 방출될 수 있다. 여기서, 상기 정전기 유도체(52)는 그 선단이 뾰족한 첨단부가 형성될 수 있다. 이러한 상기 정전기 유도체(52)의 선단은 정전기를 포집하기에 유리한 다양한 형상, 예컨대 도시하지 않았지만, 고리형상, 피뢰침형상, 표면을 따라 형성되는 선형상, 메쉬형상 등 다양하게 형성될 수 있는 것이다.
한편, 도 11에 도시된 바와 같이, 도 10의 상기 정전기 유도체(52)의 다른 실시예로서, 그 일단부가 외부로 노출되는 정전기 유도체(53)가 적용될 수 있다. 여기서, 상기 정전기 유도체(53)는 예를 들어서, 전기 전도도가 매우 높은 금속 재질, 예컨대 상기 정전기 유도 단자(22)와 동일한 재질 등이 적용될 수 있다. 따라서, 외부의 정전기가 상기 제 1 봉지재(40)에 인가되면, 상기 제 1 봉지재(40)의 내부로 흐르는 정전기는 물론이고, 상기 제 1 봉지재(40)의 표면을 따라 흐르는 정전기가 일단이 노출된 상기 정전기 유도체(53)에 쉽게 포집되어 상기 정전기 유도 단자(22)를 통해 외부로 방출될 수 있다. 여기서, 상기 정전기 유도체(53)의 노출된 부분은 노출면이 평평하거나, 이외에도 표면 정전기를 포집하기에 유리한 다양한 형상, 예컨대 도시하지 않았지만, 상기 노출면을 위에서 볼 때, 별모양, 십자모양, 다각형상, 돌출형상, 피뢰침 형상, 선형상 등 매우 다양하게 형성될 수 있고, 외부로 소정 길이 돌출되는 것도 가능한 것이다.
한편, 도 12에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치는, 반도체 칩(C)과, 상기 반도체 칩(C)을 지지하는 기판(110)과, 상기 기판(110)에 형성되는 적어도 하나의 단자(120)와, 상기 반도체 칩(C)과 단자(20)를 전기적으로 연결하는 신호 전달 매체(130)와, 외부로부터 인가된 정전기를 소정의 단자(120)로 흐를 수 있도록 유도하고, 반도체 칩(C)을 둘러싸는 형상으로 형성되는 전도성 재질의 정전기 유도체(154)를 포함할 수 있다.
여기서, 상기 단자(120)는, 상기 기판(110)에 설치되고, 정전기로부터 보호되는 정전기 보호 단자(121) 및 상기 정전기 보호 단자(121)와 전기적으로 구별되며, 정전기가 흐를 수 있도록 상기 기판(110)에 설치되는 정전기 유도 단자(122);를 포함하고, 상기 정전기 유도 단자(122)는 그라운드 단자일 수 있다.
또한, 상기 정전기 유도체(154)에 인가된 정전기를 상기 정전기 유도 단자(154)로 흐를 수 있도록 유도하는 정전기 차단 부재(150)는, 상기 정전기 유도체(154)와 정전기 보호 단자(121) 사이에 설치되고, 상기 정전기 보호 단자(121)를 덮어 상기 정전기 유도체(154)로부터 절연시키고, 정전기 유도 단자(122)가 상기 정전기 유도체(154)와 전기적으로 연결되도록 상기 정전기 유도 단자(122)를 상기 정전기 유도체(154)에 노출시키는 관통부(151a)가 형성되는 정전기 차단층(151)이 적용될 수 있다. 또한, 상기 정전기 유도체(154)와 상기 반도체 칩(C) 사이에 절연 재질의 제 3 봉지재(170)가 설치될 수 있고, 상기 신호 전달 매체(130)를 보호하도록 언더필 부재(160)가 상기 신호 전달 매체(130)를 둘러싸도록 충진되어 설치될 수 있다. 여기서, 상기 정전기 유도체(154)는 예를 들어서, 전기 전도도가 매우 높은 금속 재질, 예컨대 상기 정전기 유도 단자(122)와 동일한 재질 등이 적용될 수 있다. 따라서, 외부의 정전기가 상기 정전기 유도체(154)에 인가되면, 전기 전도성이 강한 상기 정전기 유도체(154)에 쉽게 포집되어 상기 정전기 유도 단자(122)를 통해 외부로 방출될 수 있다. 여기서, 상기 정전기 유도체(154)는 상기 반도체 칩(C)을 둘러싸는 박스 형상으로 형성될 수 있고, 그 내부에 형성된 제 3 봉지재(170)에 의해 상기 반도체 칩(C)이 상기 정전기로부터 보호될 수 있다.
한편, 도 13에 도시된 바와 같이, 도 12의 제 3 봉지재(170)를 대신하여 상기 정전기 유도체(154)와 상기 반도체 칩(C) 사이에 언더필 부재(260)가 충진될 수 있고, 도 14에 도시된 바와 같이, 이외에도, 도 13의 언더필 부재(260) 대신 공기나 질소나 불활성가스 등이 충진된 이격 공간(A3)이 마련되는 것도 가능하다. 따라서, 도 12 내지 도 13에 도시된 바와 같이, 상기 반도체 칩(C)은, 상기 제 3 봉지재(170)이나, 상기 언더필 부재(260), 또는 이격 공간(A3)에 의해 상기 정전기로부터 보호될 수 있는 것이다.
한편, 도 15에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치는, 도 4의 상기 신호 전달 매체(30)의 일종인 범프(31)를 대신하여, 와이어(232)가 적용될 수 있다.
즉, 상기 와이어(232)가 적용된 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치는, 반도체 칩(C)과, 상기 반도체 칩(C)을 지지하는 기판(210)과, 상기 기판(210)에 형성되는 적어도 하나의 단자(220)와, 상기 반도체 칩(C)과 상기 단자(220)를 전기적으로 연결하는 와이어(232)와, 물성 변환치 이상의 전압이 입력되면 절연성에서 도전성으로 변하는 감전압성 물질(voltage sensitive material)을 포함하여 이루어지고, 상기 반도체 칩(C)을 둘러싸서 보호하는 제 4 봉지재(240)와, 상기 와이어(232) 및 상기 반도체 칩(C)을 보호하는 절연재질의 제 5 봉지재(241) 및 상기 제 4 봉지재(240)에 인가된 정전기를 소정의 단자(220)로 흐를 수 있도록 유도하는 정전기 차단 부재(250)를 포함할 수 있다.
여기서, 상기 단자(220)는, 상기 기판(210)에 설치되고, 정전기로부터 보호되는 정전기 보호 단자(221) 및 상기 정전기 보호 단자(221)와 전기적으로 구별되며, 정전기가 흐를 수 있도록 상기 기판(210)에 설치되는 정전기 유도 단자(222);를 포함하고, 상기 정전기 유도 단자(222)는 그라운드 단자일 수 있다.
또한, 상기 반도체 칩(C)은 접착층(211)에 의해 그 활성면(Ca)이 위로 향하도록 상기 기판(210) 위에 설치되고, 상기 반도체 칩(C)의 활성면(Ca)은, 상기 정전기 보호 단자(221) 및 정전기 유도 단자(222)에 각각 와이어(232)로 연결될 수 있다.
또한, 상기 정전기 차단 부재(250)로서, 상기 제 4 봉지재(240)와 정전기 보호 단자(221) 사이에 설치되고, 상기 정전기 보호 단자(221)를 덮어 상기 제 4 봉지재(240)로부터 절연시키고, 상기 정전기 유도 단자(222)가 상기 제 4 봉지재(240)와 전기적으로 연결되도록 상기 정전기 유도 단자(222)를 상기 제 4 봉지재(240)에 노출시키는 관통부(251a)가 형성되는 정전기 차단층(251)이 적용될 수 있다. 여기서, 상기 정전기 차단층(251)은 솔더 레지스트층(solder resist layer)일 수 있다.
따라서, 이러한 본 발명의 또 다른 실시예에 따른 반도체 패키지 장치의 정전기 흐름 상태를 설명하면, 도 15에 도시된 바와 같이, 외부로부터 정전기가 상기 제 4 봉지재(240)에 인가되면, 평상시 절연성을 갖는 상기 제 4 봉지재(240)가 전기 전도성을 갖게 되어 상기 관통부(251a)에 의해 직접적으로 접촉되는 상기 정전기 유도 단자(222) 방향으로 상기 정전기를 전달하고, 외부와 접지된 상기 정전기 유도 단자(222)는, 도 15의 점선 화살표를 따라 상기 정전기를 외부로 방출시킬 수 있는 것이다. 이 때, 상기 정전기 유도 단자(222)가 상기 와이어(232)를 통해 상기 반도체 칩(C)과 전기적으로 연결되어 있다고 하더라도 상기 정전기 유도 단자(222)는 외부와 접지되어 있으므로 상기 정전기 유도 단자(222) 측의 전기적 수용량이 상기 반도체 칩(C)의 전기적 수용 용량 보다 훨씬 크기 때문에 상기 정전기가 상기 반도체 칩(C) 방향으로 흐르지 않고, 이로 인해 상기 반도체 칩(C)이 보호될 수 있는 것이다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
C: 반도체 칩 Ca: 활성면
Cn: 비활성면 10, 110, 210: 기판
20, 120, 220: 단자 21, 121, 221: 정전기 보호 단자
22, 122, 222: 정전기 유도 단자 30, 130: 신호 전달 매체
31: 범프 40, 42: 제 1 봉지재
50, 150, 250: 정전기 차단 부재 51, 151, 251: 정전기 차단층
52, 53, 154: 정전기 유도체 51a, 151a, 251a: 관통부
A1, A2, A3: 이격 공간 60, 61, 160, 260: 언더필 부재
70: 제 2 봉지재 170: 제 3 봉지재
232: 와이어 240: 제 4 봉지재
241: 제 5 봉지재 211: 접착층
LP: 엘씨디 패널 DI: 드라이버 아이씨
Vss1, Vss2: 접지 라인 PCB: 패널 피씨비

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩을 지지하는 기판;
    상기 기판에 형성되고, 상기 반도체 칩과 전기적으로 연결되는 적어도 하나의 단자;
    임계 전압이 인가되면 절연성에서 도전성으로 변하는 감전압성 물질(voltage sensitive material)을 포함하여 이루어지고, 상기 반도체 칩을 둘러싸서 보호하는 제 1 봉지재; 및
    상기 제 1 봉지재와 상기 적어도 하나의 단자 사이에 설치된 정전기 차단 부재를 포함하고,
    상기 적어도 하나의 단자는,
    상기 제 1 봉지재에 인가된 정전기를 외부로 유도하는 정전기 유도 단자; 및
    상기 정전기 차단 부재에 의해 상기 제 1 봉지재와 절연된 정전기 보호 단자를 포함하는 반도체 패키지 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩은,
    상기 기판 방향으로 활성면이 대향하도록 설치되는 플립칩인 반도체 패키지 장치.
  3. 제 1 항에 있어서,
    상기 반도체 칩의 비활성면이 외부로 노출되도록 상기 제 1 봉지재는 상기 반도체 칩의 활성면을 포함한 일부를 둘러싸는 형상으로 형성되는 것인 반도체 패키지 장치.
  4. 제 1 항에 있어서,
    상기 기판은 필름인 반도체 패키지 장치.
  5. 제 1 항에 있어서,
    상기 정전기 유도 단자는 그라운드 단자인 반도체 패키지 장치.
  6. 제 1 항에 있어서,
    상기 반도체 칩과 상기 적어도 하나의 단자를 전기적으로 연결하는 신호 전달 매체;를 더 포함하고, 상기 신호 전달 매체는 범프인 반도체 패키지 장치.
  7. 제 1 항에 있어서,
    상기 정전기 차단 부재는,
    상기 제 1 봉지재와 상기 정전기 보호 단자 사이에 설치되고, 상기 정전기 보호 단자를 덮어 상기 제 1 봉지재로부터 절연시키고, 상기 정전기 유도 단자가 상기 제 1 봉지재와 전기적으로 연결되도록 상기 정전기 유도 단자를 상기 제 1 봉지재에 노출시키는 관통부가 형성되는 정전기 차단층을 포함하는 반도체 패키지 장치.
  8. 제 7 항에 있어서,
    상기 관통부는 원형의 개구부인 반도체 패키지 장치.
  9. 제 7 항에 있어서,
    상기 정전기 차단층은 솔더 레지스트층(solder resist layer)인 반도체 패키지 장치.
  10. 제 1 항에 있어서,
    상기 반도체 칩의 활성면과 상기 기판 사이에 이격 공간이 형성되는 것인 반도체 패키지 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102327142B1 (ko) * 2015-06-11 2021-11-16 삼성전자주식회사 웨이퍼 레벨 패키지
KR20170097345A (ko) * 2016-02-18 2017-08-28 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
JP2018014462A (ja) * 2016-07-22 2018-01-25 キヤノン株式会社 光学センサー及びスキャナユニット、画像形成装置
KR102547948B1 (ko) * 2018-08-30 2023-06-26 삼성전자주식회사 정전기 방지 구조물을 포함하는 솔리드 스테이트 드라이브 장치
CN114459622B (zh) * 2022-02-09 2022-12-27 艾礼富电子(深圳)有限公司 一种用于温度传感器的静电防护装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114640A1 (en) * 2005-11-22 2007-05-24 Shocking Technologies, Inc. Semiconductor devices including voltage switchable materials for over-voltage protection

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100219080B1 (ko) 1996-08-09 1999-09-01 김영환 반도체 장치의 패키지용 리드프레임 및 반도체 장치
US6617680B2 (en) * 2001-08-22 2003-09-09 Siliconware Precision Industries Co., Ltd. Chip carrier, semiconductor package and fabricating method thereof
KR101022539B1 (ko) 2004-04-29 2011-03-16 엘지디스플레이 주식회사 인쇄회로기판 및 액정표시장치
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114640A1 (en) * 2005-11-22 2007-05-24 Shocking Technologies, Inc. Semiconductor devices including voltage switchable materials for over-voltage protection

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