KR100219080B1 - 반도체 장치의 패키지용 리드프레임 및 반도체 장치 - Google Patents

반도체 장치의 패키지용 리드프레임 및 반도체 장치 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 분야.
2.발명이 해결하려고 하는 기술적 과제
ESD 및 서지펄스로부터 칩 내부회로를 보호하기 위하여, 별도의 보호회로의 사용에 구애받지 않고 패키지 레벨 또는 칩 레벨 상에서 그를 구현하고자 함.
3.발명의 해결 방법의 요지
리드프레임의 각각의 입/출력 핀들이 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질(바리스터)에 의해 연결되도록 구성하거나, 또는 공급전원라인과 접지전원라인 및 입/출력 패드와 칩 내부회로를 연결하는 신호라인간을 각기 비오옴 특성 물질로 접속한다.
4. 발명의 중요한 용도
반도체 칩

Description

반도체 장치의 패키지용 리드프레임 및 반도체 장치
본 발명은 ESD(Electro-Static Discharge), 서지 펄스(Surge Pulse) 및 노이즈(Noise)에 의한 충격, 손상 및 오동작으로부터 반도체 칩을 보호하는 리드프레임 및 반도체 장치에 관한 것으로, 특히 별도의 보호 회로(protection circuit)에 관계없이 반도체 칩을 외부의 비정상 전압으로부터 보호할 수 있는 리드프레임 및 반도체 장치에 관한 것이다.
도 1은 통상적인 종래의 ESD 보호회로를 개략적으로 도시하고 있는데, 도면에 도시된 바와같이 입력패드(10)를 통해 입력되는 외부신호는 ESD 보호회로(20)를 거쳐 프리버퍼(Prebuffer, 30)를 통과한 후, 칩의 내부회로(40)로 입력되도록 구성되어 있다. 물론 ESD 보호회로(20)와 프리버퍼(30) 및 칩의 내부회로(40)는 공급전압(Vdd)과 접지전압(GND)을 각각 공급받고 있다.
구체적으로, ESD 보호회로(20)는 다이오드 역할을 하는 PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)로 구성되는데, PMOS 트랜지스터(21)는 게이트와 드레인 및 웰이 공급전압(Vdd)라인에 연결되고 소오스는 입력패드(10)와 프리버퍼(30) 사이를 연결하는 전도라인의 임의의 한 노드(N1)에 연결되어, 상기 노드(N1)와 공급전압(Vdd)라인 사이에서 다이오드 역할을 하며, NMOS 트랜지스터(22)는 게이트와 드레인 및 웰은 접지(GND)전압 라인에 연결되고 소오스는 상기 노드(N1)에 연결되어, 상기 노드(N1)와 접지(GND)전압 라인 사이에서 다이오드 역할을 한다.
즉, ESD 보호회로(20)는 패드(10)를 통해 전달되는 입력 신호중 -0.7V∼5.7V(동작전압이 5V일 경우) 사이의 입력 신호만을 프리버퍼(30)단으로 통과시키고, 그 이외의 전압레벨에 대해서는 PMOS 및 NMOS 트랜지스터(21,22)의 다이오드 작용에 의해 공급전압 라인 또는 접지전압 라인으로 우회하여 통과시킴으로써 ESD 보호회로의 기능을 수행하게 된다.
그러나, 상기와 같은 칩 레벨에서, ESD 보호용 트랜지스터를 사용하는 종래의 ESD 보호 방법은 반도체 칩의 미세화 및 고집적화가 가속화됨에 따라 입/출력(I/O) 블록의 ESD 회로의 점유면적이 칩 내부회로에 비해 상대적으로 증가한다는 문제점과 ESD 내압특성 향상을 위한 공정개발의 어려움등으로 인해 크게 제한되고 있는 실정에 있다.
또한 반도체 칩을 기판상에 장착할 때 항상 문제가 되고 있는 신호잡음의 문제점을 해결하기 위해 종래에는 제너다이오드, 다이오드 어레이 필터 또는 릴레이 회로 등을 기판상에 추가로 장착하여 신호잡음의 문제점을 해결하고 있으나, 이는 상당한 추가비용을 발생시키며, 고주파 잡음 등은 여전히 반도체 칩을 오동작 시키는 문제점이 있었다.
본 발명의 목적은 패키지 레벨에서 ESD로 인한 칩 내부 회로 보호를 구현하여 반도체 장치의 고집적화, 고신뢰도, 고안정성 및 비용절감을 가져오는 리드프레임 및 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 칩 레벨 상에서 ESD 보호를 구현하되, ESD 보호용 회로를 별도로 사용함에 구애받지 않게되어 제조 공정 상의 어려움을 해결하는 반도체 장치를 제공하는데 있다.
상기와 같은 목적들을 달성하기 위하여 본 발명은 소정 공정에 의해 완료된 반도체 칩의 패키지를 위한 리드프레임에 있어서, 상기 리드프레임의 각각의 입/출력 핀들이 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질에 의해 연결된 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 소정 공정에 의해 완료된 반도체 칩의 패키지를 위한 몰딩 컴파운드를 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질로 사용하여 구비된 입/출력 핀들의 일단이 상기 비오옴 특성 물질로 연결된 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 전원라인과, 입/출력 패드와 칩 내부회로를 연결하는 신호라인을 구비하는 반도체 장치에 있어서, 특정 전압에서 도전체 성질을 가지는 비오옴 특성 물질에 의해 상기 전원라인과 상기 신호라인이 연결된 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 패키지시 와이어 본딩이 이루어지는 다수의 패드를 구비하는 반도체 장치에 있어서, 상기 각각의 패드들이 특정 전압에서 도전체 성질을 가지는 비오옴 특성 물질에 의해 상호 연결된 것을 특징으로 한다.
도1은 종래기술에 따라 ESD 보호 회로를 사용하는 개략적인 회로도,
도2A 및 도 2B는 패키지 레벨에서 비오옴 특성 물질을 사용하는 본 발명의 일예에 따른 리드프레임 평면도 및 단면도,
도3은 도 2에 도시된 리드프레임(Leadframe)에 반도체 칩의 패키지가 이루어진 상태의 단면도,
도4는 본 발명의 다른 실시예를 나타내는 단면도.
도5A 및 도 5B는 본 발명을 위해 새로 제작된 바리스터의 세부 구조를 나타내는 평면도 및 단면도,
도6A도는 칩 레벨 상에서 비오옴 특성 물질을 사용하는 본 발명의 일예를 보여주는 개념적인 회로도,
도6B는 도 6A와 같은 회로를 구현하기 위한 일예를 나타내는 반도체 기판 상의 구조를 나타내는 평면도 및 단면도,
도7A 및 도 7B는 칩 레벨 상에서 비오옴 특성 물질을 사용하는 본 발명의 다른예를 보여주는 평면도 및 단면도.
이하, 첨부된 도면 도 2A 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.
일반적으로, SiC와 ZnO 바리스터 등은 다이오드 곡선과 유사한 비오옴 특성(전류-전압 곡선의 비선형성)을 갖는 물질로서, 특정 전압레벨(바리스터의 경우 터널링 전압) 이하에서는 무시할수 있을 정도의 극히 미소한 누설전류만이 흐르는 절연체로서 동작하며, 그 이상의 전압레벨에서는 극히 낮은 저항값을 지니는 도전체로서 동작하게 된다.
따라서, 이러한 비오옴 특성을 갖는 물질들은 현재 각종 시스템과 모듈의 보호 소자 및 피뢰기 등에 광범위하게 사용되어지고 있다.
본 발명에서는, 이러한 비오옴 특성 물질(SiC, ZnO 바리스터)을 이용하여 리드프레임을 상호 연결하므로써, 점유면적의 문제 및 공정상의 문제에 전혀 제한받지 않고, 패키지 레벨에서 ESD 보호 및 잡음 방지 목적을 실현하고자 하는 것이다.
도 2A 및 도 2B는 패키지 레벨에서 비오옴 특성 물질을 사용하는 본 발명의 일실시예에 따른 리드프레임의 평면도 및 단면도이고, 도 3은 패키지 후의 칩 단면도로서, 도면부호 (a)는 몰딩 영역(molding compound area), (b)는 패키지 후 외부에 노출되는 핀 영역, (c)는 패키지 후 몰딩 내부의 핀 영역, (d) 및 (h)는 비오옴 특성 물질 영역, (e)는 리드 프레임의 칩-온-다이부(chip on die), (f)는 종래의 리드프레임 단면 영역, (g)는 오믹 콘택 물질을 사용한 전극 영역, 101은 입/출력 핀, 102는 패키지되기 전의 반도체 칩(다이,Die), 103은 본딩 와이어(wire), 105는 전극, 106은 비오옴 특성 물질을 각각 나타낸다.
상기 도면에 도시된 바와같이 본 발명의 일실시예에 따른 리드프레임은 몰딩 내부 영역(a)에서 각각의 입/출력 핀(101)들의 일단 일부가 모두 비오옴 특성 물질(106)에 의해 열결되어 있으며, 비오옴 특성 물질(106)과 입/출력 핀(101)이 접촉되는 계면에는 Pt, Au, Ag 등과 같은 오믹 콘택 물질의 전극이 개재되어 있다.
도면에서는 비오옴 특성 물질(106)이 사각형의 판넬 모양을 가지고 있지만, 이는 어느 형상을 가지고 있어도 무방하다. 즉, 코어형이 되든 원형이 되든 어떤 형상을 가지더라도 입/출력 핀(101)의 일단을 모두 연결할 수만 있으면 된다.
또한, 기존의 타이-바(tie bar)는 필요없으므로 절단하여 제거하면 된다.
상기와 같은 구성을 갖는 리드프레임의 제조 방법은 여러 가지 방법이 존재할 수 있으나, 그 중 하나를 여기서 밝혀둔다.
먼저, 터널링(Tunneling) 전압은 반도체 장치의 구동전압인 5V를 가지며, 최대 클램핑(Max. Clamping) 전압 3000V, 응답시간(Response Time) 1nS 이하의 특성을 지니는 비오옴 특성 물질 시편을 제작하는데, 이때 시편의 크기는 몰딩 내부 영역(a)에서 각각의 입/출력 핀(101)들의 일단 일부를 모두 커버 할 수 있을 정도의 넓이(도 2A의 (d))와 이후의 패키지공정을 고려하여 최대 1mm 이하의 두께를 가지도록 한다.
이어서, 종래의 리드프레임(Leadframe) 밑면에 전극을 형성한 후, 도 2A의 (d) 영역에 시편을 접착시키고, 약 200℃ 정도에서 열처리 공정을 실시한다.
이상에서 설명한 바와같이 제작된 본 발명의 리드프레임을 사용하여 이후의 통상적인 패키지공정을 진행하면 앞서 설명한 도 3과 같은 새로운 형태의 반도체 칩을 제작할 수 있으며, 이 칩은 이후의 작용 설명에서도 밝혀지겠지만 ESD 보호를 구현할 수 있어, 별도의 ESD 보호용 트랜지스터를 칩 레벨 상에서 제작할 필요가 없다.
이하에서는 도 3과 같은 본 발명의 리드프레임을 가지는 반도체 칩의 작용을 살펴본다.
입/출력 핀(101)을 통하여 동작전압 이상의 ESD 혹은 서지(Surge)전압이 패키지 내부로 유입될 경우, 비오옴 특성 물질(106)은 도체로 작용하게 되어 스트레스 펄스(Stress Pulse)가 본딩 와이어(103)를 통해 칩 내부로 유입되기 이전에 저항값이 더욱 낮은 비오옴 특성 물질(106)을 통하여 접지단의 입/출력 핀으로 우회됨으로써 ESD, 서지 또는 노이즈로부터 반도체 칩을 보호하게 된다.
한편, 0∼5V 사이의 정상 입력신호가 유입될 경우는 비오옴 특성 물질(106)은 절연체로 작용하게 되어 모든 정상 입력신호를 칩내부로 전달하게 된다.
이러한 동작에 있어서 리드프레임의 각각의 핀이 비오옴 특성 물질의 전극으로서 작용하게 되며, 따라서 전극은 비오옴 특성 물질의 동일 표면상에 존재하게 된다.
도 4는 본 발명의 다른 실시예를 나타내는 단면도로서, 도면에 도시된 바와같이, 각 리드프레임(101)의 일단을 비오옴 특성 물질(106)에 직접 연결(부착)하는 것이 아니고, 더블(Double) 와이어 본딩 방법을 사용하여 리드프레임(101)과 비오옴 특성 물질(106)을 연결한 상태이다.
즉, 패키지 공정시 칩(102)을 올려놓기 위해 사용해온 타이-바(tie bar)(107)상에 비오옴 특성 물질(106)과 전극(105)을 형성하고, 전극(105)과 각 리드프레임(101)을 먼저 제1와이어(103a)로 본딩한 다음, 다시 상기 전극(105)과 칩(102) 본딩 패드를 제2와이어(103b)로 본딩한다. 이와같은 본 발명의 다른실시예(도 4)는 앞서 설명한 본 발명의 일실시예와는 달리 리드프레임과 비오옴 특성 물질을 상호 접착 시키기 위하여 행하는 열적 공정과 이 둘간의 정렬 및 그를 위한 장치 등을 필요치 않는 다는 장점이 있다.
도 5A 및 도 5B는 본 발명을 위해 새로 제작된 바리스터의 세부 구조를 나타내는 평면도 및 단면도로서, 도면에 도시된 바와같이, 몰딩 내부의 리드프레임과 부착 또는 본딩되는 부위의 비오옴 특성 물질(106) 상에 표면전극(105)이 형성되며, 이 표면전극(105)간의 상호 전류패스 형성을 위해 비오옴 특성 물질(106) 내부에 판 모양의 내부전극(105a)이 형성된다.
이와같이, 별도의 내부전극(105a)을 구비한 바리스터를 제작한 이유는 기존의 바리스터는 한쪽 방향으로밖에 턴-온 전압(터널링 전압)을 맞출수 없어, 임의의 핀으로 비정상 펄스가 유입되는 본 발명에 있어서는 적절하지 않기 때문이다. 따라서, 어떠한 방향으로 일정한 턴-온 전압을 유지할 수있도록 하기 위해서 독립적인 내부전극을 구비한 본 바리스터를 필요로한다.
즉, 본 바리스터의 경우는 표면전극과 내부전극간의 수직 방향 간극(gap) 사이의 입자수에 의해 턴-온 전압이 결정되어(수평 방향 보다는 수직 방향의 거리가 가까움), 어느한 리드프레임에 부착되는 표면전극으로 들어온 신호가 내부전극에 전달된 다음 다시 접지 라인으로 잡힌 또 다른 표면전극으로 빠져 나가도록 구성되어 있어,임의의 어느한 입/출력 핀을 신호라인이나 접지라인으로 선택하여 사용하더라도 일정한 턴-온 전압을 유지할 수 있어, 효과적인 ESD 보호가 가능하다.
또한, 내부전극은 일정 상하 수직 간격을 갖도록 다수개 형성하여 내압특성을 향상시킬 수 있다.
이상에서 설명한 실시예들과 같이 비오옴 특성 물질(바리스터)을 리드프레임에 접착하는 방법 대신에, 본 발명의 또 다른 실시 방법으로는 몰딩 컴파운드(Molding Compound) 자체를 비오옴 특성 물질로 대체할 수도 있으며, 혹은 다양한 종류의 박막기술을 활용하여 각 리드프레임간의 빈 공간에 비오옴 특성 물질을 매립하는 등의 방법도 사용할 수 있다.
그리고, 각종 시스템 및 모듈의 제작에 있어서 ESD, 서지 보호의 목적으로 필수적으로 사용되는 저전압 바리스터의 역할까지 수행할 수 있도록 제작이 가능하다.
도 6A, 도 6B, 도 7A 및 도 7B는 칩 레벨 상에서 비오옴 특성 물질을 사용하여 ESD 및 서지펄스로 부터의 칩 내부 회로 보호를 구현하는 다양한 일실시예를 보여준다.
먼저, 도 6A도는 칩 레벨 상에서 비오옴 특성 물질을 사용하는 본 발명의 일예를 보여주는 개념적인 회로도로서, 도면에 도시된 바와같이 입력패드(10)와 프리버퍼(30) 사이를 연결하는 전도라인의 임의의 노드(N1)에 공급전압(Vdd)라인 및 접지전압(GND) 라인을 각각 비오옴 특성 물질(400)을 사용하여 연결시켜 주는 것이다.
도 6A와 같이 비오옴 특성 물질(400)을 형성하면 비정상 펄스가 패드(10)를 통하여 칩 내부로 유입되더라도 비오옴 특성 물질(400)이 도체로 되어 공급전압(Vdd) 라인 또는 접지전압(GND) 라인을 통하여 임의의 저전압 준위로 펄스를 우회 시킨다.
상기와 같이 비오옴 특성 물질(400) 라인을 칩 상에 형성하기 위한 공정은 스퍼터링 또는 화학기상증착(CVD)과 같은 박막 형성 공정을 사용할 수 있으며, 상기와 같은 회로를 갖는 칩의 제조 공정 기술은 반도체 분야에서 통상의 지식을 가진자라면 누구든지 쉽게 실시할 수 있을 것이므로 여기서의 설명은 생략하기로 한다.
도 6B는 상기 도 6A와 같은 회로를 구현하기 위한 일예를 나타내는 반도체 기판 상의 구조를 나타내는 평면도와 단면도로서, 이 구조는 신호 라인이 제1 금속배선, 전원라인이 제2 금속배선으로 이루어지는 경우의 구조를 나타내며, 도면에서 41은 반도체 기판, 42 및 44는 절연막, 43은 제1 금속배선, 45a는 공급전압(Vdd) 라인용 제2 금속배선, 45b는 접지전압(GND) 라인용 제2 금속배선, 46은 보호막(passivation), 400은 비오옴 특성 물질막을 각각 나타낸다.
도면에 도시된 바와같이, 신호 라인인 제1 금속배선(43)과 제2 금속배선(45a,45b)을 비오옴 특성 물질을 매개로하여 콘택시켜, 입력패드(10)와 프리버퍼(30) 사이를 연결하는 전도라인(제1 금속배선,43)과 공급전압(Vdd) 라인 및 접지전압(GND) 라인을 연결할 수 있다.
다음, 도 7A는 칩 레벨 상에서 비오옴 특성 물질을 사용하는 본 발명의 다른예를 보여주는 평면도로서, 도면에 도시된 바와같이, 각각의 패드(10)를 비오옴 특성 물질을 매개로하여 연결시켜주는 방법이다.
도 7B는 상기 도 7A와 같은 실시예를 구현하기 위한 반도체 기판 상의 구조를 나타내는 단면도로서, 도면에서 51은 금속배선, 53은 보호막, 400은 비오옴 특성 물질을 각각 나타낸다. 상기와 같은 구조를 구현하는 제조 기술은 여러 가지가 있을 수 있으며 그 방법은 반도체 분야에서 통상의 지식을 가진자라면 누구든지 쉽게 실시할 수 있을 것이므로 여기서의 설명은 생략하기로 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 패키지 레벨 또는 칩 레벨 상에서 비오옴 특성 물질을 사용하여 ESD, 서지와 같은 비정상 펄스가 반도체 칩 내부로 유입되는 것을 근본적으로 차단함으로써, 반도체 칩의 ESD 내압특성 및 신뢰도의 향상을 얻을 수 있으며 동시에 노이즈(Noise) 제거 효과도 얻을 수 있다.
그리고, 현재 사용하고 있는 ESD 보호용 트랜지스터 및 이들 트랜지스터의 특성향상을 위한 공정개발등이 필요없으므로 반도체칩의 고집적화 및 개발기간의 단축효과 등을 얻을 수 있으며 이로인한 경제성 향상의 잇점이 있다.
또한, 반도체 칩 설계 단계에서 여러 가지 ESD 관련사항을 고려하지 않아도 되므로 자유로운 설계가 가능하고, 기판상에서 반도체칩에 유입되는 노이즈의 제거효과를 얻기위해 현재 사용하고 있는 제너다이오드, 다이오드 어레이필터 및 지연 소자 등의 추가부품 사용이 필요없다.

Claims (28)

  1. 소정 공정에 의해 완료된 반도체 칩의 패키지를 위한 리드프레임에 있어서,
    상기 리드프레임의 각각의 입/출력 핀들이 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질에 의해 연결된 것을 포함하는 리드프레임.
  2. 제 1 항에 있어서,
    상기 비오옴 특성 물질은 패키지를 위한 몰딩 영역 내에서 상기 입/출력 핀들의 일단을 연결하도록 구성되는 것을 특징으로 하는 리드프레임.
  3. 제 2 항에 있어서,
    상기 입/출력 핀들의 일단이 모두 연결되도록, 상기 입/출력 핀들과 상기 비오옴 특성 물질로 제작된 시편이 접착 구성된 것을 특징으로 하는 리드프레임.
  4. 제 3 항에 있어서,
    상기 입/출력 핀들과 상기 비오옴 특성 물질의 시편과의 접착 계면에 오믹콘택물질의 표면전극을 구비하는 것을 특징으로 하는 리드프레임.
  5. 제 4 항에 있어서,
    상기 표면전극과의 간극에 의해 상기 비오옴 특성 물질 시편의 턴온전압이 결정되도록, 상기 비오옴 특성 물질의 시편 내부에 전도성의 내부전극을 구비하는 것을 특징으로 하는 리드프레임.
  6. 제 3 항 내지 제 5 항중 어느한 항에 있어서,
    상기 시편은 SiC 바리스터임을 특징으로 하는 리드프레임.
  7. 제 3 항 내지 제 5 항중 어느한 항에 있어서,
    상기 시편은 ZnO 바리스터를 포함하는 것을 특징으로 하는 리드프레임.
  8. 제 3 항 내지 제 5 항중 어느한 항에 있어서,
    상기 시편은 패키지하고자 하는 반도체 칩의 구동전압을 터널링 전압으로 하는 것을 특징으로 하는 리드프레임.
  9. 제 3 항 내지 제 5 항중 어느한 항에 있어서,
    상기 시편은 패키지 공정을 고려하여 최대 1mm 이하의 두께를 갖는 것을 특징으로 하는 리드프레임.
  10. 제 5 항에 있어서,
    상기 표면전극 및 내부전극은 Pt, Au, Ag중 어느하나를 포함하는 것을 특징으로 하는 리드프레임.
  11. 제 2 항에 있어서,
    상기 입/출력 핀들의 일단이 모두 연결되도록, 상기 입/출력 핀들의 간격에 상기 비오옴 특성 물질이 매립된 것을 특징으로 하는 리드프레임.
  12. 제 3 항 또는 제 11 항에 있어서,
    상기 비오옴 특성 물질은 상기 입/출력 핀으로부터 비정상 신호가 입력될시 도체성질을 갖는 것을 특징으로 하는 리드프레임.
  13. 소정 공정에 의해 완료된 반도체 칩의 패키지를 위한 리드프레임과;
    상기 리드프레임의 각각의 입/출력 핀들과 제1와이어 본딩되며, 상기 반도체 칩의 본딩 패드와 제2와이어 본딩된 비오옴 특성 물질 시편을 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 입/출력 핀들과 와이어 본딩되는 부위의 상기 시편 표면에 오믹콘택물질의 표면전극을 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 표면전극과의 간극에 의해 상기 비오옴 특성 물질 시편의 턴온전압이 결정되도록, 상기 비오옴 특성 물질의 시편 내부에 전도성의 내부전극을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항 내지 제 15 항중 어느한 항에 있어서,
    상기 시편은 SiC 바리스터임을 특징으로 하는 반도체장치.
  17. 제 13 항 내지 제 15 항중 어느한 항에 있어서,
    상기 시편은 ZnO 바리스터를 포함하는 것을 특징으로 하는 반도체장치.
  18. 제 13 항 내지 제 15 항중 어느한 항에 있어서,
    상기 시편은 패키지하고자 하는 반도체 칩의 구동전압을 터널링 전압으로 하는 것을 특징으로 하는 반도체장치.
  19. 제 13 항 내지 제 15 항중 어느한 항에 있어서,
    상기 시편은 패키지 공정을 고려하여 최대 1mm 이하의 두께를 갖는 것을 특징으로 하는 반도체장치.
  20. 제 15 항에 있어서,
    상기 표면전극 및 내부전극은 Pt, Au, Ag중 어느하나를 포함하는 것을 특징으로 하는 반도체장치.
  21. 소정 공정에 의해 완료된 반도체 칩의 패키지를 위한 몰딩 컴파운드를 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질로 사용하여 구비된 입/출력 핀들의 일단이 상기 비오옴 특성 물질로 연결된 것을 포함하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 비오옴 특성 물질은 상기 입/출력 핀으로부터 비정상 신호가 입력될시 도체 성질을 갖는 것을 특징으로 하는 반도체 장치.
  23. 전원라인과 입/출력 패드와 칩 내부회로를 연결하는 신호라인을 구비하는 반도체 장치에 있어서,
    특정 전압에서 도전체 성질을 가지는 비오옴 특성 물질에 의해 상기 전원라인과 상기 신호라인이 연결된 것을 포함하는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 신호라인은 하부금속배선이고 상기 전원라인은 상부금속배선이며, 상기 하부금속배선과 상기 상부금속배선간에 형성된 층간절연막의 소정부위를 관통하는 상기 비오옴 특성 물질을 통해 상기 하부금속배선과 상기 상부금속배선이 콘택된 것을 특징으로 하는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 비오옴 특성 물질은 상기 입/출력 패드로부터 비정상 신호가 입력될시 도체 성질을 갖는 것을 특징으로 하는 반도체 장치.
  26. 제 23 항에 있어서,
    상기 전원라인은 공급전원라인 또는 접지전원라인 임을 특징으로 하는 반도체 장치.
  27. 패키지시 와이어 본딩이 이루어지는 다수의 패드를 구비하는 반도체 장치에 있어서,
    상기 각각의 패드들이 특정 전압에서 도전체 성질을 가지는 비오옴 특성 물질에 의해 상호 연결된 것을 특징으로 하는 반도체 장치.
  28. 제 27 항에 있어서,
    상기 비오옴 특성 물질은 상기 패드로부터 비정상 신호가 입력될시 도체 성질을 갖는 것을 특징으로 하는 반도체 장치.
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