JP7294594B2 - 集積型マルチデバイスチップおよびパッケージ - Google Patents

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Description

実施形態は、サージ保護デバイスの分野に関し、より詳細には、過電圧保護デバイスおよびリセッタブルヒューズに関する。
サージ保護デバイスは、構成要素、装置、またはシステムを、過電圧による障害状態に起因する損傷から保護するのに使用される過電圧保護デバイス、ならびに構成要素、装置、またはシステムを、過剰な電流フローから保護するのに使用されるヒューズを含む。過電圧保護デバイスの分野では、ツェナーダイオード、サイリスタ、およびSIDACtor(登録商標)などのダイオードが知られている(登録商標「SIDACtor」はLittelfuse,Inc.の商標である)。
いくつかの商用実現例では、SIDACtorなどのサイリスタ型デバイスは、第1のダイオードおよび第2のダイオードと電気的に直列で配置されて、電気通信回線を含む伝送回線に対する保護を提供することがある。一例として、サイリスタデバイスは第1の半導体チップに形成されてもよく、第1のダイオードおよび第2のダイオードはそれぞれ、第2の半導体チップおよび第3の半導体チップに形成される。異なるチップが単一のパッケージ内で共に結合されて、保護される回線内の所望の位置に配置されてもよい、保護デバイスを提供してもよい。かかるパッケージの1つの課題は、異なる半導体チップを互いに、また外部の電線に電気的に結合し、熱を放散し、ならびに半導体チップをコンパクトなパッケージ内で保持するため、リードフレームの構造に複雑さが求められることである。
これらおよび他の考慮点に関して、本開示が提供される。
例示的実施形態は改善された保護デバイスを対象とする。一実施形態では、保護デバイスは、半導体基板と、半導体基板内に形成されたサイリスタ型デバイスとを含んでもよく、サイリスタデバイスは、半導体基板の第1の主面から半導体基板の第2の主面まで延在する。保護デバイスは、半導体基板内に形成された第1のPNダイオードと、半導体基板内に形成された第2のPNダイオードとを含んでもよく、サイリスタ型デバイスは、第1のPNダイオードと第2のPNダイオードとの間に電気的に直列で配置される。
別の実施形態では、保護デバイスアセンブリは、第1の主面および第2の主面を有する半導体基板を含んでもよい。半導体基板は、第1の主面から第2の主面まで延在するサイリスタ型デバイスと、第2の主面から延在する第1のPNダイオードと、第2のPNダイオードとを含んでもよく、サイリスタ型デバイスは、第1のPNダイオードと第2のPNダイオードとの間に電気的に直列で配置される。保護デバイスアセンブリはまた、第1の主面上に配設された表面金属層と、第2の主面と接触して配設されたリードフレームとを含んでもよい。
更なる実施形態では、ライン保護デバイスは、第1の主面および第2の主面を有する半導体基板を含んでもよい。半導体基板は、第1の主面から第2の主面まで延在するサイリスタ型デバイスと、第2の主面から延在する第1のPNダイオードと、第2のPNダイオードとを含んでもよく、サイリスタ型デバイスは、第1のPNダイオードと第2のPNダイオードとの間に電気的に直列で配置される。半導体基板は更に、第1の主面から第2の主面まで延在し、第2のPNダイオードとサイリスタ型デバイスとの間に配設された、電気的分離バリアを含んでもよい。ライン保護デバイスは、第1の主面上に配設された表面金属層と、第2の主面と接触して配設されたリードフレームとを含んでもよく、リードフレームは、互いに電気的に並列で配置された複数のリード線を備える。
本開示の様々な実施形態による、保護デバイス100を示す側断面図である。
参照デバイスアセンブリを示す図である。
本開示の実施形態による、保護デバイスの第2の主面を示す平面図である。
本開示の実施形態による、図2Aの保護デバイスの第2の主面を示す斜視図である。
本開示の実施形態による、図2Aの保護デバイスの第1の主面を示す斜視図である。
本開示の実施形態による、保護デバイスアセンブリを示す上面斜視図である。
本開示の実施形態による、図3Aの保護デバイスアセンブリを示す側断面図である。
本開示の実施形態による、組立ての1つの段階におけるリードフレームを示す斜視図である。
組立ての別の段階における図4Aのリードフレームを示す斜視図である。
保護デバイスアセンブリ250を示す斜視図である。
本開示の実施形態による、パッケージを示す上面斜視図である。
本開示の実施形態による、図5Aのパッケージを示す下面斜視図である。
本開示の実施形態による、図5Aのパッケージの等価回路表現を示す図である。
以下、例示的実施形態が示される添付図面を参照して、本発明の実施形態について更に十分に記載する。実施形態は、本明細書で説明される実施形態に限定されるものと解釈されるべきではない。それよりもむしろ、これらの実施形態は、本開示が包括的で完全なものであるように、またその範囲を当業者に十分に伝達するように提供されるものである。図面中、全体を通して同様の番号は同様の要素を指す。
以下の記載および/または特許請求の範囲において、「~上」、「~の上にある」、「~上に配設された」、および「~の上」という用語が以下の記載および特許請求の範囲で使用されることがある。「~上」、「~の上にある」、「~上に配設された」、および「~の上」は、2つ以上の要素が互いに直接物理的に接触していることを示すのに使用されることがある。また、「~上」、「~の上にある」、「~上に配設された」、および「~の上」という用語は、2つ以上の要素が互いに直接接触していないことを意味することがある。例えば、「~の上」は、1つの要素が別の要素の上方にあるが、互いに接触していないことを意味することがあり、それら2つの要素の間に別の1以上の要素を有することがある。更に、「および/または」という用語は、「および」を意味することがあり、「または」を意味することがあり、「排他的または」を意味することがあり、「1つ」を意味することがあり、「全てではないがいくつか」を意味することがあり、「いずれか」を意味することがあり、および/または「両方」を意味することがあるが、特許請求する主題の範囲はこの点に限定されない。
様々な実施形態では、電気的構成要素、システム、または通信回線などの電線を保護する、保護デバイスおよびアセンブリが提示される。様々な実施形態は、SIDACtorを含む保護デバイスを含んでもよい。知られているように、SIDACtorは、シリコン制御整流器(SCR)またはサイリスタ型デバイスに関し、SCRは、N型半導体領域または層およびP型半導体層または領域の配置を、例えばP-N-P-Nの4層シーケンスで有する、層状構造で構成される。SCRでは、ゲートが4層デバイスの内層に接続されるが、SIDACtorはかかるゲートを有さない。様々な実施形態では、SIDACtorは、単一の半導体ダイ(「半導体チップ」)内の一対のPNダイオードと電気的に直列で提供される。単一の半導体チップ内にSIDACtorおよびダイオード対を集積することによって、新規のより低コストなパッケージングアセンブリが半導体チップを収容することが容易になる。
図1Aは、本開示の様々な実施形態による、保護デバイス100の側断面図を示している。保護デバイス100は、単結晶シリコンなどの半導体基板102、または類似の好適な半導体材料内に形成されてもよい。保護デバイス100はサイリスタ型デバイス104を含んでもよい。サイリスタ型デバイス104は、当該分野で一般に知られているような、4層デバイスとして形成されてもよい。図1Aに示されるように、サイリスタ型デバイス104は、第1の主面103から第1の主面103と反対側の第2の主面105まで延在してもよい。サイリスタ型デバイス104に加えて、保護デバイス100は、半導体基板102内に形成された第1のPNダイオード106と、半導体基板102内に形成された第2のPNダイオード108とを含んでもよい。保護デバイス100の配置は、サイリスタ型デバイス104を第1のPNダイオード106と第2のPNダイオード108との間に電気的に直列で配置するものであってもよい。
図1Aに示されるように、保護デバイス100は、第1の主面103から第2の主面105まで延在し、第2のPNダイオード108とサイリスタ型デバイス104との間に配設された、電気的分離バリア110を含んでもよい。様々な実施形態では、電気的分離バリア110は、既知の技術にしたがって形成された電気絶縁体であってもよい。図1Aに示されるように、第1のPNダイオード106は、第2の主面105から延在してもよく、サイリスタ型デバイス104の一部を形成してもよい。そのため、サイリスタ型デバイス104は、第1のPNダイオード106と第2のPNダイオード108との間に電気的に直列で配置されてもよく、通常動作下での電流フローの方向が曲線の矢印によって示される。図1Aに示されるように、保護デバイス100はまた、サイリスタ型デバイス104と第2のPNダイオード108と電気的に接続し、それらと接触している表面金属層130と、サイリスタ型デバイス104と第2のPNダイオード108との間の領域の上に配設された、表面酸化物層132とを含んでもよい。
保護デバイス100の機能を強調するため、参照アセンブリ150が図1Bに側面図で示される。この配置では、一連の3つの既知の半導体チップが、三次元リードフレーム160を含むパッケージ内で組み立てられる。参照アセンブリ150は、それぞれ別個の半導体チップの形で具体化される、半導体デバイス154(このデバイスはサイリスタ型デバイスであってもよい)と、第1のPNダイオード156と、第2のPNダイオード158とを含む。配置150は、半導体デバイス154と第1のPNダイオード156との間に銅インサート159を含んでもよい。この配置は、当該分野で知られているような、それぞれのデバイスを形成する比較的単純な構造を有する半導体チップを提供する。図1Bの3つの半導体チップの配置は、保護デバイス100と同じまたは類似の機能性を提供してもよい。特に、参照アセンブリ150は、異なる半導体チップを収容し結合するために、比較的複雑なリードフレームを要する。
いくつかの実施形態では、サイリスタ型デバイス104は、第1の主面から延在し、第2の層114内に配設された、第1の層112を含んでもよい。第1の層112は、いくつかの実施形態ではN+層であってもよく、層114はP型層である。基板102は、N-層を構成してもよく、層116は第2の主面から延在し、やはりP型層である。
いくつかの実施形態では、第2のPNダイオード108は、層118(この層はP-層であってもよい)、ならびに層118に埋め込まれたP+層などの層120を含む。第2のPNダイオードは更に、N+層などの層122を含んでもよい。
特定の実施形態では、保護デバイス100または類似のデバイスの第2の主面105は、複数の異なるラインに接触するために、複数の領域へと細分されてもよい。図2A、図2B、および図2Cに移ると、本開示の実施形態による、保護デバイス200の第2の主面の平面図、第2の主面の斜視図、および第1の主面の斜視図がそれぞれ示されている。この例では、保護デバイス200は、上述した図1Aに全体的に示されるような層を用いて配置されてもよい。層116は、領域204として示される第1の複数のP型領域と、領域206として示される第2の複数のN型領域とに分割されてもよい。絶縁体領域208を提供することによって、領域204は第2の主面105上で互いから電気的に分離されてもよく、領域206は第2の主面105上で互いから電気的に分離される。
本開示の様々な実施形態によれば、保護デバイス100または保護デバイス200などの保護デバイスは、単純化されたリードフレームを含む単純化されたアセンブリ内にパッケージングされてもよい。2つのPNダイオードおよびサイリスタの機能性が単一の半導体ダイに含まれるので、マルチライン保護デバイスを含むパッケージは、ほぼ平面の構成で、半導体ダイの一面に沿ってのみ配設された、リードフレームを使用して構築されてもよい。図3Aは、本開示の実施形態による、保護デバイスアセンブリ250の上面斜視図を示し、図3Bは側断面図を示している。保護デバイスアセンブリ250は、ハウジング(図示なし)を含む他の部分を含んでもよい。上述の半導体基板102に加えて、保護デバイスアセンブリ250は、第2の主面と接触して配設されたリードフレーム212を含んでもよい。
図4Aおよび図4Bは、組立ての様々な段階における、リードフレーム212の斜視図を示している。図4Aでは、単一のダイまたはチップに対応するリードフレーム212が示されている。図4Bで、リードフレーム212を係止する封入剤(エポキシ成形化合物など)のエッジ構造を半分の厚さで示す、リードフレーム212の下面斜視図が示されている。
図4Cは、ハウジング272を含む、パッケージ270の状態に組み立てられたときの保護デバイスアセンブリ250の斜視図を示している。図示されるように、リードフレーム212にはんだ付けされた、半導体基板102を含む保護デバイスアセンブリ250は、直角柱の全体形状を有するパッケージ270内に配設されてもよい。ハウジング272は、いくつかの実施形態によれば、エポキシ成形化合物などの成形体で形成されてもよい。しかしながら、実施形態はこの文脈に限定されない。
リードフレーム212は、図5Aおよび図5Bに更に詳細に示される、ハウジング272の一面に向かって配設されてもよい。図5Aおよび図5Bに移ると、パッケージ270の上面斜視図および下面斜視図がそれぞれ示されている。図示されるように、リードフレーム212は、パッケージ270の下面で部分的に露出させてもよい。個片化された構造で示されているが、様々な実施形態によれば、パッケージ270は、複数ダイ用のリードフレーム構造から組み立てられてもよく、その場合、リードフレームの規定、ダイの取付け、およびハウジング272を用いた封入が、個片化の前に複数の半導体基板に対して行われる。
図5Cは、本開示の実施形態による、パッケージ270の等価回路表現を提供している。図に示されるように、SIDACtorは、4つのダイオードの第1の組(左側)と4つのダイオードの第2の組(右側)との間に配設される。左側のダイオードの組は、一組のライン入力ラインおよびアースに結合され、右側のダイオードは、対応するライン出力ラインおよびアースに結合される。
特定の実施形態を参照して本発明の実施形態を開示してきたが、添付の特許請求の範囲において定義されるような、本開示の領域および範囲から逸脱することなく、記載した実施形態に対する多数の修正、改変、および変更が可能である。したがって、本発明の実施形態は、記載した実施形態に限定されるものではなく、以下の特許請求の範囲およびその等価物の文言によって定義される全範囲を有するものとする。

Claims (21)

  1. 半導体基板と、
    前記半導体基板内に形成された前記半導体基板の第1の主面から前記半導体基板の第2の主面まで延在するサイリスタ型デバイスであって、前記半導体基板内に形成され且つ前記サイリスタ型デバイスの一部を形成する第1のPNダイオードを含む、サイリスタ型デバイスと、
    記半導体基板内に形成された第2のPNダイオードであって、前記サイリスタ型デバイスが前記第1のPNダイオードと前記第2のPNダイオードとの間に電気的に直列で配置された、第2のPNダイオードと、
    を備える、保護デバイス。
  2. 前記保護デバイスは、前記第2の主面に沿って配設されたリードフレームをさらに備え、前記リードフレームは前記保護デバイスの下面で露出されている、請求項1に記載の保護デバイス。
  3. 前記サイリスタ型デバイスは、前記第2の主面から延在するP型層を含み、
    前記P型層は互いから電気的に分離された第1の複数のP型領域と、互いから電気的に分離された第2の複数のN型領域とに分割され、前記第1の複数のP型領域が第1の方向に沿って延伸し、
    前記リードフレームの複数のリード線は、前記第1の複数のP型領域および前記第2の複数のN型領域と接触して、前記第1の方向に沿って延在する、請求項2に記載の保護デバイス。
  4. 前記保護デバイスは、平面の構成である、請求項1から3のいずれか一項に記載の保護デバイス。
  5. 前記第2のPNダイオードが前記第1の主面から前記第2の主面まで延在する、請求項1から4のいずれか一項に記載の保護デバイス。
  6. 前記第1の主面から前記第2の主面まで延在し、前記第2のPNダイオードと前記サイリスタ型デバイスとの間に配設された、電気的分離バリアを更に備える、請求項1から5のいずれか一項に記載の保護デバイス。
  7. 前記第1のPNダイオードが、前記第2の主面から延在る、請求項1からのいずれか一項に記載の保護デバイス。
  8. 前記第1の主面上に配設され、前記サイリスタ型デバイスおよび前記第2のPNダイオードと接触して配設された、表面金属層を更に備える、請求項1からのいずれか一項に記載の保護デバイス。
  9. 前記第2の主面が、
    互いから電気的に分離された第1の複数のP型領域と、互いから電気的に分離された、前記第1の複数のP型領域と等しい数の第2の複数のN型領域と
    を有する、請求項1からのいずれか一項に記載の保護デバイス。
  10. 第1の主面および第2の主面を有する半導体基板であって、
    前記第1の主面から前記第2の主面まで延在するサイリスタ型デバイスであって、前記第2の主面から延在し且つ前記サイリスタ型デバイスの一部を形成する第1のPNダイオードを含む、サイリスタ型デバイスと、
    第2のPNダイオードであって、前記サイリスタ型デバイスが前記第1のPNダイオードと前記第2のPNダイオードとの間に電気的に直列で配置された、第2のPNダイオードと、を有する、半導体基板と、
    前記第1の主面上に配設された表面金属層と、
    前記第2の主面と接触して配設されたリードフレームと、
    を備える、保護デバイスアセンブリ。
  11. 前記リードフレームが、
    前記第2の主面と接触して配設された複数のリード線を有する、
    請求項10に記載の保護デバイスアセンブリ。
  12. 前記第2の主面が、
    互いから電気的に分離された第1の複数のP型領域と、互いから電気的に分離された、前記第1の複数のP型領域と等しい数の第2の複数のN型領域と、を有し、前記第1の複数のP型領域が第1の方向に沿って延伸し
    前記複数のリード線が、前記第1の複数のP型領域および前記第2の複数のN型領域と接触して、前記第1の方向に沿って延在する、
    請求項11に記載の保護デバイスアセンブリ。
  13. 前記リードフレームが4つのリード線を有する、請求項10から12のいずれか一項に記載の保護デバイスアセンブリ。
  14. 前記第2のPNダイオードが前記第1の主面から前記第2の主面まで延在する、請求項10から13のいずれか一項に記載の保護デバイスアセンブリ。
  15. 前記半導体基板が更に、前記第1の主面から前記第2の主面まで延在し、前記第2のPNダイオードと前記サイリスタ型デバイスとの間に配設された、電気的分離バリアを有する、請求項10から14のいずれか一項に記載の保護デバイスアセンブリ。
  16. 前記半導体基板の周りで、前記複数のリード線のうち隣接するリード線の間に延在する、絶縁ハウジングを更に備える、請求項11または12に記載の保護デバイスアセンブリ。
  17. 第1の主面および第2の主面を有する半導体基板であって、
    前記第1の主面から前記第2の主面まで延在するサイリスタ型デバイスであって、前記第2の主面から延在し且つ前記サイリスタ型デバイスの一部を形成する第1のPNダイオードを含む、サイリスタ型デバイスと、
    第2のPNダイオードであって、前記サイリスタ型デバイスが前記第1のPNダイオードと前記第2のPNダイオードとの間に電気的に直列で配置された、第2のPNダイオードと、
    前記第1の主面から前記第2の主面まで延在し、前記第2のPNダイオードと前記サイリスタ型デバイスとの間に配設された、電気的分離バリアと、を有する、半導体基板と、
    前記第1の主面上に配設された表面金属層と、
    前記第2の主面と接触して配設されたリードフレームであって、互いに電気的に並列で配置された複数のリード線を有する、リードフレームと、
    を備える、護デバイス。
  18. 前記第2の主面が、
    互いから電気的に分離された第1の複数のP型領域と、互いから電気的に分離された、前記第1の複数のP型領域と等しい数の第2の複数のN型領域と、を有し、前記第1の複数のP型領域が第1の方向に沿って延伸し
    前記複数のリード線が、前記第1の複数のP型領域および前記第2の複数のN型領域と接触して、前記第1の方向に沿って延在する、
    請求項17に記載の護デバイス。
  19. 前記リードフレームが4つのリード線を有する、請求項17または18に記載の護デバイス。
  20. 前記第2のPNダイオードが前記第1の主面から前記第2の主面まで延在する、請求項17から19のいずれか一項に記載の護デバイス。
  21. 前記半導体基板の周りで、前記複数のリード線のうち隣接するリード線の間に延在する、絶縁ハウジングを更に備える、請求項17から20のいずれか一項に記載の護デバイス。
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