KR20220004187A - 통합 다중-디바이스 칩 및 패키지 - Google Patents
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Abstract
보호 디바이스는 반도체 기판, 및 반도체 기판 내에 형성된 사이리스터형 소자를 포함할 수 있고, 이때 상기 사이리스터 소자는 반도체 기판의 제1 주 표면에서부터 반도체 기판의 제2 주 표면까지 연장된다. 보호 디바이스는 반도체 기판 내에 형성된 제1 PN 다이오드; 및 반도체 기판 내에 형성된 제2 PN 다이오드를 포함할 수 있으며, 이때 상기 사이리스터형 소자는 상기 제1 PN 다이오드와 상기 제2 PN 다이오드 사이에 전기적으로 직렬로 배열된다.
Description
구현예들은 서지 보호 디바이스(surge protection device) 분야, 보다 상세하게는 과전압 보호 디바이스 및 재설정 가능한 퓨즈에 관한 것이다.
서지 보호 디바이스는 구성 요소, 장치 또는 시스템을 과전압 오류 상태(over-voltage fault condition)로 인한 손상으로부터 보호하는 데 사용되는 과전압 보호 디바이스뿐만 아니라 과도한 전류 흐름으로부터 구성 요소, 장치 또는 시스템을 보호하는 데 사용되는 퓨즈를 포함한다. 과전압 보호 디바이스 분야에서는 제너 다이오드(Zener diode), 사이리스터(thyristor) 및 SIDACtors®와 같은 다이오드가 알려져 있다(® SIDACtor는 Littelfuse, Inc.의 상표임).
일부 상업적 구현에서, SIDACTor와 같은 사이리스터형 소자는 제1 다이오드 및 제2 다이오드와 전기적으로 직렬로 배치되어 통신 라인을 포함하는 전송 라인에 대한 보호를 제공할 수 있다. 예를 들어, 사이리스터 소자는 제1 반도체 칩에 형성되는 한편, 제1 다이오드 및 제2 다이오드는 각각 제2 반도체 칩 및 제3 반도체 칩에 형성된다. 상이한 칩들은 보호될 라인 내의 원하는 위치에 배치될 수 있는 보호 디바이스를 제공하기 위해 단일 패키지 내에서 함께 결합될 수 있다. 이러한 패키지의 한 가지 문제는 리드 프레임(lead frame)의 구조가 서로 다른 반도체 칩들을 서로 전기적으로 연결하고 외부 전기 라인에 연결하여 열을 방산하고 반도체 칩을 콤팩트한 패키지 내에 유지하는 데 필요한 복잡함이다.
이들 및 다른 고려사항과 관련하여 본 개시내용이 제공된다.
예시적인 구현예는 개선된 보호 디바이스에 관한 것이다. 일 구현예에서, 보호 디바이스는 반도체 기판 및 반도체 기판 내에 형성된 사이리스터형 소자를 포함할 수 있으며, 이때 상기 사이리스터 소자는 반도체 기판의 제1 주 표면에서부터 반도체 기판의 제2 주 표면까지 연장된다. 보호 디바이스는 반도체 기판 내에 형성된 제1 PN 다이오드; 및 반도체 기판 내에 형성된 제2 PN 다이오드를 포함할 수 있으며, 이때 상기 사이리스터형 소자는 상기 제1 PN 다이오드와 상기 제2 PN 다이오드 사이에 전기적으로 직렬로 배열된다.
또 다른 구현예에서, 보호 디바이스 어셈블리는 제1 주 표면 및 제2 주 표면을 갖는 반도체 기판을 포함할 수 있다. 반도체 기판은 제1 주 표면에서부터 제2 주 표면까지 연장되는 사이리스터형 소자, 제2 주 표면에서부터 연장되는 제1 PN 다이오드; 및 제2 PN 다이오드를 포함할 수 있으며, 이때 상기 사이리스터형 소자는 제1 PN 다이오드와 제2 N 다이오드 사이에 전기적으로 직렬로 배열된다. 보호 디바이스 어셈블리는 또한 제1 주 표면 상에 배치된 전면 금속 층(front surface metal layer), 및 제2 주 표면과 접촉하여 배치된 리드프레임을 포함할 수 있다.
추가 구현예에서, 라인 보호 디바이스(line protection device)는 제1 주 표면 및 제2 주 표면을 갖는 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 제1 주 표면에서부터 제2 주 표면까지 연장되는 사이리스터형 소자, 제2 주 표면에서부터 연장되는 제1 PN 다이오드, 제2 PN 다이오드를 포함할 수 있으며, 이때 상기 사이리스터형 소자는 제1 PN 다이오드와 제2 N 다이오드 사이에 전기적으로 직렬로 배열된다. 상기 반도체 기판은 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되고, 상기 제2 PN 다이오드와 상기 사이리스터형 소자 사이에 배치된 전기 절연 배리어(electrical isolation barrier)를 추가로 포함할 수 있다. 라인 보호 디바이스는 제1 주 표면 상에 배치된 전면 금속 층, 및 제2 주 표면과 접촉하여 배치된 리드프레임을 포함할 수 있으며, 상기 리드프레임은 서로 전기적으로 평행하게 배열된 복수의 리드들을 포함한다.
도 1a는 본 개시내용의 다양한 구현예에 따른 보호 디바이스(100)의 측 단면도(side cross-sectional view)를 제공하고;
도 1b는 기준 디바이스 어셈블리(reference device assembly)를 도시하고;
도 2a는 본 개시내용의 구현예에 따른, 보호 디바이스의 제2 주 표면의 평면도를 도시하고;
도 2b는 본 개시내용의 구현예에 따른 도 2a의 보호 디바이스의 제2 주 표면의 사시도를 도시하고;
도 2c는 본 개시내용의 구현예에 따른 도 2a의 보호 디바이스의 제1 주 표면의 사시도를 도시하고;
도 3a는 본 개시내용의 구현예에 따른 보호 디바이스 어셈블리의 상부 사시도를 도시하고;
도 3b는 본 개시내용의 구현예에 따른 도 3a의 보호 디바이스 어셈블리의 측 단면도를 도시하고;
도 4a는 한 어셈블리의 단계에서, 본 개시내용의 구현예에 따른 리드프레임의 사시도를 도시하고;
도 4b는 또 다른 어셈블리 단계에서 도 4a의 리드프레임의 사시도를 도시하고;
도 4c는 보호 디바이스 에셈블리(250)의 사시도를 도시하고;
도 5a는 본 개시내용의 구현예에 따른 패키지의 상부 사시도를 도시하고;
도 5b는 본 개시내용의 구현예에 따른 도 5a의 패키지의 하부 사시도를 도시하고;
도 5c는 본 개시내용의 구현예에 따른 도 5a의 패키지의 등가 회로 표현을 제공한다.
도 1b는 기준 디바이스 어셈블리(reference device assembly)를 도시하고;
도 2a는 본 개시내용의 구현예에 따른, 보호 디바이스의 제2 주 표면의 평면도를 도시하고;
도 2b는 본 개시내용의 구현예에 따른 도 2a의 보호 디바이스의 제2 주 표면의 사시도를 도시하고;
도 2c는 본 개시내용의 구현예에 따른 도 2a의 보호 디바이스의 제1 주 표면의 사시도를 도시하고;
도 3a는 본 개시내용의 구현예에 따른 보호 디바이스 어셈블리의 상부 사시도를 도시하고;
도 3b는 본 개시내용의 구현예에 따른 도 3a의 보호 디바이스 어셈블리의 측 단면도를 도시하고;
도 4a는 한 어셈블리의 단계에서, 본 개시내용의 구현예에 따른 리드프레임의 사시도를 도시하고;
도 4b는 또 다른 어셈블리 단계에서 도 4a의 리드프레임의 사시도를 도시하고;
도 4c는 보호 디바이스 에셈블리(250)의 사시도를 도시하고;
도 5a는 본 개시내용의 구현예에 따른 패키지의 상부 사시도를 도시하고;
도 5b는 본 개시내용의 구현예에 따른 도 5a의 패키지의 하부 사시도를 도시하고;
도 5c는 본 개시내용의 구현예에 따른 도 5a의 패키지의 등가 회로 표현을 제공한다.
구현예에
대한 설명
본 구현예들은 이제, 예시적인 구현예를 보여주는 첨부 도면을 참조하여, 이하에서 보다 충분히 설명될 것이다. 구현예들은 본원에 기재된 구현예들로 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 구현예들은 본 발명이 철저하고 완전할 수 있도록 제공되며, 이들의 범위를 당업자에게 충분히 전달할 것이다. 도면에서, 유사한 번호는 전체에 걸쳐 유사한 요소를 지칭한다.
다음 설명 및/또는 청구범위에서 "상에(on)", "중첩된(overlying)", "상에 배치된(disposed on)" 및 "위에(over)"라는 용어는 다음의 설명 및 청구범위에서 사용될 수 있다. "상에", "중첩된", "상에 배치된" 및 "위에"는 둘 이상의 요소가 서로 물리적으로 직접 접촉하고 있음을 나타내는 데 사용될 수 있다. 또한, "상에", "중첩된", "상에 배치된" 및 "위에"라는 용어는 둘 이상의 요소가 서로 직접 접촉하지 않음을 의미할 수 있다. 예를 들어, "위에"는 한 요소가 서로 접촉하지 않고 또 다른 요소 위에 있고, 두 요소들 사이에 또 다른 요소 또는 요소들이 있을 수 있음을 의미할 수 있다. 또한, 용어 "및/또는"은 "및"을 의미할 수 있고/있거나, "또는"을 의미할 수 있고/있거나, "배타적-또는(exclusive-or)"을 의미할 수 있고/있거나, "하나"를 의미할 수 있고/있거나, "일부이지만 전부는 아님"을 의미할 수 있고/있거나, "어느 하나(either)"를 의미할 수 있고/있거나 "둘 다(both)"를 의미할 수 있지만, 청구된 주제의 범위가 이와 관련하여 제한되지는 않는다.
다양한 구현예에서 전기 부품, 시스템 또는 전기 라인, 예를 들어 통신 라인을 보호하기 위한 보호 디바이스 및 어셈블리가 제공된다. 다양한 구현예는 SIDACtor를 포함하는 보호 디바이스를 포함할 수 있다. 공지된 바와 같이, SIDACTor는 실리콘 제어 정류기(silcon controlled rectifier, SCR) 및 사이리스터형 소자와 관련되며, 이때 SCR은 예를 들어 P-N-P-N의 4개 층 시퀀스에서 N형 반도체 영역(region) 또는 층(layer)뿐만 아니라 P형 반도체 층 또는 영역의 배열을 갖는 적층 구조로 구성된다. SCR에서 게이트(gate)는 4개 층 디바이스의 내부 층에 연결되지만 SIDACtor에는 이러한 게이트가 없다. 다양한 구현예에서 SIDACTor는 단일 반도체 다이("반도체 칩") 내에 한 쌍의 PN 다이오드와 전기적으로 직렬로 제공된다. 단일 반도체 칩 내에 SIDACtor 및 다이오드 쌍을 통합하면 반도체 칩을 수용하기 위한 새롭고 저렴한 패키징 어셈블리가 용이해진다.
도 1a는 본 발명의 다양한 구현예에 따른 보호 디바이스(100)의 측 단면도를 제공한다. 보호 디바이스(100)는 단결정 규소, 또는 유사한 적절한 반도체 재료와 같이, 반도체 기판(102) 내에 형성될 수 있다. 보호 디바이스(100)는 사이리스터형 소자(104)를 포함할 수 있다. 사이리스터형 소자(104)는 당 업계에 일반적으로 공지된 바와 같이 4개-층 디바이스로 형성될 수 있다. 도 1a에 도시된 바와 같이, 사이리스터형 소자(104)는 제1 주 표면(103)에서부터 제1 주 표면(103)의 반대편에 있는 제2 주 표면(105)까지 연장될 수 있다. 사이리스터형 소자(104)에 더하여, 보호 디바이스(100)는 반도체 기판(102) 내에 형성된 제1 PN 다이오드(106) 및 반도체 기판(102) 내에 형성된 제2 PN 다이오드(108)를 포함할 수 있다. 보호 디바이스(100)의 배열은 사이리스터형 소자(104)를 제1 PN 다이오드(106)와 제2 PN 다이오드(108) 사이에 전기적으로 직렬로 배치할 수 있다.
도 1a에 도시된 바와 같이, 보호 디바이스(100)는 제1 주 표면(103)에서부터 제2 주 표면(105)까지 연장되고, 제2 PN 다이오드(108)와 사이리스터형 소자(104) 사이에 배치된 전기 절연 배리어(110)를 포함할 수 있다. 다양한 구현예에서, 전기 절연 배리어(110)는 공지된 기술에 따라 형성된 전기 절연체일 수 있다. 도 1a에 도시된 바와 같이, 제1 PN 다이오드(106)는 제2 주 표면(105)에서부터 연장될 수 있고, 사이리스터형 소자(104)의 일부를 형성할 수 있다. 이와 같이 사이리스터형 소자(104)는 제1 PN 다이오드(106)와 제2 PN 다이오드(108) 사이에 전기적으로 직렬로 배열될 수 있으며, 이때 정상 작동 시 전류 흐름의 방향은 곡선 화살표로 표시된다. 도 1a에 도시된 바와 같이, 보호 디바이스(100)는 또한 사이리스터형 소자(104) 및 제2 PN 다이오드(108)와 전기적으로 연결되고 접촉하는 전면 금속 층(130), 및 사이리스터형 소자(104)와 제2 PN 다이오드(108)사이의 영역 위에 배치된 전면 산화물 층(132)을 포함할 수 있다.
보호 디바이스(100)의 기능을 강조하기 위해 기준 어셈블리(150)가 도 1b에서 측면도로 도시되어 있다. 이 배열에서, 일련의 3개의 공지된 반도체 칩이 3차원 리드 프레임(160)을 포함하는 패키지에 조립된다. 기준 어셈블리(150)는 반도체 소자(154)를 포함하며, 이 소자는 사이리스터형 소자, 제1 PN 다이오드(156), 및 제2 PN 다이오드(158)일 수 있으며, 각각은 별도의 반도체 칩으로 구현된다. 이러한 배열에는 당 업계에 공지된 바와 같이, 각각의 디바이스를 형성하기 위해 비교적 단순한 구조를 갖는 반도체 칩이 제공된다. 도 1b의 3개의 반도체 칩의 배열은 보호 디바이스(100)에 동일하거나 유사한 기능을 제공할 수 있다. 특히, 기준 어셈블리(150)는 상이한 반도체 칩을 수용하고 결합하기 위해 비교적 복잡한 리드 프레임을 필요로 한다.
일부 구현예에서, 사이리스터형 소자(104)는 제1 주 표면에서부터 연장되고 층(114) 내에 배치된 층(112)을 포함할 수 있다. 층(112)은 일부 구현예에서 N+ 층일 수 있는 반면, 층(114)은 P형 층이다. 반도체 기판(102)은 N- 층을 구성할 수 있는 반면, 층(116)은 제2 주 표면에서부터 연장되고 또한 P형 층이다.
일부 구현예에서, 제2 PN 다이오드(108)는 P- 층일 수 있는 층(118)과 P+ 층과 같이 층(118)에 매립된 층(120)을 포함한다. 제2 PN 다이오드는 N+ 층과 같은 층(122)을 추가로 포함할 수 있다.
특정 구현예에서, 보호 디바이스(100) 또는 유사한 디바이스의 제2 주 표면(105)은 복수의 상이한 라인에 접촉하기 위해 복수의 영역들로 세분될 수 있다. 도 2a, 도 2b 및 도 2c로 돌아가면, 본 발명의 구현예들에 따른 보호 디바이스(200)에 대한 제2 주 표면의 평면도, 제2 주 표면의 사시도, 및 제1 주 표면의 사시도가 각각 도시되어 있다. 이 예에서, 보호 디바이스(200)는 상기 논의된, 도 1a에 일반적으로 도시된 바와 같은 층들로 배열될 수 있다. 층(116)은 영역(204)으로 도시된 제1 복수의 P형 영역 및 영역(206)으로 도시된 제2 복수의 N형 영역으로 나뉠 수 있다. 영역(204)은 제2 주 표면(105) 상에서 서로 전기적으로 절연될 수 있는 반면, 영역(206)은 절연체 영역(208)의 제공에 의해 제2 주 표면(105) 상에서 서로 전기적으로 절연된다.
본 발명의 다양한 구현예에 따르면, 보호 디바이스(100) 또는 보호 디바이스(200)와 같은 보호 디바이스는 단순화된 리드프레임을 포함하는 단순화된 어셈블리로 패키징될 수 있다. 2개의 PN 다이오드와 사이리스터의 기능이 단일 반도체 다이에 포함되어 있기 때문에, 다중 라인(multiline) 보호 디바이스를 포함하는 패키지는 일반적으로 평면 형태로 반도체 다이의 한 면을 따라 배치된 리드프레임을 사용하여 구축될 수 있다. 도 3a는 본 발명의 구현예에 따른 보호 디바이스 어셈블리(250)의 상부 사시도를 도시하는 한편, 도 3b는 본 발명의 구현예에 따른 보호 디바이스 어셈블리(250)의 측 단면도를 도시한다. 보호 디바이스 어셈블리(250)는 하우징(housing)(도시되지 않음)을 포함하는 다른 부품들을 포함할 수 있다. 상기 기재된 반도체 기판(102)에 더하여, 보호 디바이스 어셈블리(250)는 제2 주 표면과 접촉하여 배치된 리드프레임(212)을 포함할 수 있다.
도 4a 및 도 4b는 다양한 어셈블리 단계들에서 리드프레임(212)의 사시도를 도시한다. 도 4a에서, 단일 다이 또는 칩에 대응하는 리드프레임(212)이 도시된다. 도 4b에는, 리드프레임(212)의 캡슐화(예를 들어 에폭시 몰드 컴파운드) 잠금을 위한 절반 두께의 에지 구조를 보여주는 리드프레임(212)의 하부 사시도가 도시되어 있다.
도 4c는 하우징(272)을 포함하는, 패키지(270)로 조립되는 경우의 보호 디바이스 어셈블리(250)의 사시도를 도시한다. 도시된 바와 같이, 리드프레임(212)에 납땜된 반도체 기판(102)을 포함하는 보호 디바이스 어셈블리(250)는 일반적인 직사각형 프리즘 형상을 갖는 패키지(270) 내에 배치될 수 있다. 하우징(272)은 일부 구현예에 따라 에폭시 몰드 컴파운드와 같은 몰딩으로 형성된 절연 하우징(insulating housing)일 수 있다. 그러나 구현예들은 이러한 맥락으로 한정되지 않는다.
리드프레임(212)은 하우징(272)의 한 면을 향하여 배치될 수 있으며, 도 5a 및 도 5b에 보다 상세히 도시되어 있다. 도 5a 및 도 5b로 돌아가면, 패키지(270)의 상부 사시도 및 하부 사시도가 각각 도시되어 있다. 도시된 바와 같이, 리드프레임(212)은 패키지(270)의 바닥면에서 부분적으로 노출될 수 있다. 패키지(270)는, 싱귤레이티드(singulated) 구조로 도시되어 있지만, 다양한 구현예에 따르면, 싱귤레이션(singulation) 전에, 다중 반도체 기판에 대해 리드프레임 한정, 다이 부착 및 하우징(272)을 사용한 캡슐화가 발생하는 다중 다이를 위한 리드프레임 구조로부터 조립될 수 있다.
도 5c는 본 발명의 구현예에 따른 패키지(270)의 등가 회로 표현을 제공한다. 본 명세서에 도시된 바와 같이, SIDACtor는 4개의 다이오드의 제1 세트(왼쪽)와 4개의 다이오드의 제2 세트(오른쪽) 사이에 배치된다. 왼쪽의 다이오드 세트는 라인 인(line in) 라인과 접지(ground) 세트에 연결되고, 오른쪽 다이오드는 대응하는 라인 아웃(line out) 라인과 접지에 연결된다.
본 구현예들이 특정 구현예들을 참조하여 개시되었지만, 첨부된 청구범위에 규정된 바와 같은 본 발명의 영역 및 범위를 벗어나지 않고 기술된 구현예들에 대한 수많은 수정, 변형 및 변경이 가능하다. 따라서, 본 구현예는 기술된 구현예들로 한정되지 않고, 다음의 청구범위의 언어, 및 그 등가물로 규정되는 전체 범위를 갖는 것으로 의도된다.
Claims (19)
- 보호 디바이스로서,
반도체 기판;
상기 반도체 기판 내에 형성된 사이리스터형 소자(thyristor-type device) - 상기 사이리스터형 소자는 상기 반도체 기판의 제1 주 표면에서부터 상기 반도체 기판의 제2 주 표면까지 연장됨;
상기 반도체 기판 내에 형성된 제1 PN 다이오드; 및
상기 반도체 기판 내에 형성된 제2 PN 다이오드를 포함하고, 이때 상기 사이리스터형 소자는 상기 제1 PN 다이오드와 상기 제2 PN 다이오드 사이에 전기적으로 직렬로 배열되는 것인, 보호 디바이스. - 제1항에 있어서, 상기 제2 PN 다이오드는 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되는 것인, 보호 디바이스.
- 제1항에 있어서, 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되고, 상기 제 2 PN 다이오드와 상기 사이리스터형 소자 사이에 배치된 전기 절연 배리어(electrical isolation barrier)를 추가로 포함하는, 보호 디바이스.
- 제1항에 있어서, 상기 제1 PN 다이오드는 상기 제2 주 표면에서부터 연장되어 상기 사이리스터형 소자의 일부를 형성하는 것인, 보호 디바이스.
- 제1항에 있어서, 상기 제1 주 표면 상에 배치되고, 상기 사이리스터형 소자 및 상기 제2 PN 다이오드와 접촉하여 배치된 전면 금속 층(front surface metal layer)을 추가로 포함하는, 보호 디바이스.
- 제1항에 있어서, 상기 제2 주 표면은 서로 전기적으로 절연된 제1 복수의 P형 영역; 및 서로 전기적으로 절연되고 상기 제1 복수의 P형 영역과 개수가 동일한 제2 복수의 N형 영역을 포함하는 것인, 보호 디바이스.
- 보호 디바이스 어셈블리로서, 상기 어셈블리는,
제1 주 표면 및 제2 주 표면을 갖는 반도체 기판:
상기 제1 주 표면 상에 배치된 전면 금속 층; 및
상기 제2 주 표면과 접촉하여 배치된 리드프레임(leadframe);을 포함하고,
상기 반도체 기판은,
제1 주 표면에서부터 제2 주 표면까지 연장되는 사이리스터형 소자
제2 주 표면에서부터 연장되는 제1 PN 다이오드; 및
제2 PN 다이오드를 포함하되, 상기 사이리스터형 소자는 상기 제1 PN 다이오드와 상기 제2 PN 다이오드 사이에 전기적으로 직렬로 배열되어 있는 것인, 보호 디바이스 어셈블리. - 제7항에 있어서, 상기 리드프레임은 상기 제2 주 표면과 접촉하여 배치된 복수의 리드를 포함하는 것인, 보호 디바이스 어셈블리.
- 제8항에 있어서, 상기 제2 주 표면은 서로 전기적으로 절연된 제1 복수의 P형 영역; 및 서로 전기적으로 절연되고 상기 제1 복수의 P형 영역과 개수가 동일한 제2 복수의 N형 영역을 포함하고, 이때 상기 제1의 복수의 P형 영역은 제1 방향을 따라 연장되며,
상기 복수의 리드는 상기 제1 복수의 P형 영역 및 상기 제1 복수의 N형 영역과 접촉하여 제1 방향을 따라 연장되는 것인, 보호 디바이스 어셈블리. - 제7항에 있어서, 상기 리드프레임은 4개의 리드를 포함하는 것인, 보호 디바이스 어셈블리.
- 제7항에 있어서, 상기 제2 PN 다이오드는 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되는 것인, 보호 디바이스 어셈블리.
- 제7항에 있어서, 상기 반도체 기판은 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되고, 상기 제2 PN 다이오드와 상기 사이리스터형 소자 사이에 배치된 전기 절연 배리어를 추가로 포함하는 것인, 보호 디바이스 어셈블리.
- 제8항에 있어서, 상기 반도체 기판 주위로 그리고 상기 복수의 리드 중 인접한 리드 사이에서 연장되는 절연 하우징(insulating housing)을 추가로 포함하는, 보호 디바이스 어셈블리.
- 라인 보호 디바이스(line protection device)로서, 상기 디바이스는,
제1 주 표면 및 제2 주 표면을 갖는 반도체 기판;
상기 제1 주 표면 상에 배치된 전면 금속 층; 및
상기 제2 주 표면과 접촉하여 배치된 리드프레임 - 상기 리드프레임은 서로에 대해 전기적으로 평행하게 배열된 복수의 리드를 포함함 -;을 포함하고,
상기 반도체 기판은,
제1 주 표면에서부터 제2 주 표면까지 연장되는 사이리스터형 소자;
상기 제2 주 표면에서부터 연장되는 제1 PN 다이오드;
제2 PN 다이오드 - 상기 사이리스터형 소자는 상기 제1 PN 다이오드와 상기 제2 PN 다이오드 사이에 전기적으로 직렬로 배열됨 -; 및
제1 주 표면에서부터 제2 주 표면까지 연장되고, 제2 PN 다이오드와 사이리스터형 소자 사이에 배치된 전기 절연 배리어를 포함하는 것인, 라인 보호 디바이스. - 제14항에 있어서, 상기 제2 주 표면은 서로 전기적으로 절연된 제1 복수의 P형 영역; 및 서로 전기적으로 절연되고 상기 제1 복수의 P형 영역과 개수가 동일한 제2 복수의 N형 영역을 포함하고, 이때 상기 제1의 복수의 P형 영역은 제1 방향을 따라 연장되며,
상기 복수의 리드는 상기 제1 복수의 P형 영역 및 상기 제1 복수의 N형 영역과 접촉하여 제1 방향을 따라 연장되는 것인, 라인 보호 디바이스. - 제14항에 있어서, 상기 리드프레임은 4개의 리드를 포함하는 것인, 라인 보호 디바이스.
- 제14항에 있어서, 상기 제2 PN 다이오드는 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되는 것인, 라인 보호 디바이스.
- 제14항에 있어서, 상기 반도체 기판은 상기 제1 주 표면에서부터 상기 제2 주 표면까지 연장되고, 상기 제2 PN 다이오드와 상기 사이리스터형 소자 사이에 배치된 전기 절연 배리어를 추가로 포함하는 것인, 라인 보호 디바이스.
- 제14항에 있어서, 상기 반도체 기판 주위로 그리고 상기 복수의 리드 중 인접한 리드 사이에서 연장되는 절연 하우징을 추가로 포함하는, 라인 보호 디바이스.
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