JPH0680823B2 - サージ防護デバイス - Google Patents
サージ防護デバイスInfo
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- JPH0680823B2 JPH0680823B2 JP1273843A JP27384389A JPH0680823B2 JP H0680823 B2 JPH0680823 B2 JP H0680823B2 JP 1273843 A JP1273843 A JP 1273843A JP 27384389 A JP27384389 A JP 27384389A JP H0680823 B2 JPH0680823 B2 JP H0680823B2
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- Japan
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- semiconductor layer
- electrodes
- conductivity type
- surge protection
- surge
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は通信回線などのサージ防護にすぐれた機能を有
するPNPNP（またはNPNPN）型サージ防護デバイスに関す
るものである。
するPNPNP（またはNPNPN）型サージ防護デバイスに関す
るものである。
（従来技術とその解決すべき問題点） 第１図のようにPNPNPの５層からなり、第１図（ｂ）の
等価回路をもつ双方向性２端子サイリスタは、小型安価
であって過電流耐量が大きく、しかも２端子素子である
ので使用が簡単であるなどの理由から、通信回線その他
における雷サージなどの防護用として幅広く使用され始
めている。
等価回路をもつ双方向性２端子サイリスタは、小型安価
であって過電流耐量が大きく、しかも２端子素子である
ので使用が簡単であるなどの理由から、通信回線その他
における雷サージなどの防護用として幅広く使用され始
めている。
ところで従来においては防護に当たって例えば第２図の
ように、線路L1,L2と接地を間に入る正負サージに対す
る防護素子、所謂縦サージ用防護素子（１）（２）と、
線路L1,L2間に入るサージに対する防護素子、所謂横サ
ージ素子（３）の３箇の双方向性２端子サイリスタを用
いることが行われている。
ように、線路L1,L2と接地を間に入る正負サージに対す
る防護素子、所謂縦サージ用防護素子（１）（２）と、
線路L1,L2間に入るサージに対する防護素子、所謂横サ
ージ素子（３）の３箇の双方向性２端子サイリスタを用
いることが行われている。
しかし上記のように複数箇の双方向性２端子サイリスタ
を用いる防護回路では、例えば線路L1と接地Ｅ間および
線路L2と接地Ｅ間に同時に縦サージが侵入したとき、素
子（１）（２）が同時に作動せず、一方例えば素子
（１）のみが作動した場合には、線路L1,L2間にサージ
電圧（横サージ）が印加される。このため線路L1,L2間
に接続された素子（３）の作動が素子（１）のそれより
遅れた場合には、サージ電流が線路L1,L2間に接続され
た被保護電子回路Ｇに侵入して、その破損を招くおそれ
がある。
を用いる防護回路では、例えば線路L1と接地Ｅ間および
線路L2と接地Ｅ間に同時に縦サージが侵入したとき、素
子（１）（２）が同時に作動せず、一方例えば素子
（１）のみが作動した場合には、線路L1,L2間にサージ
電圧（横サージ）が印加される。このため線路L1,L2間
に接続された素子（３）の作動が素子（１）のそれより
遅れた場合には、サージ電流が線路L1,L2間に接続され
た被保護電子回路Ｇに侵入して、その破損を招くおそれ
がある。
従ってこのような事態から逃れるためには、動作の遅れ
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。しかし極めて特性
のばらつきの少ない素子を作ることは製造コストの面な
どから困難であり、また製造されたもののなかから、特
性のばらつきの極めて少ない素子を選別するにしても多
くの手数を要するため、コストを高くするなどの難点が
ある。
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。しかし極めて特性
のばらつきの少ない素子を作ることは製造コストの面な
どから困難であり、また製造されたもののなかから、特
性のばらつきの極めて少ない素子を選別するにしても多
くの手数を要するため、コストを高くするなどの難点が
ある。
（発明の目的） 本発明は特性のばらつきによる前記問題を一挙に解決し
うる小型経済的であって、従来の半導体製造技術により
容易に製造できるサージ防護デバイスの提供を目的とし
てなされたものである。
うる小型経済的であって、従来の半導体製造技術により
容易に製造できるサージ防護デバイスの提供を目的とし
てなされたものである。
（課題を解決するための本発明の手段） 本発明は前記第２図における素子（１）（２）（３）に
よるのと実質的に等価な縦横サージ防護作用を有する複
合デバイスを提供し、前記サージ防護回路の問題点の解
決を図ったものである。次に本発明を実施例により説明
する。なお、本明細書においては、主として第１半導体
層を第一の導電型としてＰ層，第２半導体層を第二の導
電型としてＮ層，第３半導体層を第一の導電型としてＰ
層，第４半導体層を第二として導電型のＮ層および第５
半導体層を第一の導電型としてＰ層としてあるが、第１
半導体層を第二の導電型，第２半導体層を第一の導電
型，第３半導体層を第二の導電型，第４半導体層を第一
の導電型および第５半導体層を第二の導電型としてもよ
い。
よるのと実質的に等価な縦横サージ防護作用を有する複
合デバイスを提供し、前記サージ防護回路の問題点の解
決を図ったものである。次に本発明を実施例により説明
する。なお、本明細書においては、主として第１半導体
層を第一の導電型としてＰ層，第２半導体層を第二の導
電型としてＮ層，第３半導体層を第一の導電型としてＰ
層，第４半導体層を第二として導電型のＮ層および第５
半導体層を第一の導電型としてＰ層としてあるが、第１
半導体層を第二の導電型，第２半導体層を第一の導電
型，第３半導体層を第二の導電型，第４半導体層を第一
の導電型および第５半導体層を第二の導電型としてもよ
い。
（実施例） 第３図（ａ）（ｂ）（ｃ）（ｄ）は導電型をPNPNP型と
した本発明の実施例を示す上面図，下面図（電極の図示
を省略した）およびA-A′,B-B′模式的矢視断面図、第
４図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）は、本発明デバイ
スにおいて電極T1,T2,T3,T4間の動作を説明するための
等価回路図であって、第３図と同一参照符号部分は同等
部分を示し、ツエナーダイオードZ1,Z2,Z3,Z4は接合J1,
J2,J3,J4の逆耐圧、各抵抗は各層の実効的横方向抵抗を
示すものであって、本発明の特徴とするところは次の点
にある。
した本発明の実施例を示す上面図，下面図（電極の図示
を省略した）およびA-A′,B-B′模式的矢視断面図、第
４図（ａ）（ｂ）（ｃ）（ｄ）（ｅ）は、本発明デバイ
スにおいて電極T1,T2,T3,T4間の動作を説明するための
等価回路図であって、第３図と同一参照符号部分は同等
部分を示し、ツエナーダイオードZ1,Z2,Z3,Z4は接合J1,
J2,J3,J4の逆耐圧、各抵抗は各層の実効的横方向抵抗を
示すものであって、本発明の特徴とするところは次の点
にある。
第３図のように、半導体基板Ｐの上面の左，右にN1,N3
を独立して設けて接合J1,J3を形成し、N1,N3層の一部に
それぞれP1,P3層を設けて、N1層とP1層，N3層とP3層を
それぞれ跨がって、金属電極T1,T3を設ける。下面に
は、上面と90度異ならせて同一構造のN2層，P2層，N
4層，P4層金属電極T2,T4を設け、かつ、P2,P4層がP1,P3
層間に位置するように配置してある。
を独立して設けて接合J1,J3を形成し、N1,N3層の一部に
それぞれP1,P3層を設けて、N1層とP1層，N3層とP3層を
それぞれ跨がって、金属電極T1,T3を設ける。下面に
は、上面と90度異ならせて同一構造のN2層，P2層，N
4層，P4層金属電極T2,T4を設け、かつ、P2,P4層がP1,P3
層間に位置するように配置してある。
すなわちＮ型ベースと一部が短絡されたＰ型エミッタを
一つの電極とし、これを半導体基板Ｐの一面に２個，他
面に２個それぞれ独立に形成し、一面の１つまたは複数
個の電極T1,T3がそれぞれ他面の二つ以上の電極T2,T4と
PNPNP型双方向性サイリスタ作用を有する複合デバイス
として構成したものである。
一つの電極とし、これを半導体基板Ｐの一面に２個，他
面に２個それぞれ独立に形成し、一面の１つまたは複数
個の電極T1,T3がそれぞれ他面の二つ以上の電極T2,T4と
PNPNP型双方向性サイリスタ作用を有する複合デバイス
として構成したものである。
以下に本発明によるデバイスの動作を第３図，第４図を
参照して説明する。
参照して説明する。
第４図においてT1からT4方向に電圧が印加された場合の
動作について考える。印加されたサージ電圧のレベルが
時間と共に上昇して、第３図の接合J1の耐圧（第４図
（ａ）のツエナダイオードZ1の降伏電圧）を越えると、
電流の増加により、サイリスタP1,N1,P,N4のN1,P層にゲ
ート電流が流出入することに相当するので、通常のサイ
リスタ理論の示す通りサイリスタP1,N1,P,N4即ち電極T1
→T4間はオンに移行する。このとき電極T3にT3→T4方向
に電圧が印加されていると、サイリスタP3,N3,P,N4層に
おいて共通基板であるＰベースにゲート電流が流入する
ことに相当するため、印加電圧が接合J3の耐圧以下でも
サイリスタP3,N3,P,N4（T3,T2間）もオンに移行する。
即ちサイリスタのT1,T4間の動作に従属（トリガされ
て）してT3,T4間も動作する。
動作について考える。印加されたサージ電圧のレベルが
時間と共に上昇して、第３図の接合J1の耐圧（第４図
（ａ）のツエナダイオードZ1の降伏電圧）を越えると、
電流の増加により、サイリスタP1,N1,P,N4のN1,P層にゲ
ート電流が流出入することに相当するので、通常のサイ
リスタ理論の示す通りサイリスタP1,N1,P,N4即ち電極T1
→T4間はオンに移行する。このとき電極T3にT3→T4方向
に電圧が印加されていると、サイリスタP3,N3,P,N4層に
おいて共通基板であるＰベースにゲート電流が流入する
ことに相当するため、印加電圧が接合J3の耐圧以下でも
サイリスタP3,N3,P,N4（T3,T2間）もオンに移行する。
即ちサイリスタのT1,T4間の動作に従属（トリガされ
て）してT3,T4間も動作する。
次に前記のように電極T1,T4がオン状態にあるとき第３
図，第４図（ｂ）のT4→T3方向に電圧が印加されている
場合を考える。この場合にはサイリスタP4,N4,P,N3が動
作することになって接合J4が耐圧を負担するので、共通
基板であるＰベースにゲート電流が流入したと同等とな
り、印加電圧が接合J4の耐圧以下でも電極T4→T3間はオ
ン状態に移行することになる。即ちこの場合もT1,T4間
の動作に従属してT4,T3間が動作することになる。そし
て以上の説明は、T1,T3に対してT2,T4は全く同等である
から、T4をT2に変えても同等に成立する。
図，第４図（ｂ）のT4→T3方向に電圧が印加されている
場合を考える。この場合にはサイリスタP4,N4,P,N3が動
作することになって接合J4が耐圧を負担するので、共通
基板であるＰベースにゲート電流が流入したと同等とな
り、印加電圧が接合J4の耐圧以下でも電極T4→T3間はオ
ン状態に移行することになる。即ちこの場合もT1,T4間
の動作に従属してT4,T3間が動作することになる。そし
て以上の説明は、T1,T3に対してT2,T4は全く同等である
から、T4をT2に変えても同等に成立する。
また第４図（ｃ）（ｄ）のようにT2,T4が接続されてお
ればT1,T4間に従属して、T3,T2間も動作するとも同様の
説明で明らかである。
ればT1,T4間に従属して、T3,T2間も動作するとも同様の
説明で明らかである。
次にT3,T4間に接続し、T1→T4（T3）方向、T2→T
3（T4）方向に電圧が印加された場合を考える。この場
合は、第４図（ｅ）のようにT1T4間がオンになっていれ
ば、T2→T3即ち、サイリスタP2,N2,P,N3の共通ベースＰ
にゲート電流が流入していることになるからT2→T3も接
合J2（Z2）の耐圧以下でオンに移行する。
3（T4）方向に電圧が印加された場合を考える。この場
合は、第４図（ｅ）のようにT1T4間がオンになっていれ
ば、T2→T3即ち、サイリスタP2,N2,P,N3の共通ベースＰ
にゲート電流が流入していることになるからT2→T3も接
合J2（Z2）の耐圧以下でオンに移行する。
以上はT1,T3とT2,T4を変えても全く同様に成立する。
本発明のデバイスＣを第２図に対応して例えば第５図
（ａ）の如く、電極T1を線路L1に、T2を線路L2に、T3と
T4を接地Ｅに接続して使用すれば線路L1,L2に接地Ｅに
対して同等の縦サージが侵入した場合、前述の動作説明
のように、T1とT4間がオンすれば、T2,T3間もオンする
ことになって、第２図で前記したような特性のバラツキ
に原因する問題が生じない。また線路L1,L2間に横サー
ジが侵入した場合もT1,T2間が動作して回線を保護する
ことになる。
（ａ）の如く、電極T1を線路L1に、T2を線路L2に、T3と
T4を接地Ｅに接続して使用すれば線路L1,L2に接地Ｅに
対して同等の縦サージが侵入した場合、前述の動作説明
のように、T1とT4間がオンすれば、T2,T3間もオンする
ことになって、第２図で前記したような特性のバラツキ
に原因する問題が生じない。また線路L1,L2間に横サー
ジが侵入した場合もT1,T2間が動作して回線を保護する
ことになる。
また横サージに対する配慮を要しない場合等には、第５
図（ｂ）のようにT1,T3をそれぞれL1,L.に、T2,T4を接
地Ｅに接続して用い得ることも前記の動作説明から明ら
かである。
図（ｂ）のようにT1,T3をそれぞれL1,L.に、T2,T4を接
地Ｅに接続して用い得ることも前記の動作説明から明ら
かである。
第６図は第３図と電極構造を変えた他の実施例を示す。
T1はT2,T4とT3も同様にT2,T4と双方向性サイリスタ作用
を有し、その基本動作は第３図で示したデバイスと同様
であることは明らかである。
T1はT2,T4とT3も同様にT2,T4と双方向性サイリスタ作用
を有し、その基本動作は第３図で示したデバイスと同様
であることは明らかである。
また従来においては第７図のように入力側線路L1L2と出
力側線路L3L4に侵入するサージから電子回路Ｇを防護し
ようとする場合、入力側線路に素子（１）（２）を接続
し出力側線路に素子（３）（４）を接続することが行わ
れているが、この場合各素子（１）（２）（３）（４）
の間に特性の不揃いがあると、防護を行い得なくなる。
例えば線路L1からサージが侵入したとき、例えば素子
（１）が動作せず（３）が動作した場合にはサージ電流
は被防護電子回路Ｇを通って流れ、これを破壊するおそ
れがある。
力側線路L3L4に侵入するサージから電子回路Ｇを防護し
ようとする場合、入力側線路に素子（１）（２）を接続
し出力側線路に素子（３）（４）を接続することが行わ
れているが、この場合各素子（１）（２）（３）（４）
の間に特性の不揃いがあると、防護を行い得なくなる。
例えば線路L1からサージが侵入したとき、例えば素子
（１）が動作せず（３）が動作した場合にはサージ電流
は被防護電子回路Ｇを通って流れ、これを破壊するおそ
れがある。
第８図（ａ）（ｂ）（ｃ）（（ａ）（ｂ）は電極の図示
を省略した上面図および下面図、（ｃ）図は（ａ）図の
A-A′部断面図）は以上の如きサージ防護を１箇の複合
デバイスにより確実に行いうるようにした例であって、
前記第６図の要領により共通半導体基板Ｐの上面にT1,T
3,T4の３極の下面にT5,T2,T6の３極を設けたものであっ
て、T1はT5,T6と、T3はT5,T2と、T4はT2,T6とそれぞれ
双方向性サイリスタ作用を有するように構成してある。
これを第９図に示すように電極T1とT2を接続して接地Ｅ
に落とし、T5を入力側線路L2,T3を入力側線路L1,T6を出
力側線路L4,T4を出力側線路L3に接続して使用する。こ
のようにすれば各電極間は互いに従属して動作するか
ら、従来のような特性の不揃いにもとづく問題は解消さ
れる。
を省略した上面図および下面図、（ｃ）図は（ａ）図の
A-A′部断面図）は以上の如きサージ防護を１箇の複合
デバイスにより確実に行いうるようにした例であって、
前記第６図の要領により共通半導体基板Ｐの上面にT1,T
3,T4の３極の下面にT5,T2,T6の３極を設けたものであっ
て、T1はT5,T6と、T3はT5,T2と、T4はT2,T6とそれぞれ
双方向性サイリスタ作用を有するように構成してある。
これを第９図に示すように電極T1とT2を接続して接地Ｅ
に落とし、T5を入力側線路L2,T3を入力側線路L1,T6を出
力側線路L4,T4を出力側線路L3に接続して使用する。こ
のようにすれば各電極間は互いに従属して動作するか
ら、従来のような特性の不揃いにもとづく問題は解消さ
れる。
なお以上においては第５図（ａ）（ｂ），第９図のよう
な２箇の電極を接続して使用するようにしているが、実
際のデバイスとしては必要により樹脂封止或いはハーメ
チックシールされた内部において結線し、外部に１箇の
電極リード線が引き出されるようにして用いられる。ま
た実際のデバイスにおいて耐圧や信頼性の確保などのた
め、例えば第３図に対応して第10図のようにP+層による
チャンネルストッパ等、通常のPNPNP型半導体装置の設
計製造技術を用いることは明らかである。なお図中Ｉは
絶縁膜である。また以上と異なる導電型とすることがで
き、シリコンなど所要の半導体材を用いて構成できる。
また、本発明の実施例の説明には上面，下面，共同一形
状の同数の電極構成を用いたが、目的に応じて本発明の
範囲内において種々の変形を実施し得ることも勿論であ
る。
な２箇の電極を接続して使用するようにしているが、実
際のデバイスとしては必要により樹脂封止或いはハーメ
チックシールされた内部において結線し、外部に１箇の
電極リード線が引き出されるようにして用いられる。ま
た実際のデバイスにおいて耐圧や信頼性の確保などのた
め、例えば第３図に対応して第10図のようにP+層による
チャンネルストッパ等、通常のPNPNP型半導体装置の設
計製造技術を用いることは明らかである。なお図中Ｉは
絶縁膜である。また以上と異なる導電型とすることがで
き、シリコンなど所要の半導体材を用いて構成できる。
また、本発明の実施例の説明には上面，下面，共同一形
状の同数の電極構成を用いたが、目的に応じて本発明の
範囲内において種々の変形を実施し得ることも勿論であ
る。
（発明の効果） 以上から明らかなように本発明によれば従来回路のよう
に素子の特性にもとづく問題を生ずることなくしかも一
個の素子で数個の数の機能を有し、経済的で確実な防護
を行いうるデバイスを提供しうるもので通信線路などの
サージ防護などに用いてその効果は大きい。
に素子の特性にもとづく問題を生ずることなくしかも一
個の素子で数個の数の機能を有し、経済的で確実な防護
を行いうるデバイスを提供しうるもので通信線路などの
サージ防護などに用いてその効果は大きい。
第１図および第２図は従来のサージ防護用素子およびサ
ージ防護回路図、第３図，第４図および第５図は本発明
の一実施例を示す断面図、等価回路図およびサージ防護
回路図、第６図は本発明の他の実施例の説明図、第７
図，第８図，第９図および第10図は他の実施例の説明図
である。
ージ防護回路図、第３図，第４図および第５図は本発明
の一実施例を示す断面図、等価回路図およびサージ防護
回路図、第６図は本発明の他の実施例の説明図、第７
図，第８図，第９図および第10図は他の実施例の説明図
である。
Claims (2)
- 【請求項１】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層の５層よりなるサージ防護デバイスにおいて、前記
第３半導体層の両面の前記第２半導体層および前記第４
半導体層を該第３半導体層によって対称的に複数に分離
し、分離された複数の該第２半導体層および該第４半導
体層の一部はそれぞれの該第２半導体層または該第４半
導体層に内包された前記第１半導体層または前記第５半
導体層の表面に露呈して該第１半導体層または該第５半
導体層と短絡されてそれぞれ電極が設けられ、かついず
れか一方の面の１つ以上の電極が他方の面の２つ以上の
電極に跨がって対向するよう配置されたことを特徴とす
るサージ防護デバイス。 - 【請求項２】前記第３半導体層の両面に設けられた複数
の前記第２半導体層と前記第１半導体層および前記第４
半導体層と前記第５半導体層の電極構造が同一形状であ
り、かつ一方の面の各電極が他方の面のいずれか二つの
電極との間に実質的に同一のサイリスタを形成するよう
に電極を配置した請求項１記載のサージ防護デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273843A JPH0680823B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273843A JPH0680823B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136373A JPH03136373A (ja) | 1991-06-11 |
| JPH0680823B2 true JPH0680823B2 (ja) | 1994-10-12 |
Family
ID=17533320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273843A Expired - Fee Related JPH0680823B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680823B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793423B2 (ja) * | 1991-08-27 | 1995-10-09 | 工業技術院長 | サージ防護デバイス |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723941B2 (ja) * | 1988-12-27 | 1998-03-09 | 株式会社白山製作所 | 多極の双方向半導体制御素子 |
-
1989
- 1989-10-23 JP JP1273843A patent/JPH0680823B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136373A (ja) | 1991-06-11 |
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