JPH0682834B2 - サージ防護デバイス - Google Patents
サージ防護デバイスInfo
- Publication number
- JPH0682834B2 JPH0682834B2 JP1273842A JP27384289A JPH0682834B2 JP H0682834 B2 JPH0682834 B2 JP H0682834B2 JP 1273842 A JP1273842 A JP 1273842A JP 27384289 A JP27384289 A JP 27384289A JP H0682834 B2 JPH0682834 B2 JP H0682834B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- thyristor
- conductivity type
- surge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は通信回線などのサージ防護にすぐれた機能を有
するPNPNP（またはNPNPN）型サージ防護デバイスに関す
るものである。
するPNPNP（またはNPNPN）型サージ防護デバイスに関す
るものである。
（従来技術とその解決すべき問題点） 第１図（ａ）のようにPNPNPの５層からなり、第１図
（ｂ）の等価回路と第１図（ｃ）の特性をもつ双方向性
２端子サイリスタは、小型安価であって過電流耐量が大
きく、しかも２端子素子であるので使用が簡単であるな
どの理由から、通信回線その他における雷サージなどの
防護用として幅広く使用され始めている。
（ｂ）の等価回路と第１図（ｃ）の特性をもつ双方向性
２端子サイリスタは、小型安価であって過電流耐量が大
きく、しかも２端子素子であるので使用が簡単であるな
どの理由から、通信回線その他における雷サージなどの
防護用として幅広く使用され始めている。
しかし従来においては防護に当たって例えば第２図のよ
うに、線路L1，L2と接地Ｅ間に入る正負サージに対する
防護素子、所謂縦サージ用防護素子（１）（２）と、線
路L1，L2間に入るサージに対する防護素子、所謂横サー
ジ素子（３）の３箇の双方向性２端子サイリスタを用い
ることが行われている。
うに、線路L1，L2と接地Ｅ間に入る正負サージに対する
防護素子、所謂縦サージ用防護素子（１）（２）と、線
路L1，L2間に入るサージに対する防護素子、所謂横サー
ジ素子（３）の３箇の双方向性２端子サイリスタを用い
ることが行われている。
しかし上記のように複数箇の双方向性２端子サイリスタ
を用いる防護回路では、例えば線路L1と接地Ｅ間および
線路L2と接地Ｅ間に同時に縦サージが侵入したとき、素
子（１）（２）が同時に作動せず、一方例えば素子
（１）のみが作動した場合には、線路L1，L2間にサージ
電圧（横サージ）が印加される。このため線路L1，L2間
に接続された素子（３）の作動が素子（１）のそれより
遅れた場合には、サージ電流が線路L1，L2間に接続され
た被保護電子回路Ｇに侵入して、その破損を招くおそれ
がある。
を用いる防護回路では、例えば線路L1と接地Ｅ間および
線路L2と接地Ｅ間に同時に縦サージが侵入したとき、素
子（１）（２）が同時に作動せず、一方例えば素子
（１）のみが作動した場合には、線路L1，L2間にサージ
電圧（横サージ）が印加される。このため線路L1，L2間
に接続された素子（３）の作動が素子（１）のそれより
遅れた場合には、サージ電流が線路L1，L2間に接続され
た被保護電子回路Ｇに侵入して、その破損を招くおそれ
がある。
従ってこのような事態から逃れるためには、動作の遅れ
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。しかし極めて特性
のばらつきの少ない素子を作ることは製造コストの面な
どから困難であり、また製造されたもののなかから、特
性のばらつきの極めて少ない素子を選別するにしても多
くの手数を要するため、コストを高くするなどの難点が
ある。
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。しかし極めて特性
のばらつきの少ない素子を作ることは製造コストの面な
どから困難であり、また製造されたもののなかから、特
性のばらつきの極めて少ない素子を選別するにしても多
くの手数を要するため、コストを高くするなどの難点が
ある。
（発明の目的） 本発明は特性のばらつきによる前記問題を一挙に解決し
うる小型経済的であって、従来の半導体製造技術により
容易に製造できるサージ防護デバイスの提供を目的とし
てなされたものである。
うる小型経済的であって、従来の半導体製造技術により
容易に製造できるサージ防護デバイスの提供を目的とし
てなされたものである。
（課題を解決するための本発明の手段） 本発明は例えば第２図に例示したサージ防護回路を形成
する素子（１）（２）（３）を、基板を共通とする一体
の複合素子として構成することにより、一方が作動した
ときこれに他方が従属動作するようにして、実質的に素
子（１）（２）（３）によるものと等価な縦および横サ
ージ防護作用を発揮しうるようにしたものである。次に
本発明を一実施例により説明する。
する素子（１）（２）（３）を、基板を共通とする一体
の複合素子として構成することにより、一方が作動した
ときこれに他方が従属動作するようにして、実質的に素
子（１）（２）（３）によるものと等価な縦および横サ
ージ防護作用を発揮しうるようにしたものである。次に
本発明を一実施例により説明する。
なお、本明細書においては、主として第１半導体層を第
一の導電型としてＰ層，第２半導体層を第二の導電型と
してＮ層，第３半導体層を第一の導電型としてＰ層，第
４半導体層を第二として導電型のＮ層および第５半導体
層を第一の導電型としてＰ層としてあるが、第１半導体
層を第二の導電型，第２半導体層を第一の導電型，第３
半導体層を第二の導電型、第４半導体層を第一の導電型
および第５半導体層を第二の導電型としてもよい。
一の導電型としてＰ層，第２半導体層を第二の導電型と
してＮ層，第３半導体層を第一の導電型としてＰ層，第
４半導体層を第二として導電型のＮ層および第５半導体
層を第一の導電型としてＰ層としてあるが、第１半導体
層を第二の導電型，第２半導体層を第一の導電型，第３
半導体層を第二の導電型、第４半導体層を第一の導電型
および第５半導体層を第二の導電型としてもよい。
（実施例） 第３図は導電型をPNPNP型とした本発明の基本的な実施
例を示す模式的断面図であって、本発明の特徴とすると
ころは、次の点にある。即ち第３図のようにＰ型半導体
基板P3の上方面に、中心部に間隔をもたせて同一長のＮ
型半導体層N12，N22を設けて接合J12とJ22を形成し、下
方端にはその全長に亘ってＮ型半導体層N4を設けて接合
J3を形成する。また、上記N12，N22層内には左右にかた
よらせて、同一長のＰ型半導体層P11とP21を設けて接合
J11とJ21を形成し、N4層にはＰ型半導体層P5を設けて接
合J4を形成する。そののちP11層とN12層、およびP21層
とN22層に跨がって電極金属T1，T2を設け、またN4層とP
5層に跨がって電極金属T3を設けて、Ｎ型ベースと、そ
の一部が短絡されたＰ型エミッタを一つの電極とし、こ
れをＰ型半導体共通基板の一面に一箇、他面に２箇形成
した、第４図に示す等価回路をもつ複合素子を構成した
ものである。
例を示す模式的断面図であって、本発明の特徴とすると
ころは、次の点にある。即ち第３図のようにＰ型半導体
基板P3の上方面に、中心部に間隔をもたせて同一長のＮ
型半導体層N12，N22を設けて接合J12とJ22を形成し、下
方端にはその全長に亘ってＮ型半導体層N4を設けて接合
J3を形成する。また、上記N12，N22層内には左右にかた
よらせて、同一長のＰ型半導体層P11とP21を設けて接合
J11とJ21を形成し、N4層にはＰ型半導体層P5を設けて接
合J4を形成する。そののちP11層とN12層、およびP21層
とN22層に跨がって電極金属T1，T2を設け、またN4層とP
5層に跨がって電極金属T3を設けて、Ｎ型ベースと、そ
の一部が短絡されたＰ型エミッタを一つの電極とし、こ
れをＰ型半導体共通基板の一面に一箇、他面に２箇形成
した、第４図に示す等価回路をもつ複合素子を構成した
ものである。
即ち電極T1とT3およびT2とT3間に半導体基板P3を共通と
するサイリスタａと、これと逆極性のサイリスタｂを備
えた双方向性の２端子サイリスタＡおよびサイリスタ
ａ′とこれと逆極性のサイリスタｂ′を備えた双方向性
２端子サイリスタＢとよりなる複合素子としたものであ
る。
するサイリスタａと、これと逆極性のサイリスタｂを備
えた双方向性の２端子サイリスタＡおよびサイリスタ
ａ′とこれと逆極性のサイリスタｂ′を備えた双方向性
２端子サイリスタＢとよりなる複合素子としたものであ
る。
そして第５図のように本発明素子Ｃの電極T1，T2を線路
L1，L2に接続し、電極T3を接地して使用することによ
り、第１図で前記したサージ防護回路と同等の作用が得
られるようにして、第２図により前記したサージ防護素
子の特性のばらつきにもとづく難点の解決を図ったもの
である。
L1，L2に接続し、電極T3を接地して使用することによ
り、第１図で前記したサージ防護回路と同等の作用が得
られるようにして、第２図により前記したサージ防護素
子の特性のばらつきにもとづく難点の解決を図ったもの
である。
なお第４図においてサイリスタａとｂ、ａ′とｂ′およ
びｂとｂ′を結んだ抵抗R1，R2，R3，R4，R5とR1′，
R2′，R3′，R4′，R5′およびR7，R8は第３図における
各層の等価的な横方向抵抗を示す。また抵抗R1，R2と
R3，R4間およびR1′，R2′，R3′，R4′間のツエナダイ
オードZ1，Z2は、動作に関係する逆方向接合J12とJ22の
耐圧を表すもので、図中の参照符号は第３図の同一符号
部分に対応する。
びｂとｂ′を結んだ抵抗R1，R2，R3，R4，R5とR1′，
R2′，R3′，R4′，R5′およびR7，R8は第３図における
各層の等価的な横方向抵抗を示す。また抵抗R1，R2と
R3，R4間およびR1′，R2′，R3′，R4′間のツエナダイ
オードZ1，Z2は、動作に関係する逆方向接合J12とJ22の
耐圧を表すもので、図中の参照符号は第３図の同一符号
部分に対応する。
次に本発明によるサージ防護作用を説明する。
第５図において接地Ｅに対して電極T1とT2間にT1からT2
方向に電流を流す方向のサージ電圧が印加された場合の
動作について考える。印加されたサージ電圧のレベルが
時間と共に上昇して、接合J12の耐圧（第４図のツエナ
ダイオードZ1の降伏電圧）を越えて電流が増加すると、
第３図中の実線矢印のように、P11層から接合J12に向か
って正孔の注入がおこり、N4層から接合J12に向けて第
３図中の点線矢印のように電子の流入がおこる。このた
め従来の２端子双方向性サイリスタと同様に、接合J12
（第４図のツェナダイオードZ1）がブレークダウンし、
これによりゲート電流I9がサイリスタａのN12層より流
出して共通基板P3に流入し、電極T1，T3間即ちサイリス
タａが第６図のようにオンに移行する。
方向に電流を流す方向のサージ電圧が印加された場合の
動作について考える。印加されたサージ電圧のレベルが
時間と共に上昇して、接合J12の耐圧（第４図のツエナ
ダイオードZ1の降伏電圧）を越えて電流が増加すると、
第３図中の実線矢印のように、P11層から接合J12に向か
って正孔の注入がおこり、N4層から接合J12に向けて第
３図中の点線矢印のように電子の流入がおこる。このた
め従来の２端子双方向性サイリスタと同様に、接合J12
（第４図のツェナダイオードZ1）がブレークダウンし、
これによりゲート電流I9がサイリスタａのN12層より流
出して共通基板P3に流入し、電極T1，T3間即ちサイリス
タａが第６図のようにオンに移行する。
一方このとき、電極T2とT3間にT2からT3の方向に電流を
流す方向の電圧が印加されているとすれば、上記のよう
に共通基板P3には既にN4層から電子の注入が行われて、
第４図のサイリスタａ′の共通基板P3（ベース）にはゲ
ート電流は流入している。このため、端子T2とT3間の印
加電圧が接合J22の耐圧（第４図のツエナダイオードZ2
の降伏電圧）以下であっても、端子T2とT3間、即ち第４
図のサイリスタａ′はサイリスタａのオンに従属追随し
てオンに移行する。
流す方向の電圧が印加されているとすれば、上記のよう
に共通基板P3には既にN4層から電子の注入が行われて、
第４図のサイリスタａ′の共通基板P3（ベース）にはゲ
ート電流は流入している。このため、端子T2とT3間の印
加電圧が接合J22の耐圧（第４図のツエナダイオードZ2
の降伏電圧）以下であっても、端子T2とT3間、即ち第４
図のサイリスタａ′はサイリスタａのオンに従属追随し
てオンに移行する。
次に前記のように電極T1とT3間がオン状態で、上記と逆
に電極T2とT3間にT3からT2方向に電流を流す電圧が印加
されている場合を考える。この場合にはサイリスタｂ′
が動作を受け持つことになるが、サイリスタａのオン移
行により、サイリスタｂ′のゲート電流が共通板P3に流
入し、N4層から流出することになる。従って電極T3とT2
間が接合J3の耐圧以下であってもオンに移行してサイリ
スタｂ′はサイリスタａに追随して従属動作する。この
ような動作は電極T1，T2を逆にした場合、或いは電圧印
加方向を逆にした場合にも同様に成立することは以上か
ら明らかである。
に電極T2とT3間にT3からT2方向に電流を流す電圧が印加
されている場合を考える。この場合にはサイリスタｂ′
が動作を受け持つことになるが、サイリスタａのオン移
行により、サイリスタｂ′のゲート電流が共通板P3に流
入し、N4層から流出することになる。従って電極T3とT2
間が接合J3の耐圧以下であってもオンに移行してサイリ
スタｂ′はサイリスタａに追随して従属動作する。この
ような動作は電極T1，T2を逆にした場合、或いは電圧印
加方向を逆にした場合にも同様に成立することは以上か
ら明らかである。
従ってサイリスタA,B間に耐圧その他の特性の不揃いが
あっても、縦サージが印加されたとき、サイリスタA,B
は殆ど同時にオンとなって線路L1，L2を接地する。従っ
て第２図によって前記した素子（１）（２）（３）を使
用した防護回路のように、被保護電子回路Ｇにサージ電
圧が加えられることがなく、従来回路の難点は一掃され
る。
あっても、縦サージが印加されたとき、サイリスタA,B
は殆ど同時にオンとなって線路L1，L2を接地する。従っ
て第２図によって前記した素子（１）（２）（３）を使
用した防護回路のように、被保護電子回路Ｇにサージ電
圧が加えられることがなく、従来回路の難点は一掃され
る。
これに加えて本発明では基板をサイリスタＡとＢに共用
している。このため製造に当たって基板両端面の各層の
作成プロセスを同時とすれば、サイリスタA,Bの耐圧は
実質的に同じであり、サイリスタA,Bの各層における不
純物濃度分布，厚さ，幾何学的配置などを同一にし、特
性を同じにすることも極めて容易である。従って更に動
作が確実になるばかりか、製造が簡単であり，しかも２
箇の双方向性２端子サイリスタの複合素子であるので、
サージ防護回路の構成は従来のものに比べて小型とな
り、しかも経済的となる。なお本発明デバイスは導電型
をNPNPNとして構成でき、また、シリコンなど所望の半
導体材料を用いて構成できることは説明するまでもな
い。
している。このため製造に当たって基板両端面の各層の
作成プロセスを同時とすれば、サイリスタA,Bの耐圧は
実質的に同じであり、サイリスタA,Bの各層における不
純物濃度分布，厚さ，幾何学的配置などを同一にし、特
性を同じにすることも極めて容易である。従って更に動
作が確実になるばかりか、製造が簡単であり，しかも２
箇の双方向性２端子サイリスタの複合素子であるので、
サージ防護回路の構成は従来のものに比べて小型とな
り、しかも経済的となる。なお本発明デバイスは導電型
をNPNPNとして構成でき、また、シリコンなど所望の半
導体材料を用いて構成できることは説明するまでもな
い。
以上本発明の一実施例について説明したが、第３図の実
施例と導電型が逆であって電極配置の異なるもの、或い
は被保護回路の入力側と出力側の両側から侵入するサー
ジに対する防護を１箇のデバイスで行いうるものなど、
第３図の原理的構成をもとにした各種の変形例が考えら
れる。
施例と導電型が逆であって電極配置の異なるもの、或い
は被保護回路の入力側と出力側の両側から侵入するサー
ジに対する防護を１箇のデバイスで行いうるものなど、
第３図の原理的構成をもとにした各種の変形例が考えら
れる。
第７図（ａ）（ｂ）は第３図と導電型を逆とし、かつ電
極配置を異ならせたものの例を示す模式的断面図、第８
図はその等価回路であって、構造的には接合J3で分離さ
れたエミッタ短絡型N11，P12，N3，P22，N21型双方向サ
イリスタであって、その動作は原理的に第３図の実施例
のものと同一である。次にその動作について説明する。
極配置を異ならせたものの例を示す模式的断面図、第８
図はその等価回路であって、構造的には接合J3で分離さ
れたエミッタ短絡型N11，P12，N3，P22，N21型双方向サ
イリスタであって、その動作は原理的に第３図の実施例
のものと同一である。次にその動作について説明する。
電極T1とT2にT1からT2の方向に電流を流す方向のサージ
電圧が印加された場合を考える。サージ電圧が上昇して
接合J22のブレークオーバ電圧を越えて電流が増加する
と、N21層から電子（第７図中の点線）P12層から正孔の
注入（第７図中の実線）がおきる。電流が更に増加する
とN3層の横方向抵抗のためN3層の左端が右端に比べて高
電位となる。この場合T1，T2間の電圧電流特性は第９図
のようになる。一方、P4層は金属電極で短絡されている
ため左端に対し右端が正にバイアスされることになり、
その逆耐圧は第９図のVBであるから、電流が増加する
と、電流は接合J3を通ってP4，T3，P4と分流するように
なる。その結果P4層の右端から接合J22に対して正孔の
注入（第７図中の実線）が起こり、N14直下のP4層の横
方向のため、N14層から接合J3の左端に対し、電子の注
入（第７図中の点線）を生じてこれが増加する。その結
果電極T3からT2間、T1からT3間がオン状態に移行し、横
方向サイリスタであるT1，T2間は、T1→T3→T2の経路で
縦方向サイリスタとして働く。即ち第８図（ｂ）の等価
回路において、ツエナダイオードZ2のブレークダウンに
よりサイリスタｂのP22層とN3層、およびサイリスタｂ
のP4層にゲート電流が流入することにより、ｂがオンに
移行し、次にｂからａにオン状態が移行して従属動作が
行われる。なおこの場合T1，T2間は第３図の実施例が縦
方向サイリスタであるに対して横方向サイリスタである
から、単に接合J3によって分離されただけであれば電流
耐量が少なくサージ防護デバイスとしては適しない。し
かし前記のように電極T1，T2間は結果的にT1→T3→T2の
経路で縦方向サイリスタとして働くので、防護に十分な
大きな電流耐量を持つことになる。第８図（ａ）は本発
明の範囲内でN34層を設け、これを仲介とすることによ
りオンへの移行を容易とした例である。
電圧が印加された場合を考える。サージ電圧が上昇して
接合J22のブレークオーバ電圧を越えて電流が増加する
と、N21層から電子（第７図中の点線）P12層から正孔の
注入（第７図中の実線）がおきる。電流が更に増加する
とN3層の横方向抵抗のためN3層の左端が右端に比べて高
電位となる。この場合T1，T2間の電圧電流特性は第９図
のようになる。一方、P4層は金属電極で短絡されている
ため左端に対し右端が正にバイアスされることになり、
その逆耐圧は第９図のVBであるから、電流が増加する
と、電流は接合J3を通ってP4，T3，P4と分流するように
なる。その結果P4層の右端から接合J22に対して正孔の
注入（第７図中の実線）が起こり、N14直下のP4層の横
方向のため、N14層から接合J3の左端に対し、電子の注
入（第７図中の点線）を生じてこれが増加する。その結
果電極T3からT2間、T1からT3間がオン状態に移行し、横
方向サイリスタであるT1，T2間は、T1→T3→T2の経路で
縦方向サイリスタとして働く。即ち第８図（ｂ）の等価
回路において、ツエナダイオードZ2のブレークダウンに
よりサイリスタｂのP22層とN3層、およびサイリスタｂ
のP4層にゲート電流が流入することにより、ｂがオンに
移行し、次にｂからａにオン状態が移行して従属動作が
行われる。なおこの場合T1，T2間は第３図の実施例が縦
方向サイリスタであるに対して横方向サイリスタである
から、単に接合J3によって分離されただけであれば電流
耐量が少なくサージ防護デバイスとしては適しない。し
かし前記のように電極T1，T2間は結果的にT1→T3→T2の
経路で縦方向サイリスタとして働くので、防護に十分な
大きな電流耐量を持つことになる。第８図（ａ）は本発
明の範囲内でN34層を設け、これを仲介とすることによ
りオンへの移行を容易とした例である。
次に第10図は第11図のように被防護電子回路Ｇの入力側
線路L1，L2と、出力側線路L3，L4からの侵入サージに対
する防護を１箇で行える本発明デバイスの例である。従
来は第12図のように双方向性２端子サイリスタ（１）
（２）（３）（４）を用いて行っている。しかしこれで
は例えば線路L1からサージが侵入したとき、各サイリス
タに特性に不揃いがあり例えばサイリスタ（１）が動作
せず、サイリスタ（３）のみが動作したときには、サー
ジ電流が電子回路Ｇを流れることから破壊を招くおそれ
がある。
線路L1，L2と、出力側線路L3，L4からの侵入サージに対
する防護を１箇で行える本発明デバイスの例である。従
来は第12図のように双方向性２端子サイリスタ（１）
（２）（３）（４）を用いて行っている。しかしこれで
は例えば線路L1からサージが侵入したとき、各サイリス
タに特性に不揃いがあり例えばサイリスタ（１）が動作
せず、サイリスタ（３）のみが動作したときには、サー
ジ電流が電子回路Ｇを流れることから破壊を招くおそれ
がある。
しかし第10図（ａ）に示す上面図、（ｂ）図に示すその
Ａ−Ａ′断面図および（ｃ）図に示す下面図（（ａ）
（ｃ）図においては電極金属を省略している）のよう
に、共通半導体基板Ｐ層の上部端側に対称的に４箇のＰ
層を形成した４箇のＮ層を設け、また共通基板であるＰ
層の下部端側には１箇のＮ層とＰ層を設けて縦方向相互
作用の大きい複合素子とすれば、第12図におけるサイリ
スタ（３）の動作に追随してサイリスタ（１）を従属動
作させる動作をもたせることができるので、電子回路Ｇ
の破壊のおそれをなくすことができる。
Ａ−Ａ′断面図および（ｃ）図に示す下面図（（ａ）
（ｃ）図においては電極金属を省略している）のよう
に、共通半導体基板Ｐ層の上部端側に対称的に４箇のＰ
層を形成した４箇のＮ層を設け、また共通基板であるＰ
層の下部端側には１箇のＮ層とＰ層を設けて縦方向相互
作用の大きい複合素子とすれば、第12図におけるサイリ
スタ（３）の動作に追随してサイリスタ（１）を従属動
作させる動作をもたせることができるので、電子回路Ｇ
の破壊のおそれをなくすことができる。
なお以上の実施例においては説明を省略したが、実際の
デバイスにおいては耐圧保証や信頼度の確保などのた
め、従来の双方向性２端子サイリスタにおけるようにチ
ャネルにストッパ等の構造が採用される。第13図は第３
図に示した３極デバイスに、P+層を設けてチャネルスト
ッパを適用した例である。なおＩは絶縁膜である。
デバイスにおいては耐圧保証や信頼度の確保などのた
め、従来の双方向性２端子サイリスタにおけるようにチ
ャネルにストッパ等の構造が採用される。第13図は第３
図に示した３極デバイスに、P+層を設けてチャネルスト
ッパを適用した例である。なおＩは絶縁膜である。
（発明の効果） 以上の説明から明らかなように本発明によれば、従来の
サージ防護回路のように特性のばらつきによる問題を解
消できる小型，経済的なサージ防護デバイスを提供でき
る。
サージ防護回路のように特性のばらつきによる問題を解
消できる小型，経済的なサージ防護デバイスを提供でき
る。
第１図，第２図はサージ防護用双方向性２端子サイリス
タの断面図およびこれによるサージ防護回路の一例図、
第３図，第４図，第５図および第６図は本発明の一実施
例の断面図，等価回路図、サージ防護回路図，および電
圧−電流特性図、第７図（ａ）（ｂ），第８図（ａ）
（ｂ）および第９図は本発明の他の実施例を示す断面
図，等価回路図および電圧−電流特性図、第10図（ａ）
（ｂ）（ｃ）および第11図は本発明の他の実施例を示す
上面図，そのＡ−Ａ′部断面図，下面図，および防護回
路図、第12図は従来の防護回路図、第13図はチャネルス
トッパを適用した本発明の一実施例図である。
タの断面図およびこれによるサージ防護回路の一例図、
第３図，第４図，第５図および第６図は本発明の一実施
例の断面図，等価回路図、サージ防護回路図，および電
圧−電流特性図、第７図（ａ）（ｂ），第８図（ａ）
（ｂ）および第９図は本発明の他の実施例を示す断面
図，等価回路図および電圧−電流特性図、第10図（ａ）
（ｂ）（ｃ）および第11図は本発明の他の実施例を示す
上面図，そのＡ−Ａ′部断面図，下面図，および防護回
路図、第12図は従来の防護回路図、第13図はチャネルス
トッパを適用した本発明の一実施例図である。
Claims (1)
- 【請求項１】第一の導電型の第１半導体層，第二の導電
型の第２半導体層，第一の導電型の第３半導体層，第二
の導電型の第４半導体層および第一の導電型の第５半導
体層がこの順序で配列された５層よりなるサージ防護デ
バイスにおいて、前記第３半導体層の一方の面の前記第
４半導体層の一部は該第４半導体層に内包された前記第
５半導体層の表面に露呈して該第５半導体層に短絡され
て一つの電極が設けられ、前記第３半導体層の他方の面
の前記第２半導体層は該第３半導体層によって対称的に
複数に分離されると共に、複数の該第２半導体層の一部
はそれぞれの該第２半導体層に内包された前記第１半導
体層の表面に露呈して該第１半導体層と短絡されて複数
の電極が設けられた多端子複合デバイスとして構成され
たことを特徴とするサージ防護デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273842A JPH0682834B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273842A JPH0682834B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136375A JPH03136375A (ja) | 1991-06-11 |
| JPH0682834B2 true JPH0682834B2 (ja) | 1994-10-19 |
Family
ID=17533307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273842A Expired - Fee Related JPH0682834B2 (ja) | 1989-10-23 | 1989-10-23 | サージ防護デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682834B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200458168Y1 (ko) * | 2010-04-22 | 2012-01-25 | 엄세영 | 접이식 핸드폰 거치대 |
| CN117116936B (zh) * | 2023-09-25 | 2024-04-26 | 深圳长晶微电子有限公司 | 单向浪涌防护装置及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723940B2 (ja) * | 1988-12-27 | 1998-03-09 | 株式会社白山製作所 | 多極の双方向半導体制御素子 |
| JP2723942B2 (ja) * | 1988-12-27 | 1998-03-09 | 株式会社白山製作所 | 多極の双方向半導体制御素子 |
-
1989
- 1989-10-23 JP JP1273842A patent/JPH0682834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03136375A (ja) | 1991-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6358380B2 (ja) | ||
| US6252256B1 (en) | Overvoltage protection circuit | |
| JPS58219763A (ja) | 二端子過電流保護装置 | |
| JP2810788B2 (ja) | 過渡電圧制限半導体部品 | |
| US4612562A (en) | PNPN switch device with capacitor formed outside active device areas | |
| JP2906749B2 (ja) | 半導体装置のゲート保護装置 | |
| JPH0682834B2 (ja) | サージ防護デバイス | |
| US3990090A (en) | Semiconductor controlled rectifier | |
| JPH0228266B2 (ja) | ||
| JP2802970B2 (ja) | プレ−ナ型二端子双方向性サイリスタ | |
| JP2724898B2 (ja) | 両方向性２端子サイリスタ | |
| JPH0680823B2 (ja) | サージ防護デバイス | |
| JPH01171273A (ja) | 双方向性半導体スイッチング素子 | |
| JPH0677505A (ja) | ２端子サージ防護素子及び多線防護方法 | |
| JPH0715010A (ja) | 半導体装置の保護回路 | |
| JP2676899B2 (ja) | Ｍｏｓ集積回路装置用入力回路保護装置 | |
| JP2650180B2 (ja) | ２方向性２端子サイリスタ | |
| JP3046423B2 (ja) | サージ防護素子 | |
| JP2509300B2 (ja) | 半導体装置の入力回路 | |
| JPH0614546B2 (ja) | 複合サイリスタ | |
| JPH01186664A (ja) | 入力回路 | |
| JP2822727B2 (ja) | 半導体入力保護装置 | |
| JPH05235379A (ja) | 保護用ダイオード素子 | |
| JPS58186959A (ja) | 半導体装置 | |
| JP3594725B2 (ja) | 半導体装置の保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071019 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |