JPH03136375A - サージ防護デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通信回線などのサージ防護にすぐれた機能を有
するＰＮＰＮＰ　（またはＮＰＮＰＮ）型サージ防護デ
バイスに関するものである。

（従来技術とその解決すべき問題点） 第１図（ａ）のようにＰＮＰＮＰの５層からなり、第１
図（ロ）の等価回路と第１図（Ｃ）の特性をもつ双方向
性２端子サイリスタは、小型安価であって過電流耐量が
大きく、しかも２端子素子であるので使用が簡単である
などの理由から、通信回線その他における雷サージなど
の防護用として幅広く使用され始めている。

しかし従来においては防護に当たって例えば第２図のよ
うに、線路Ｌｌ；Ｌ！と接地Ｅ間に入る正負サージに対
する防護素子、所謂縦サージ用防護素子（１）（２）と
、線路り、Ｌ−間に入るサージに対する防護素子、所謂
機サージ素子（３）の３箇の双方向性２端子サイリスタ
を用いることが行われている。

しかし上記のように複数筒の双方向性２端子サイリスタ
を用いる防護回路では、例えば線路り。

と接地８問および線路Ｌ２と接地Ｅ間に同時に縦サージ
が侵入したとき、素子（１）（２）が同時に作動せず、
一方例えば素子（１）のみが作動した場合には、線路Ｌ
＋、Ｌｍ間にサージ電圧（横サージ）が印加される。こ
のため線路り、、Ｌ、間に接続された素子（３）の作動
が素子（１，）のそれより遅れた場合には、サージ電流
が線路Ｌ＋、Ｌｘ間に接続された被保護電子回路Ｇに侵
入して、その破損を招くおそれがある。

従ってこのような事態から逃れるためには、動作の遅れ
を生じないように各サージ防護素子の特性のばらつきを
極めて低く抑えることが重要である。しかし極めて特性
のばらつきの少ない素子を作ることは製造コストの面な
どから困難であり、また製造されたもののなかから、特
性のばらつきの極めて少ない素子を選別するにしても多
くの手数を要するため、コストを高くするなどの難点が
ある。

（発明の目的） 本発明は特性のばらつきによる前記問題を一挙に解決し
うる小型経済的であって、従来の半導体製造技術により
容易に製造できるサージ防護デバイスの提供を目的とし
てなされたものである。

（課題を解決するための本発明の手段）本発明は例えば
第２図に例示したサージ防護回路を形成する素子（１）
（２）（３）を、基板を共通とする一体の複合素子とし
て構成することにより、一方が作動したときこれに他方
が従属動作するようにして、実質的に素子（１）（２）
（３）によるものと等価な縦および横サージ防護作用を
発渾しうるようにしたものである。次に本発明を一実施
例により説明する。

（実施例） 第３図は導電型をＰＮＰＮＰ型とした本発明の基本的な
実施例を示す模式的断面図であって、本発明の特徴とす
るところは、次の点にある。即ち第３図のようにＰ型半
導体基板Ｐ、の上方面に、中心部に間隔をもたせて同一
長のＮ型半導体層Ｎ＋ｚ＋　Ｎｚｚを設けて接合Ｊ、□
とＪ２□を形成し、下方端にはその全長に亘ってＮ型半
導体層Ｎ４を設けて接合Ｊ３を形成する。また、上記Ｎ
、ｔ、Ｎ、□層内には左右にかたよらせて、同一長のＰ
型半導体層ｐＨとＰ！ｌを設けて接合Ｊ、とＪＺＩを形
成し、Ｎ４層にはＰ型半導体層Ｐ、を設けて接合Ｊ４を
形成する。そののちｐＨ層とＮ１２層、およびＰ　ｚｔ
層とＮ０層′に跨がって電極金属Ｔ、、Ｔ、を設け、ま
たＮ４層と２３層に跨がって電極金属Ｔ３を設けて、Ｎ
型ベースと、その一部が短絡されたＰ型エミッタを一つ
の電極とし、これをＰ型半導体共通基板の一面に一部、
他面に２箇形成した、第４図に示す等価回路をもつ複合
素子を構成したものである。

即ち電極Ｔ、とＴ３およびＴ！とＴ３間に半導体基板Ｐ
３を共通とするサイリスタａと、これと逆極性のサイリ
スタｂを備えた双方向性の２端子サイリスタＡおよびサ
イリスタａ゛　とこれと逆極性のサイリスクｂ゛を備え
た双方向性２端子サイリスタＢとよりなる複合素子とし
たものである。

そして第５図のように本発明素子Ｃの電極Ｔｌ１Ｔ２を
線路Ｌ＋、Ｌｔに接続し、電極Ｔ、を接地して使用す′
ることにより、第１図で前記したサージ防護回路と同等
の作用が得られるようにして、第２図により前記したサ
ージ防護素子の特性のばらつきにもとづく難点の解決を
図ったものである。

なお第４図においてサイリスタａとす、ａ”とｂｏおよ
びｂとｂｏを結んだ抵抗ＲＩ＋　Ｒｚ＋　Ｒ３１Ｒ４＋
Ｒ２とＲＩＺ　Ｒ１’＋　Ｒｚ’＋　Ｒ４’＋　Ｒ％゛
およびＲ？　＋Ｒ，は第３図における各層の等価的な横
方向抵抗を示す。また抵抗Ｒ，，ＲｔとＲ’ｓ、Ｒａ間
およびＲＩ’＋　　Ｒｚ’＋　　Ｒ３Ｚ　　Ｒ４°間の
ツェナダイオードＺ　ｌ、　Ｚ　ｚは、動作に関係する
逆方向接合Ｊ、□とＪ、の耐圧を表すもので、図中の参
照符号は第３図の同一符号部分に対応する。

次に本発明によるサージ防護作用を説明する。

第５図において接地已に対して電極Ｔ、と１２間にＴ、
からＴｔ力方向電流を流す方向のサージ電圧が印加され
た場合の動作について考える。印加されたサージ電圧の
レベルが時間と共に上昇して、接合ＪＩｚの耐圧（第４
図のツェナダイオードＺ、の降伏電圧）を越えて電流が
増加すると、第３図中の実線矢印のように、２０層から
接合Ｊｌ！に向かって正孔の注入がおこり、Ｎ４層から
接合Ｊ、ｔに向けて第３図中の点線矢印のように電子の
流入がおこる。このため従来の２端子双方向性サイリス
タと同様に、接合Ｊｌ□（第４図のツェナダイオードＺ
゛、）がブレークダウンし、これによりゲート電流■、
がサイリスタａのＮ１□層より流出して共通基板Ｐ３に
流入し、電極Ｔ　Ｉ、　Ｔ　ｘ間即ちすイリスタａが第
６図のようにオンに移行する。

一方このとき、電極Ｔ２と１３間にＴ２からＴ３の方向
に電流を流す方向の電圧が印加されているとすれば、上
記のように共通基板Ｐ３には既にＮ４層から電子の注入
が行われて、第４図のサイリスタａ゛の共通基ＦｉＰ　
！　（ベース）にはゲート電流が流入している。このた
め、端子Ｔ！とＴ１間の印加電圧が接合Ｊｔ２の耐圧（
第４図のツェナダイオードＺｚの降伏電圧）以下であっ
ても、端子Ｔ２とＴ１間、即ち第４図のサイリスタａ゛
はサイリスタａのオンに従属追随してオンに移行する。

次に前記のように電極Ｔ、とＴ１間がオン状態で、上記
と逆に電極Ｔ２とＴ５間にＴ３からＴ２方向に電流を流
す電圧が印加されている場合を考える。この場合にはサ
イリスタｂ’が動作を受は持つことになるが、サイリス
タａのオン移行により、サイリスタｂ゛のゲート電流が
共通板Ｐ、に流入し、Ｎ４層から流出することになる。

従って電極Ｔ３と１２間が接合Ｊ、の耐圧以下であって
もオンに移行してサイリスタｂ′はサイリスクａに追随
して従属動作する。このような動作は電極Ｔ、、Ｔ、を
逆にした場合、或いは電圧印加方向を逆にした場合にも
同様に成立することは以上から明らかである。

従ってサイリスタＡ、Ｂ間に耐圧その他の特性の不揃い
があっても、縦サージが印加されたとき、サイリスクＡ
、Ｂは殆ど同時にオンとなって線路り、、Ｌ！を接地す
る。従って第２図によって前記した素子（１）（２）（
３）を使用した防護回路のように、被保護電子回路Ｇに
サージ電圧が加えられることがなく、従来回路の難点は
一掃される。

これに加えて本発明では基板をサイリスタＡとＢに共用
している。このため製造に当たって基板両端面の各層の
作成プロセスを同時とすれば、サイリスタＡ、Ｂの耐圧
は実質的に同じであり、サイリスタＡ、Ｂの各層におけ
る不純物濃度分布。

厚さ、幾何学的配置などを同一にし、特性を同じにする
ことも極めて容易である。従って更に動作が確実になる
ばかりか、製造が簡単であり、しかも２箇の双方向性２
端子サイリスクの複合素子であるので、サージ防護回路
の構成は従来のものに比べて小型となり、しかも経済的
となる。なお本発明デバイスは導電型をＮＰＮＰＮとし
て構成でき、また、シリコンなど所望の半導体材料を用
いて構成できることは説明するまでもない。

以上本発明の一実施例について説明したが、第３図の実
施例と導電型が逆であって電極配置の異なるもの、或い
は被保護回路の入力側と出力側の両側から侵入するサー
ジに対する防護を１箇のデバイスで行いうるちのなど、
第３図の原理的構成をもとにした各種の変形例が考えら
れる。

第７図（ａ）（ｂ）は第３図と導電型を逆とし、かつ電
極配置を異ならせたものの例を示す模式的断面図、第８
図はその等価回路であって、構造的には接合Ｊ、で分離
されたエミッタ短絡型Ｎ＋１ＰＢＮ３．ｐｔｔＮｔ、型
双方向サイリスクであって、その動作は原理的に第３図
の実施例のものと同一である０次にその動作について説
明する。

電極Ｔ、とＴ２にＴＩからＴ８の方向に電流を流す方向
のサージ電圧が印加された場合を考える。

サージ電圧が上昇して接合Ｊｔ□のブレークオーバ電圧
を越えて電流が増加すると、Ｎ□層から電子（第８図中
の点線）Ｐａｔ層から正札の注入（第８図中の実線）が
おきる。電流が更に増加するとＮ３層の横方向抵抗のた
めＮ３層の左端か右端に比べて高電位となる。この場合
Ｔ　＋　、　Ｔ　ｚ間の電圧電流特性は第９図のように
なる。一方、２４層は金属電極で短絡されているため左
端に対し右端が正にバイアスされることになり、その逆
耐圧は第９図のＶ、であるから、電流が増加すると、電
流は接合Ｊ、を通ってＰ４Ｔ３Ｐ４と分流するようにな
る。その結果２４層の右端から接合Ｊ、に対して正孔の
注入（第７図中の実線）が起こり、Ｎｆ４直下の２４層
の横方向のため、Ｎ１４層から接合Ｊ。

の左端に対し、電子の注入（第８図中の点線）を生じて
これが増加する。その、結果電極Ｔ、から１２間、ＴＩ
から１３間がオン状態に移行し、横方向サイリスタであ
るＴ、、Ｔ、間は、Ｔ、→Ｔ３→Ｔｔの経路で縦方向サ
イリスタとして働く。即ち第８図（ハ）の等価回路にお
いて、ツェナダイオードＺ２のブレークダウンによりサ
イリスタｂの２０層とＮ３層、およびサイリスタｂの２
４層にゲート電流が流入することにより、ｂがオンに移
行し、次にｂからａにオン状態が移行して従属動作が行
われる。なおこの場合ＴＩ、Ｔ２間は第３図の実施例が
縦方向サイリスタであるに対して横方向サイリスクであ
るから、単に接合Ｊ、によって分離されただけであれば
電流耐量が少なくサージ防護デバイスとしては適しない
。しかし前記のように電極Ｔ　、Ｔ　ｚ間は結果的にＴ
、→Ｔ、→Ｔｔの経路で縦方向サイリスタとして働くの
で、防護に十分な大きな電流耐量を持つことになる。第
８図（ａ）は本発明の範囲内でＮ３４層を設け、これを
仲介とすることによりオンへの移行を容易とした例であ
る。

次に第１０図は第１１図のように被防護電子回路Ｇの入
力側線路Ｌ　＋　、　Ｌ　ｔと、出力側線路Ｌ２＋Ｌ４
からの侵入サージに対する防護を１箇で行える本発明デ
バイスの例である。従来は第１２図のように双方向性２
端子サイリスタ（１）（２）（３）（４）を用いて行っ
ている。しかしこれでは例えば線路り、からサージが侵
入したとき、各サイリスクに特性に不揃いがあり例えば
サイリスタ（１）が動作せず、サイリスク（３）のみが
動作したときには、サージ電流が電子回路Ｇを流れるこ
とから破壊を招くおそれがある。

しかし第１θ図（ａ）に示す上面図、（ｂ）図に示すそ
のＡ−Ａ’　断面図および（Ｃ）図に示す下面図（（ａ
）（Ｃ）図においては電極金属を省略している）のよう
に、共通半導体基板Ｐ層の上部端側に対称的に４箇のＰ
層を形成した４箇のＮ層を設け、また共通基板であるＰ
Ｊｉの下部端側には１箇のＮ層とＰＮを設けて縦方向相
互作用の大きい複合素子とすれば、第１２図におけるサ
イリスク（３）の動作に追随してサイリスク（１）を従
属動作させる動作をもたせることができるので、電子回
路Ｇの破壊のおそれをな（すことができる。

なお以上の実施例においては説明を省略したが、実際の
デバイスにおいては耐圧保証や信頬度の確保などのため
、従来の双方向性２端子サイリスクにおけるようにチャ
ネルにストッパ等の構造が採用される。第１３図は第３
図に示した３極デバイスに、Ｐ＋層を設けてチャネルス
トッパを適用した例である。なおＩは絶縁膜である。

（発明の効果） 以上の説明から明らかなように本発明によれば、従来の
サージ防護回路のように特性のばらっそによる問題を解
消できる小型、経済的なサージ防護デバイスを提供でき
る。

た本発明の一実施例図である。

Claims (1)

【特許請求の範囲】
1. 　Ｎ型（Ｐ型）ベースとその一部が短絡されたＰ型（Ｎ
   型）エミッタを一つの電極とし、この電極をＰ型（Ｎ型
   ）半導体共通基板の一面に一箇、他面に所要複数箇形成
   したことを特徴とするサージ防護デバイス。