JPH06139915A - 過電圧過電流に対する保護装置 - Google Patents
過電圧過電流に対する保護装置Info
- Publication number
- JPH06139915A JPH06139915A JP28624692A JP28624692A JPH06139915A JP H06139915 A JPH06139915 A JP H06139915A JP 28624692 A JP28624692 A JP 28624692A JP 28624692 A JP28624692 A JP 28624692A JP H06139915 A JPH06139915 A JP H06139915A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- terminal
- junction
- overcurrent
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Protection Of Static Devices (AREA)
- Fuses (AREA)
Abstract
(57)【要約】
【目的】 微小電流の過電圧に対しても、微小電圧の過
電流に対しても有効に半導体回路などを保護する過電圧
過電流に対する保護装置を提供する。 【構成】 第１端子と第２端子とのあいだに過電流に対
し溶断するヒューズＢが接続され、第１端子と第３端子
とのあいだに半導体接合部Ａが接続され、半導体接合部
Ａはｐ+ 型領域５ａ、５ｂ、５ｃとｎ型領域４ａ、４
ｂ、４ｃ、４ｄの交互の接合体で形成されている。
電流に対しても有効に半導体回路などを保護する過電圧
過電流に対する保護装置を提供する。 【構成】 第１端子と第２端子とのあいだに過電流に対
し溶断するヒューズＢが接続され、第１端子と第３端子
とのあいだに半導体接合部Ａが接続され、半導体接合部
Ａはｐ+ 型領域５ａ、５ｂ、５ｃとｎ型領域４ａ、４
ｂ、４ｃ、４ｄの交互の接合体で形成されている。
Description
【０００１】
【産業上の利用分野】本発明は過電圧過電流に対する保
護装置に関する。さらに詳しくは、外部からのサージな
どの過大な電圧および過大な電流の双方に対し、半導体
回路などを保護するための過電圧過電流に対する保護装
置に関する。
護装置に関する。さらに詳しくは、外部からのサージな
どの過大な電圧および過大な電流の双方に対し、半導体
回路などを保護するための過電圧過電流に対する保護装
置に関する。
【０００２】
【従来の技術】従来、半導体回路などを外部からの過大
な電圧や電流から保護するため、鉛合金や金線などから
なるヒューズやツェナーダイオードの逆耐圧を利用した
ものが用いられている。
な電圧や電流から保護するため、鉛合金や金線などから
なるヒューズやツェナーダイオードの逆耐圧を利用した
ものが用いられている。
【０００３】すなわち、ヒューズは半導体回路などと直
列に接続しておき、過大な電流が流れたばあいに溶断し
て半導体回路を保護するものである。また、ツェナーダ
イオードは半導体回路などと並列に逆方向に接続してお
き、動作電圧程度では逆方向に接続されているため、半
導体回路などに何ら影響を与えず、動作電圧より高い電
圧が印加されたばあいには、ダイオードの逆方向のブレ
ークダウンを利用して高電圧を吸収するものである。
列に接続しておき、過大な電流が流れたばあいに溶断し
て半導体回路を保護するものである。また、ツェナーダ
イオードは半導体回路などと並列に逆方向に接続してお
き、動作電圧程度では逆方向に接続されているため、半
導体回路などに何ら影響を与えず、動作電圧より高い電
圧が印加されたばあいには、ダイオードの逆方向のブレ
ークダウンを利用して高電圧を吸収するものである。
【０００４】
【発明が解決しようとする課題】前記ヒューズによる保
護は、サージ電圧のように電流が殆ど流れないで高電圧
が印加されるばあいには、半導体回路などが充分に保護
されず、回路装置内に高電圧が加わって、放電して不良
が発生するという問題がある。
護は、サージ電圧のように電流が殆ど流れないで高電圧
が印加されるばあいには、半導体回路などが充分に保護
されず、回路装置内に高電圧が加わって、放電して不良
が発生するという問題がある。
【０００５】また、ツェナーダイオードのブレークダウ
ンを利用するものでは、ブレーク電圧より低い電圧の過
電流に対しては保護されない。ツェナーダイオードをバ
ックツウバックで用いるばあい、数個のダイオードを直
列に連結しなければならないという問題がある。
ンを利用するものでは、ブレーク電圧より低い電圧の過
電流に対しては保護されない。ツェナーダイオードをバ
ックツウバックで用いるばあい、数個のダイオードを直
列に連結しなければならないという問題がある。
【０００６】本発明の目的は、このような問題を解決し
て、低電圧で過電流のノイズ入力に対しても、また高電
圧で微小電流のノイズ入力に対しても、有効に半導体回
路などを保護する過電圧過電流に対する保護装置を提供
することにある。
て、低電圧で過電流のノイズ入力に対しても、また高電
圧で微小電流のノイズ入力に対しても、有効に半導体回
路などを保護する過電圧過電流に対する保護装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明の過電圧過電流に
対する保護装置は、ｐ型領域とｎ型領域が交互に接合さ
れて少なくとも一組のｐｎ接合とｎｐ接合が形成される
半導体接合部と、過電流に対して溶断するヒューズとか
らなり、該ヒューズの両端がそれぞれ第１端子および第
２端子として導出され、前記半導体接合部の一端側が前
記第１端子もしくは第２端子またはそのあいだに接続さ
れ、該半導体接合部の他端側が第３端子として導出され
ていることを特徴とする。
対する保護装置は、ｐ型領域とｎ型領域が交互に接合さ
れて少なくとも一組のｐｎ接合とｎｐ接合が形成される
半導体接合部と、過電流に対して溶断するヒューズとか
らなり、該ヒューズの両端がそれぞれ第１端子および第
２端子として導出され、前記半導体接合部の一端側が前
記第１端子もしくは第２端子またはそのあいだに接続さ
れ、該半導体接合部の他端側が第３端子として導出され
ていることを特徴とする。
【０００８】また、前記半導体接合部をポリシリコンで
形成すれば、逆耐圧は低くなるが製造プロセスが簡単で
容易に製造できる。
形成すれば、逆耐圧は低くなるが製造プロセスが簡単で
容易に製造できる。
【０００９】さらに、ヒューズとしてアルミニウム配線
などにより半導体基板上に形成すれば、半導体接合部の
製造プロセスと同様に形成でき、容易に製造できる。
などにより半導体基板上に形成すれば、半導体接合部の
製造プロセスと同様に形成でき、容易に製造できる。
【００１０】
【作用】本発明の保護装置によれば、過電流に対し溶断
するヒューズと、ｐ型領域とｎ型領域が交互に接合さ
れ、ｐｎ接合とｎｐ接合を少なくとも一組有する半導体
接合部を具備し、ヒューズの両端子である第１端子と第
２端子を保護すべき半導体回路などに直列に接続し、半
導体接合部の第３端子を並列に接続できるようにされて
いるため、低電圧過電流に対してはヒューズが溶断して
半導体回路などを保護し、微小電流過電圧に対しては半
導体接合部でショートして半導体回路などを保護する。
そのため、いかなる過電圧、過電流のノイズに対しても
有効に半導体回路などを保護できる。
するヒューズと、ｐ型領域とｎ型領域が交互に接合さ
れ、ｐｎ接合とｎｐ接合を少なくとも一組有する半導体
接合部を具備し、ヒューズの両端子である第１端子と第
２端子を保護すべき半導体回路などに直列に接続し、半
導体接合部の第３端子を並列に接続できるようにされて
いるため、低電圧過電流に対してはヒューズが溶断して
半導体回路などを保護し、微小電流過電圧に対しては半
導体接合部でショートして半導体回路などを保護する。
そのため、いかなる過電圧、過電流のノイズに対しても
有効に半導体回路などを保護できる。
【００１１】また本発明による保護装置の半導体接合部
はｐ型領域とｎ型領域を多段に接合して形成しているた
め、半導体回路などの動作電圧に応じて多段の数を増や
すことにより、高い耐圧のものを形成でき、面積の小さ
なチップで高耐圧の保護装置を形成できる。
はｐ型領域とｎ型領域を多段に接合して形成しているた
め、半導体回路などの動作電圧に応じて多段の数を増や
すことにより、高い耐圧のものを形成でき、面積の小さ
なチップで高耐圧の保護装置を形成できる。
【００１２】
【実施例】つぎに図面を参照しながら本発明について説
明する。図１は、本発明の過電圧、過電流に対する保護
装置（以下、保護装置という）の一実施例を示す正面
図、図２は図１の保護装置のII−II線断面図、図３は図
１の半導体接合部の要部拡大図、図４は図１の半導体接
合部の電圧−電流特性を示すグラフ、図５〜７はそれぞ
れ本発明の半導体接合部の他の実施例を示す要部拡大
図、図８は本発明の半導体接合部のさらに他の実施例を
示す断面説明図、図９は本発明の半導体接合部のさらに
他の実施例を示す断面説明図である。
明する。図１は、本発明の過電圧、過電流に対する保護
装置（以下、保護装置という）の一実施例を示す正面
図、図２は図１の保護装置のII−II線断面図、図３は図
１の半導体接合部の要部拡大図、図４は図１の半導体接
合部の電圧−電流特性を示すグラフ、図５〜７はそれぞ
れ本発明の半導体接合部の他の実施例を示す要部拡大
図、図８は本発明の半導体接合部のさらに他の実施例を
示す断面説明図、図９は本発明の半導体接合部のさらに
他の実施例を示す断面説明図である。
【００１３】本発明の保護装置の一実施例は図１〜３に
示されるように構成される。すなわち、本発明の保護装
置は半導体接合部ＡとヒューズＢとからなっている。
示されるように構成される。すなわち、本発明の保護装
置は半導体接合部ＡとヒューズＢとからなっている。
【００１４】本実施例による半導体接合部は、たとえば
ｐ型半導体基板１の上層のｐ型エピタキシャル層２にｐ
+ 型領域５が形成され、その中にｎ型領域４ａ、４ｂ、
４ｃ、４ｄが形成され、ｎ型領域４ａ、４ｂ、４ｃ、４
ｄのあいだのｐ型領域５ａ、５ｂ、５ｃとの接合面にｐ
ｎ接合またはｎｐ接合３が形成されている。
ｐ型半導体基板１の上層のｐ型エピタキシャル層２にｐ
+ 型領域５が形成され、その中にｎ型領域４ａ、４ｂ、
４ｃ、４ｄが形成され、ｎ型領域４ａ、４ｂ、４ｃ、４
ｄのあいだのｐ型領域５ａ、５ｂ、５ｃとの接合面にｐ
ｎ接合またはｎｐ接合３が形成されている。
【００１５】前記エピタキシャル層２の表面には、ＣＶ
Ｄ法によるＳｉＯ２膜６が設けられ、さらにその表面に
ＳｉＮ膜８が形成されている。そして第１のｎ型領域４
ａおよび第４のｎ型領域４ｄの上方のＳｉＯ２膜６およ
びＳｉＮ膜８が一部除去されて開口部７ｃ，７ｂが形成
され、ボンディングパッド９ｃ、９ｂが形成されてい
る。ボンディングパッド９ｂは、開口部７ｂからアルミ
ニウム配線10により導出されて離間したＳｉＮ膜８の表
面の適当な位置に形成されている。そして、ボンディン
グパッド９ｃおよび９ｂの上部にはボンディングワイヤ
11ｃ，11ｂが接続され、外部リードに接続されてそれぞ
れ第３端子と第２端子とされている。
Ｄ法によるＳｉＯ２膜６が設けられ、さらにその表面に
ＳｉＮ膜８が形成されている。そして第１のｎ型領域４
ａおよび第４のｎ型領域４ｄの上方のＳｉＯ２膜６およ
びＳｉＮ膜８が一部除去されて開口部７ｃ，７ｂが形成
され、ボンディングパッド９ｃ、９ｂが形成されてい
る。ボンディングパッド９ｂは、開口部７ｂからアルミ
ニウム配線10により導出されて離間したＳｉＮ膜８の表
面の適当な位置に形成されている。そして、ボンディン
グパッド９ｃおよび９ｂの上部にはボンディングワイヤ
11ｃ，11ｂが接続され、外部リードに接続されてそれぞ
れ第３端子と第２端子とされている。
【００１６】叙上のように構成される半導体接合部は、
ｎ型領域およびｐ+ 型領域が交互に形成されることによ
り、複数個のダイオードがバックツウバックに配置され
た構造になっている。したがって、双方向ツェナーダイ
オードとして機能する。たとえば、図４に示されるよう
に比較的低い電圧がｐｎ接合３に印加されているときは
電流はほとんど流れない（区間Ｃ）。しかし、ある電圧
Ｖ１以上（または−Ｖ１以下）の電圧が印加されれば、
ツェナー降伏が起こり、ｐｎ接合部３内部に電流が大量
に流れ出す（区間Ｄ）。これにより、高電圧の印加をス
トップさせることができ、保護されるべき半導体回路な
どの破壊を防止できる。このｐｎ接合部が多数形成され
ればされる程前記降状電圧Ｖ１は高くなり、目的に応じ
てｐｎ接合の段数が決められる。
ｎ型領域およびｐ+ 型領域が交互に形成されることによ
り、複数個のダイオードがバックツウバックに配置され
た構造になっている。したがって、双方向ツェナーダイ
オードとして機能する。たとえば、図４に示されるよう
に比較的低い電圧がｐｎ接合３に印加されているときは
電流はほとんど流れない（区間Ｃ）。しかし、ある電圧
Ｖ１以上（または−Ｖ１以下）の電圧が印加されれば、
ツェナー降伏が起こり、ｐｎ接合部３内部に電流が大量
に流れ出す（区間Ｄ）。これにより、高電圧の印加をス
トップさせることができ、保護されるべき半導体回路な
どの破壊を防止できる。このｐｎ接合部が多数形成され
ればされる程前記降状電圧Ｖ１は高くなり、目的に応じ
てｐｎ接合の段数が決められる。
【００１７】また、図１に示されるように、本実施例に
よるヒューズＢは金線21がボンディングパッド９ａと９
ｂのあいだに接続され、それぞれワイヤボンディングな
どで外部リードに接続されて第１端子、第２端子とされ
ている。この金線21は保護されるべき半導体回路などの
電流値に応じて太さが決められ、ある一定以上の電流が
入力されたばあいには溶断するようになっている。ま
た、金線21のパターンによっても破壊耐量は決定され
る。このヒューズＢは金線21でなくも、アルミニウムな
どの配線膜で半導体プロセスの一環として形成すること
もでき、また鉛合金などの低融点金属材料で形成するこ
ともできる。
よるヒューズＢは金線21がボンディングパッド９ａと９
ｂのあいだに接続され、それぞれワイヤボンディングな
どで外部リードに接続されて第１端子、第２端子とされ
ている。この金線21は保護されるべき半導体回路などの
電流値に応じて太さが決められ、ある一定以上の電流が
入力されたばあいには溶断するようになっている。ま
た、金線21のパターンによっても破壊耐量は決定され
る。このヒューズＢは金線21でなくも、アルミニウムな
どの配線膜で半導体プロセスの一環として形成すること
もでき、また鉛合金などの低融点金属材料で形成するこ
ともできる。
【００１８】本発明の保護装置はこのような構成になっ
ており、第１端子と第２端子が保護されるべき半導体回
路などと直列になるように接続され、第１端子と第３端
子が保護されるべき半導体回路などと並列になるように
接続されれば、低電圧で過電流が入力されたときはヒュ
ーズＢが溶断して半導体回路などが保護され、微小電流
で過電圧が入力されたときは半導体接合部Ａで短絡され
て半導体回路などが保護される。
ており、第１端子と第２端子が保護されるべき半導体回
路などと直列になるように接続され、第１端子と第３端
子が保護されるべき半導体回路などと並列になるように
接続されれば、低電圧で過電流が入力されたときはヒュ
ーズＢが溶断して半導体回路などが保護され、微小電流
で過電圧が入力されたときは半導体接合部Ａで短絡され
て半導体回路などが保護される。
【００１９】前記実施例では矩形形状にｐ+ 型領域また
はｎ型領域を形成しているが、円形状や直線状に形成さ
れてもよく、また図５に示されるように、角部に円弧部
12を設けたり、図６に示されるように、角部に面取り部
13を設けると一層耐圧を向上させることができる。ま
た、円弧部12または面取り部13により角部に電界を集中
させないことによってＳｉＮ膜８（図２参照）の応力を
分散させることができ、過電流破壊などが防止でき、信
頼性が向上する。
はｎ型領域を形成しているが、円形状や直線状に形成さ
れてもよく、また図５に示されるように、角部に円弧部
12を設けたり、図６に示されるように、角部に面取り部
13を設けると一層耐圧を向上させることができる。ま
た、円弧部12または面取り部13により角部に電界を集中
させないことによってＳｉＮ膜８（図２参照）の応力を
分散させることができ、過電流破壊などが防止でき、信
頼性が向上する。
【００２０】さらに、図７に示されるように、ｐ+ 型領
域５ａ、５ｂ、５ｃ…とｎ型領域４ａ、４ｂ、４ｃ…の
接合面を波状に構成することにより、ｐｎ接合３の面積
が増大し、耐圧が向上する。
域５ａ、５ｂ、５ｃ…とｎ型領域４ａ、４ｂ、４ｃ…の
接合面を波状に構成することにより、ｐｎ接合３の面積
が増大し、耐圧が向上する。
【００２１】つぎに半導体接合部のさらに他の実施例を
説明する。図８に示されるように、ｎ形半導体基板14の
上のｎ+ 形エピタキシャル層15の離間した位置にイオン
注入などにより２つのｐ型領域16ｃ，16ｂが形成され、
ｎ+ 型エピタキシャル層15の一部およびｐ型領域16ｃ，
16ｂによってｐｎ接合およびｎｐ接合が形成されたもの
である。
説明する。図８に示されるように、ｎ形半導体基板14の
上のｎ+ 形エピタキシャル層15の離間した位置にイオン
注入などにより２つのｐ型領域16ｃ，16ｂが形成され、
ｎ+ 型エピタキシャル層15の一部およびｐ型領域16ｃ，
16ｂによってｐｎ接合およびｎｐ接合が形成されたもの
である。
【００２２】また、前記各実施例ではｐｎ、ｎｐ接合を
横方向に形成する例を示したが、図９に示されるよう
に、半導体基板17内部に縦方向にｎ型領域18およびｐ型
領域19を交互に積層し、上下の端面に電極板20ｃ，20ｂ
が設けられてなる構造でもよい。
横方向に形成する例を示したが、図９に示されるよう
に、半導体基板17内部に縦方向にｎ型領域18およびｐ型
領域19を交互に積層し、上下の端面に電極板20ｃ，20ｂ
が設けられてなる構造でもよい。
【００２３】なお、前述の各実施例では一例として、半
導体基板、エピタキシャル層およびｎ型、ｐ型の導電型
を決めたが、それぞれ逆の導電型で形成してもよい。ま
たｐ型領域とｎ型領域の接合段数は、使用目的の耐圧に
応じて適宜決められる。
導体基板、エピタキシャル層およびｎ型、ｐ型の導電型
を決めたが、それぞれ逆の導電型で形成してもよい。ま
たｐ型領域とｎ型領域の接合段数は、使用目的の耐圧に
応じて適宜決められる。
【００２４】さらに、半導体接合部は必ずしも半導体単
結晶基板を使用しなくても、ポリシリコンで形成するこ
とができる。単結晶Ｓｉでの静電破壊耐量は約800 Ｖ程
度であるのに対し、ポリシリコンでは約400 Ｖ程度と低
いが、製造工程が簡単で、簡易に製造するばあいに適し
ている。
結晶基板を使用しなくても、ポリシリコンで形成するこ
とができる。単結晶Ｓｉでの静電破壊耐量は約800 Ｖ程
度であるのに対し、ポリシリコンでは約400 Ｖ程度と低
いが、製造工程が簡単で、簡易に製造するばあいに適し
ている。
【００２５】
【発明の効果】本発明による保護装置は、過電流により
溶断するヒューズと、過電圧のばあいに短絡する半導体
接合部とを具備しているため、低電圧過電流に対しても
微小電流高電圧に対しても遮断することができ、有効に
半導体回路などを保護することができる。
溶断するヒューズと、過電圧のばあいに短絡する半導体
接合部とを具備しているため、低電圧過電流に対しても
微小電流高電圧に対しても遮断することができ、有効に
半導体回路などを保護することができる。
【００２６】さらに本発明によれば、半導体接合部をｐ
型領域とｎ型領域の連続接合で形成しているため、段数
を増やすことにより保護すべき過電圧を設定でき、高電
圧で使用する装置の保護にも適用できる。
型領域とｎ型領域の連続接合で形成しているため、段数
を増やすことにより保護すべき過電圧を設定でき、高電
圧で使用する装置の保護にも適用できる。
【図１】本発明の保護装置の一実施例を示す正面図であ
る。
る。
【図２】図１の保護装置のII−II線断面図である。
【図３】図１の半導体接合部の要部拡大図である。
【図４】図１の半導体接合部の電圧−電流特性を示すグ
ラフである。
ラフである。
【図５】本発明の半導体接合部の他の実施例を示す要部
拡大図である。
拡大図である。
【図６】本発明の半導体接合部のさらに他の実施例を示
す要部拡大図である。
す要部拡大図である。
【図７】本発明の半導体接合部のさらに他の実施例を示
す要部拡大図である。
す要部拡大図である。
【図８】本発明の半導体接合部のさらに他の実施例を示
す断面説明図である。
す断面説明図である。
【図９】本発明の半導体接合部のさらに他の実施例を示
す断面説明図である。
す断面説明図である。
１ 半導体基板 ３ ｐｎ接合 ４ ｎ型領域 ５ ｐ+ 型領域 ９ａ 第１のボンディングパッド（第１端子） ９ｂ 第２のボンディングパッド（第２端子） ９ｃ 第３のボンディングパッド（第３端子） 21 金線 Ａ 半導体接合部 Ｂ ヒューズ
Claims (3)
- 【請求項１】 ｐ型領域とｎ型領域が交互に接合されて
少なくとも一組のｐｎ接合とｎｐ接合が形成される半導
体接合部と、過電流に対して溶断するヒューズとからな
り、該ヒューズの両端がそれぞれ第１端子および第２端
子として導出され、前記半導体接合部の一端側が前記第
１端子もしくは第２端子またはそのあいだに接続され、
該半導体接合部の他端側が第３端子として導出されてな
る過電圧過電流に対する保護装置。 - 【請求項２】 前記半導体接合部がポリシリコンで形成
されてなる請求項１記載の保護装置。 - 【請求項３】 前記ヒューズが半導体基板上にアルミニ
ウム配線により形成されてなる請求項１記載の保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28624692A JPH06139915A (ja) | 1992-10-23 | 1992-10-23 | 過電圧過電流に対する保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28624692A JPH06139915A (ja) | 1992-10-23 | 1992-10-23 | 過電圧過電流に対する保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139915A true JPH06139915A (ja) | 1994-05-20 |
Family
ID=17701881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28624692A Pending JPH06139915A (ja) | 1992-10-23 | 1992-10-23 | 過電圧過電流に対する保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139915A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011103484A (ja) * | 2011-01-24 | 2011-05-26 | Rohm Co Ltd | 半導体装置 |
| US8169049B2 (en) | 2008-07-01 | 2012-05-01 | Kabushiki Kaisha Toshiba | Semiconductor device with fuse portion |
| JP2012513078A (ja) * | 2008-12-22 | 2012-06-07 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 半導体チップのパッケージおよびこの製造方法 |
| WO2016027563A1 (ja) * | 2014-08-22 | 2016-02-25 | トヨタ自動車株式会社 | 電流遮断装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633879A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Propective diode |
| JPS5719930A (en) * | 1980-07-11 | 1982-02-02 | Seiko Instr & Electronics | Fuse memory and method of producing same |
| JPS6214835B2 (ja) * | 1981-04-30 | 1987-04-03 | Kawai Musical Instr Mfg Co | |
| JPS6312152B2 (ja) * | 1983-02-22 | 1988-03-17 | Metallurgie Hoboken | |
| JPH01202867A (ja) * | 1988-02-08 | 1989-08-15 | Nec Corp | 半導体装置 |
-
1992
- 1992-10-23 JP JP28624692A patent/JPH06139915A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633879A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Propective diode |
| JPS5719930A (en) * | 1980-07-11 | 1982-02-02 | Seiko Instr & Electronics | Fuse memory and method of producing same |
| JPS6214835B2 (ja) * | 1981-04-30 | 1987-04-03 | Kawai Musical Instr Mfg Co | |
| JPS6312152B2 (ja) * | 1983-02-22 | 1988-03-17 | Metallurgie Hoboken | |
| JPH01202867A (ja) * | 1988-02-08 | 1989-08-15 | Nec Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8169049B2 (en) | 2008-07-01 | 2012-05-01 | Kabushiki Kaisha Toshiba | Semiconductor device with fuse portion |
| JP2012513078A (ja) * | 2008-12-22 | 2012-06-07 | オーストリアマイクロシステムズ アクチエンゲゼルシャフト | 半導体チップのパッケージおよびこの製造方法 |
| US8525331B2 (en) | 2008-12-22 | 2013-09-03 | Ams Ag | Chip design having integrated fuse and method for the production thereof |
| JP2011103484A (ja) * | 2011-01-24 | 2011-05-26 | Rohm Co Ltd | 半導体装置 |
| WO2016027563A1 (ja) * | 2014-08-22 | 2016-02-25 | トヨタ自動車株式会社 | 電流遮断装置 |
| JP2016046092A (ja) * | 2014-08-22 | 2016-04-04 | トヨタ自動車株式会社 | 電流遮断装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5249768B2 (ja) | 低電圧線路を過電圧から保護するための集積回路 | |
| JP3074736B2 (ja) | 半導体装置 | |
| US4811155A (en) | Protection circuit for a semiconductor integrated circuit having bipolar transistors | |
| JPH0372666A (ja) | 半導体集積回路装置 | |
| JPH0832060A (ja) | 半導体集積回路装置およびその製造方法 | |
| US6252256B1 (en) | Overvoltage protection circuit | |
| JPH06139915A (ja) | 過電圧過電流に対する保護装置 | |
| US6556403B1 (en) | Protective element | |
| JP2791067B2 (ja) | モノリシック過電圧保護集合体 | |
| CN109565175B (zh) | 具有嵌入式熔断器的浪涌保护装置 | |
| JPH08181219A (ja) | 半導体集積回路装置 | |
| JP3848350B2 (ja) | 半導体装置 | |
| JP3238825B2 (ja) | 面実装型半導体装置 | |
| US11152327B2 (en) | Semiconductor device with fuse portion comprising wires of different electrical resistance | |
| JPH0778933A (ja) | 半導体装置の内部配線構造 | |
| JPS63239972A (ja) | 半導体装置の入力保護回路 | |
| JPS58202573A (ja) | 半導体集積回路装置 | |
| JPS63240054A (ja) | 半導体装置 | |
| JPH07230733A (ja) | 半導体アレスタ | |
| JPS61295651A (ja) | 半導体入力保護装置 | |
| JP2509300B2 (ja) | 半導体装置の入力回路 | |
| JPH0322401A (ja) | バリスタ | |
| JPS61179576A (ja) | 半導体集積回路装置 | |
| JPH04162471A (ja) | 半導体集積回路 | |
| JP3046423B2 (ja) | サージ防護素子 |