JPH07230733A - 半導体アレスタ - Google Patents
半導体アレスタInfo
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- JPH07230733A JPH07230733A JP1909994A JP1909994A JPH07230733A JP H07230733 A JPH07230733 A JP H07230733A JP 1909994 A JP1909994 A JP 1909994A JP 1909994 A JP1909994 A JP 1909994A JP H07230733 A JPH07230733 A JP H07230733A
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- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/044—Physical layout, materials not provided for elsewhere
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Insulators (AREA)
- Rectifiers (AREA)
Abstract
(57)【要約】
【目的】ダイオードやサイリスタの配列を工夫して小型
化を図りＴ０−９２型やＴ０−２２０型といった樹脂封
止型の小型汎用パッケージへの実装を可能にすること。 【構成】３つの端部と１つの交点を有する第１の金属プ
レート及び第２の金属プレートの該３つの端部と１つの
交点とにそれぞれ４つの接点を設け、前記第１の金属プ
レートと第２の金属プレートとを対向して配置すると共
に、前記第１の金属プレートと第２の金属プレートとの
間の１組の対向する接点間にサイリスタを挟み込み、且
つ、他の３組の対向する接点間に第１のリード、第２の
リード及び第３のリードをそれぞれ介在させ、該第１の
リード、第２のリード及び第３のリードの各一方の面と
前記第１の金属プレートの接点との間、並びに、該第１
のリード、第２のリード及び第３のリードの各他方の面
と前記第２の金属プレートの接点との間に、それぞれダ
イオードを挟み込んで構成したことを特徴とする。
化を図りＴ０−９２型やＴ０−２２０型といった樹脂封
止型の小型汎用パッケージへの実装を可能にすること。 【構成】３つの端部と１つの交点を有する第１の金属プ
レート及び第２の金属プレートの該３つの端部と１つの
交点とにそれぞれ４つの接点を設け、前記第１の金属プ
レートと第２の金属プレートとを対向して配置すると共
に、前記第１の金属プレートと第２の金属プレートとの
間の１組の対向する接点間にサイリスタを挟み込み、且
つ、他の３組の対向する接点間に第１のリード、第２の
リード及び第３のリードをそれぞれ介在させ、該第１の
リード、第２のリード及び第３のリードの各一方の面と
前記第１の金属プレートの接点との間、並びに、該第１
のリード、第２のリード及び第３のリードの各他方の面
と前記第２の金属プレートの接点との間に、それぞれダ
イオードを挟み込んで構成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体アレスタ、詳細
には、直撃雷、誘導雷又は電力線との混触、若しくは機
器内部の短絡や部品故障等によって発生する異常高電圧
から通信機器等を保護する保安装置の一種である半導体
アレスタに関し、特にダイオード・ブリッジ・サイリス
タ型の半導体アレスタに関する。
には、直撃雷、誘導雷又は電力線との混触、若しくは機
器内部の短絡や部品故障等によって発生する異常高電圧
から通信機器等を保護する保安装置の一種である半導体
アレスタに関し、特にダイオード・ブリッジ・サイリス
タ型の半導体アレスタに関する。
【０００２】
【従来の技術】図４は、ダイオード・ブリッジ・サイリ
スタ型の半導体アレスタ（以下「半導体アレスタ」と略
す）の回路図であり、半導体アレスタは、３つの端子
（Ｔ；チップ、Ｅ；アース、Ｒ；リング）、６個のダイ
オード（Ｄ１〜Ｄ６）及び１個の逆阻止２端子サイリス
タ（Ｔ１）を有し、Ｄ１のアノードとＤ２のカソードを
Ｔ端子（又はＲ端子）に、Ｄ３のアノードとＤ４のカソ
ードをＲ端子（又はＴ端子）に、Ｄ６のアノードとＤ５
のカソードをＥ端子に、それぞれ接続するとともに、Ｄ
１、Ｄ３及びＤ６の各カソードをＴ１のアノードに、Ｄ
２、Ｄ４及びＤ５の各アノードをＴ１のカソードに接続
している。
スタ型の半導体アレスタ（以下「半導体アレスタ」と略
す）の回路図であり、半導体アレスタは、３つの端子
（Ｔ；チップ、Ｅ；アース、Ｒ；リング）、６個のダイ
オード（Ｄ１〜Ｄ６）及び１個の逆阻止２端子サイリス
タ（Ｔ１）を有し、Ｄ１のアノードとＤ２のカソードを
Ｔ端子（又はＲ端子）に、Ｄ３のアノードとＤ４のカソ
ードをＲ端子（又はＴ端子）に、Ｄ６のアノードとＤ５
のカソードをＥ端子に、それぞれ接続するとともに、Ｄ
１、Ｄ３及びＤ６の各カソードをＴ１のアノードに、Ｄ
２、Ｄ４及びＤ５の各アノードをＴ１のカソードに接続
している。
【０００３】このような回路構成において、例えば、Ｔ
端子に正極性の異常高電圧が印加された場合を考えてみ
ると、この場合には、Ｄ１、Ｔ１及びＤ５が順バイアス
となり、Ｔ１がターンオンしてＴ端子とＥ端子の間が低
抵抗で接続される。したがって、異常高電圧をＥ端子
（アース）へと逃がすことができ、Ｔ端子に接続された
通信機器等を保護することができる。
端子に正極性の異常高電圧が印加された場合を考えてみ
ると、この場合には、Ｄ１、Ｔ１及びＤ５が順バイアス
となり、Ｔ１がターンオンしてＴ端子とＥ端子の間が低
抵抗で接続される。したがって、異常高電圧をＥ端子
（アース）へと逃がすことができ、Ｔ端子に接続された
通信機器等を保護することができる。
【０００４】図５は、従来の半導体アレスタのパッケー
ジ構造を示す図であり、キャップを取り外した状態を上
から見下ろした図である。１０は絶縁基板であり、この
絶縁基板１０には第１〜第６の金属部材１１〜１６が取
り付けられている。第１の金属部材１１、第２の金属部
材１２、第５の金属部材１５及び第６の金属部材１６
は、何れも絶縁基板１０の表裏を貫通し、絶縁基板１０
の裏面側の第１の金属部材１１はＴ端子（又はＲ端子）
として、同裏面側の第２の金属部材１２はＲ端子（又は
Ｔ端子）として用いられる。また、同裏面側の第５の金
属部材１５と第６の金属部材１６はＥ端子として用いら
れ、又は、互いを接続して何れか一方がＥ端子として用
いられる。
ジ構造を示す図であり、キャップを取り外した状態を上
から見下ろした図である。１０は絶縁基板であり、この
絶縁基板１０には第１〜第６の金属部材１１〜１６が取
り付けられている。第１の金属部材１１、第２の金属部
材１２、第５の金属部材１５及び第６の金属部材１６
は、何れも絶縁基板１０の表裏を貫通し、絶縁基板１０
の裏面側の第１の金属部材１１はＴ端子（又はＲ端子）
として、同裏面側の第２の金属部材１２はＲ端子（又は
Ｔ端子）として用いられる。また、同裏面側の第５の金
属部材１５と第６の金属部材１６はＥ端子として用いら
れ、又は、互いを接続して何れか一方がＥ端子として用
いられる。
【０００５】絶縁基板１０の表面側の第１の金属部材１
１はＤ１のアノード接点とＤ２のカソード接点として、
同表面側の第２の金属部材１２はＤ３のアノード接点と
Ｄ４のカソード接点として用いられ、また、同表面側の
第５の金属部材１５はＤ５のカソード接点として、同表
面側の第６の金属部材１６はＤ６のアノード接点として
用いられる。
１はＤ１のアノード接点とＤ２のカソード接点として、
同表面側の第２の金属部材１２はＤ３のアノード接点と
Ｄ４のカソード接点として用いられ、また、同表面側の
第５の金属部材１５はＤ５のカソード接点として、同表
面側の第６の金属部材１６はＤ６のアノード接点として
用いられる。
【０００６】さらに、第３の金属部材１３はＤ２、Ｄ４
及びＤ５のアノード接点とＴ１のカソード接点として用
いられ、第４の金属部材１４はＤ１、Ｄ３及びＤ６のカ
ソード接点とＴ１のアノード接点として用いられる。
及びＤ５のアノード接点とＴ１のカソード接点として用
いられ、第４の金属部材１４はＤ１、Ｄ３及びＤ６のカ
ソード接点とＴ１のアノード接点として用いられる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体アレスタのパッケージ構造にあっては、図
４の回路構成をそのまま実体配置したものであったた
め、例えば、Ｄ５、Ｔ１及びＤ６が１列に並んでしま
い、この配列長の制限から比較的に大き目のパッケージ
にしか実装できないという問題点があった。
従来の半導体アレスタのパッケージ構造にあっては、図
４の回路構成をそのまま実体配置したものであったた
め、例えば、Ｄ５、Ｔ１及びＤ６が１列に並んでしま
い、この配列長の制限から比較的に大き目のパッケージ
にしか実装できないという問題点があった。
【０００８】そこで、本発明は、ダイオードやサイリス
タの配列を工夫して小型化を図り、例えばＴ０−９２型
やＴ０−２２０型といった樹脂封止型の小型汎用パッケ
ージへの実装を可能にすることを目的とする。
タの配列を工夫して小型化を図り、例えばＴ０−９２型
やＴ０−２２０型といった樹脂封止型の小型汎用パッケ
ージへの実装を可能にすることを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、３つの端部と１つの交点を有する第１の
金属プレート及び第２の金属プレートの該３つの端部と
１つの交点とにそれぞれ４つの接点を設け、前記第１の
金属プレートと第２の金属プレートとを対向して配置す
ると共に、前記第１の金属プレートと第２の金属プレー
トとの間の１組の対向する接点間にサイリスタを挟み込
み、且つ、他の３組の対向する接点間に第１のリード、
第２のリード及び第３のリードをそれぞれ介在させ、該
第１のリード、第２のリード及び第３のリードの各一方
の面と前記第１の金属プレートの接点との間、並びに、
該第１のリード、第２のリード及び第３のリードの各他
方の面と前記第２の金属プレートの接点との間に、それ
ぞれダイオードを挟み込んで構成したことを特徴とす
る。
成するために、３つの端部と１つの交点を有する第１の
金属プレート及び第２の金属プレートの該３つの端部と
１つの交点とにそれぞれ４つの接点を設け、前記第１の
金属プレートと第２の金属プレートとを対向して配置す
ると共に、前記第１の金属プレートと第２の金属プレー
トとの間の１組の対向する接点間にサイリスタを挟み込
み、且つ、他の３組の対向する接点間に第１のリード、
第２のリード及び第３のリードをそれぞれ介在させ、該
第１のリード、第２のリード及び第３のリードの各一方
の面と前記第１の金属プレートの接点との間、並びに、
該第１のリード、第２のリード及び第３のリードの各他
方の面と前記第２の金属プレートの接点との間に、それ
ぞれダイオードを挟み込んで構成したことを特徴とす
る。
【００１０】又は、前記第１の金属プレート及び第２の
金属プレートが、略Ｔ字状、略Ｙ字状又は略矢印状に形
成されていることを特徴とする。又は、前記第１の金属
プレート及び第２の金属プレートと前記サイリスタ及び
ダイオードとの接点部分を封止樹脂で被覆し、該封止樹
脂より前記第１のリード、第２のリード及び第３のリー
ドの外部接続部分を延出したことを特徴とする。
金属プレートが、略Ｔ字状、略Ｙ字状又は略矢印状に形
成されていることを特徴とする。又は、前記第１の金属
プレート及び第２の金属プレートと前記サイリスタ及び
ダイオードとの接点部分を封止樹脂で被覆し、該封止樹
脂より前記第１のリード、第２のリード及び第３のリー
ドの外部接続部分を延出したことを特徴とする。
【００１１】
【作用】本発明では、第１の金属プレートと第２の金属
プレート間にサイリスタが単独で挟み込まれる。したが
って、従来例のようにサイリスタと２個のダイオードが
１列に並ばないから、少なくともサイリスタの厚みに相
当する分だけのパッケージサイズの小型化が図られ、例
えばＴ０−９２型やＴ０−２２０型といった樹脂封止型
の小型汎用パッケージへの実装が可能になる。
プレート間にサイリスタが単独で挟み込まれる。したが
って、従来例のようにサイリスタと２個のダイオードが
１列に並ばないから、少なくともサイリスタの厚みに相
当する分だけのパッケージサイズの小型化が図られ、例
えばＴ０−９２型やＴ０−２２０型といった樹脂封止型
の小型汎用パッケージへの実装が可能になる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る半導体アレスタの一実施例を
示す図であり、同図（ａ）は正面図、同図（ｂ）は側面
図、同図（ｃ）は底面図である。この図において、２０
は３つの端部と１つの交点を有する第１の金属プレー
ト、２１は同じく３つの端部と１つの交点を有する第２
の金属プレートであり、これらの金属プレート２０、２
１は、略Ｔ字状に形成されていると共に、Ｔ字の３つの
端部及びＴ字の縦線と横線との交点に、それぞれ接点２
０ａ〜２０ｄ（第２の金属プレート２１にあっては２１
ａ〜２１ｄ）が設けられている。
する。図１は本発明に係る半導体アレスタの一実施例を
示す図であり、同図（ａ）は正面図、同図（ｂ）は側面
図、同図（ｃ）は底面図である。この図において、２０
は３つの端部と１つの交点を有する第１の金属プレー
ト、２１は同じく３つの端部と１つの交点を有する第２
の金属プレートであり、これらの金属プレート２０、２
１は、略Ｔ字状に形成されていると共に、Ｔ字の３つの
端部及びＴ字の縦線と横線との交点に、それぞれ接点２
０ａ〜２０ｄ（第２の金属プレート２１にあっては２１
ａ〜２１ｄ）が設けられている。
【００１３】第１の金属プレート２０と第２の金属プレ
ート２１は、接点同士が向かい合うように対向配置され
ており、１組の接点（２０ａと２１ａ）間には、はんだ
接合によって、逆阻止２端子サイリスタＴ１（図４参
照）が挟み込まれている。また、他の３組の接点間（２
０ｂと２１ｂ、２０ｃと２１ｃ、２０ｄと２１ｄ）に
は、第１のリード（Ｔ又はＲ端子）２２、第２のリード
（Ｅ端子）２３及び第３のリード（Ｒ又はＴ端子）２４
がそれぞれ非接触で介装されており、これらのリード２
２、２３、２４と前記１組の接点２０ａ、２１ａを除く
各接点２０ｂ、２１ｂ、２０ｃ、２１ｃ、２０ｄ、２１
ｄの間には、はんだ接合によって、ダイオードＤ１〜Ｄ
６（図４参照）がそれぞれ挟み込まれている。
ート２１は、接点同士が向かい合うように対向配置され
ており、１組の接点（２０ａと２１ａ）間には、はんだ
接合によって、逆阻止２端子サイリスタＴ１（図４参
照）が挟み込まれている。また、他の３組の接点間（２
０ｂと２１ｂ、２０ｃと２１ｃ、２０ｄと２１ｄ）に
は、第１のリード（Ｔ又はＲ端子）２２、第２のリード
（Ｅ端子）２３及び第３のリード（Ｒ又はＴ端子）２４
がそれぞれ非接触で介装されており、これらのリード２
２、２３、２４と前記１組の接点２０ａ、２１ａを除く
各接点２０ｂ、２１ｂ、２０ｃ、２１ｃ、２０ｄ、２１
ｄの間には、はんだ接合によって、ダイオードＤ１〜Ｄ
６（図４参照）がそれぞれ挟み込まれている。
【００１４】具体的には、第１のリード２２の一方面と
接点２０ｂの間にはＤ１が、第１のリード２２の他方面
と接点２１ｂの間にはＤ２が、第２のリード２３の一方
面と接点２０ｃの間にはＤ６が、第２のリード２３の他
方面と接点２１ｃの間にはＤ５が、第３のリード２４の
一方面と接点２０ｄの間にはＤ３が、また、第３のリー
ド２４の他方面と接点２１ｄの間にはＤ４が、それぞれ
挟み込まれている。
接点２０ｂの間にはＤ１が、第１のリード２２の他方面
と接点２１ｂの間にはＤ２が、第２のリード２３の一方
面と接点２０ｃの間にはＤ６が、第２のリード２３の他
方面と接点２１ｃの間にはＤ５が、第３のリード２４の
一方面と接点２０ｄの間にはＤ３が、また、第３のリー
ド２４の他方面と接点２１ｄの間にはＤ４が、それぞれ
挟み込まれている。
【００１５】なお、Ｔ１やＤ１〜Ｄ６の極性は次表のと
おりである。 このような構造によれば、第１のリード（Ｔ又はＲ端
子）２２から第２のリード（Ｅ端子）２３までの間に、
Ｄ１、Ｔ１及びＤ５（又はＤ６、Ｔ１及びＤ２）を順方
向に配列できると共に、第３のリード（Ｒ又はＴ端子）
２４から第２のリード（Ｅ端子）２３までの間に、Ｄ
３、Ｔ１及びＤ５（又はＤ６、Ｔ１及びＤ４）を順方向
に配列でき、図４の回路構成を具現化できる。
おりである。 このような構造によれば、第１のリード（Ｔ又はＲ端
子）２２から第２のリード（Ｅ端子）２３までの間に、
Ｄ１、Ｔ１及びＤ５（又はＤ６、Ｔ１及びＤ２）を順方
向に配列できると共に、第３のリード（Ｒ又はＴ端子）
２４から第２のリード（Ｅ端子）２３までの間に、Ｄ
３、Ｔ１及びＤ５（又はＤ６、Ｔ１及びＤ４）を順方向
に配列でき、図４の回路構成を具現化できる。
【００１６】しかも、本実施例では、第１の金属プレー
ト２０と第２の金属プレート２１の間にＴ１を単独で挟
み込むようにしたので、冒頭の従来例と比べ、両プレー
ト２０、２１の間隔を少なくともＴ１の厚み相当分だけ
狭くすることができる。したがって、全体のサイズを抑
えてパッケージ外形（仮想線Ａ）を小さくすることがで
き、例えば、図２（ａ）のＴ０−９２型や図２（ｂ）の
Ｔ０−２２０型といった小型汎用パッケージへの実装が
可能になる。
ト２０と第２の金属プレート２１の間にＴ１を単独で挟
み込むようにしたので、冒頭の従来例と比べ、両プレー
ト２０、２１の間隔を少なくともＴ１の厚み相当分だけ
狭くすることができる。したがって、全体のサイズを抑
えてパッケージ外形（仮想線Ａ）を小さくすることがで
き、例えば、図２（ａ）のＴ０−９２型や図２（ｂ）の
Ｔ０−２２０型といった小型汎用パッケージへの実装が
可能になる。
【００１７】ちなみに、Ｔ０−９２型やＴ０−２２０型
はＪＥＤＥＣ（Joint Electron Devices Engineering C
ouncil）規格のパッケージで、主として電源用レギュレ
ータＩＣなどを封止するために用いられるものである。
何れの型もプラスチック等の封止樹脂３０でモールド
（被覆）された本体から、３本のリード３１〜３３を引
き出して構成する。これらのリード３１〜３３は、図１
における第１のリード２２、第２のリード２３及び第３
のリード２４のダイオードＤ１〜Ｄ６を接続する側の端
部を除いた部分（すなわち外部接続用の端子部分）に相
当する。
はＪＥＤＥＣ（Joint Electron Devices Engineering C
ouncil）規格のパッケージで、主として電源用レギュレ
ータＩＣなどを封止するために用いられるものである。
何れの型もプラスチック等の封止樹脂３０でモールド
（被覆）された本体から、３本のリード３１〜３３を引
き出して構成する。これらのリード３１〜３３は、図１
における第１のリード２２、第２のリード２３及び第３
のリード２４のダイオードＤ１〜Ｄ６を接続する側の端
部を除いた部分（すなわち外部接続用の端子部分）に相
当する。
【００１８】なお、Ｔ０−２２０型はヒートシンク兼用
の取り付け金具３４を有する点でＴ０−９２型と異な
る。上記実施例では、第１の金属プレート及び第２の金
属プレートを略Ｔ字状に形成しているが、これに限るも
のではない。例えば図３（ａ）に示すような略Ｙ字（但
し、下向きのＹ字）状にしたり、図３（ｂ）に示すよう
な略矢印（但し、下向きの矢印）状にしたり、図３
（ｃ）に示すような変形Ｔ字状にしたりしてもよい。要
は、３つの端部Ｔ1 、Ｔ2 、Ｔ3 と１つの交点Ｋ1 を有
する形状であればよい。
の取り付け金具３４を有する点でＴ０−９２型と異な
る。上記実施例では、第１の金属プレート及び第２の金
属プレートを略Ｔ字状に形成しているが、これに限るも
のではない。例えば図３（ａ）に示すような略Ｙ字（但
し、下向きのＹ字）状にしたり、図３（ｂ）に示すよう
な略矢印（但し、下向きの矢印）状にしたり、図３
（ｃ）に示すような変形Ｔ字状にしたりしてもよい。要
は、３つの端部Ｔ1 、Ｔ2 、Ｔ3 と１つの交点Ｋ1 を有
する形状であればよい。
【００１９】
【発明の効果】本発明によれば、第１の金属プレートと
第２の金属プレートの間にサイリスタが単独で挟み込ま
れるので、従来例に比べて、少なくともサイリスタの厚
みに相当する分だけパッケージサイズの小型化を図るこ
とができ、例えばＴ０−９２型やＴ０−２２０型といっ
た樹脂封止型の小型汎用パッケージへの実装を可能にで
きる。
第２の金属プレートの間にサイリスタが単独で挟み込ま
れるので、従来例に比べて、少なくともサイリスタの厚
みに相当する分だけパッケージサイズの小型化を図るこ
とができ、例えばＴ０−９２型やＴ０−２２０型といっ
た樹脂封止型の小型汎用パッケージへの実装を可能にで
きる。
【図１】一実施例の正面図、側面図及び底面図である。
【図２】一実施例を適用して好ましい小型汎用パッケー
ジの一例外観図である。
ジの一例外観図である。
【図３】第１の金属プレート及び第２の金属プレートの
他の形状を示す図である。
他の形状を示す図である。
【図４】ダイオード・ブリッジ・サイリスタ型半導体ア
レスタの回路図である。
レスタの回路図である。
【図５】従来例の構造図である。
Ｄ１〜Ｄ６：ダイオード Ｔ１：サイリスタ ２０：第１の金属プレート ２０ａ〜２０ｄ、２１ａ〜２１ｄ：接点 ２１：第２の金属プレート ２２：第１のリード ２３：第２のリード ２４：第３のリード
Claims (3)
- 【請求項１】３つの端部と１つの交点を有する第１の金
属プレート及び第２の金属プレートの該３つの端部と１
つの交点とにそれぞれ４つの接点を設け、 前記第１の金属プレートと第２の金属プレートとを対向
して配置すると共に、 前記第１の金属プレートと第２の金属プレートとの間の
１組の対向する接点間にサイリスタを挟み込み、且つ、 他の３組の対向する接点間に第１のリード、第２のリー
ド及び第３のリードをそれぞれ介在させ、 該第１のリード、第２のリード及び第３のリードの各一
方の面と前記第１の金属プレートの接点との間、並び
に、該第１のリード、第２のリード及び第３のリードの
各他方の面と前記第２の金属プレートの接点との間に、
それぞれダイオードを挟み込んで構成したことを特徴と
する半導体アレスタ。 - 【請求項２】前記第１の金属プレート及び第２の金属プ
レートが、略Ｔ字状、略Ｙ字状又は略矢印状に形成され
ていることを特徴とする請求項１記載の半導体アレス
タ。 - 【請求項３】前記第１の金属プレート及び第２の金属プ
レートと前記サイリスタ及びダイオードとの接点部分を
封止樹脂で被覆し、 該封止樹脂より前記第１のリード、第２のリード及び第
３のリードの外部接続部分を延出したことを特徴とする
請求項１又は請求項２記載の半導体アレスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1909994A JPH07230733A (ja) | 1994-02-16 | 1994-02-16 | 半導体アレスタ |
| US08/386,907 US5532900A (en) | 1994-02-14 | 1995-02-08 | Semiconductor arrester |
| DE1995612543 DE69512543T2 (de) | 1994-02-16 | 1995-02-10 | Halbleiterüberspannungsbegrenzer |
| EP19950300838 EP0668648B1 (en) | 1994-02-16 | 1995-02-10 | Semiconductor arrester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1909994A JPH07230733A (ja) | 1994-02-16 | 1994-02-16 | 半導体アレスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230733A true JPH07230733A (ja) | 1995-08-29 |
Family
ID=11990034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1909994A Pending JPH07230733A (ja) | 1994-02-14 | 1994-02-16 | 半導体アレスタ |
Country Status (4)
| Country | Link |
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| EP (1) | EP0668648B1 (ja) |
| JP (1) | JPH07230733A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1995-02-10 EP EP19950300838 patent/EP0668648B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014003806A (ja) * | 2012-06-19 | 2014-01-09 | Shoden Corp | 通信用サージ保護素子の異常検出回路 |
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|---|---|
| DE69512543T2 (de) | 2000-05-11 |
| US5532900A (en) | 1996-07-02 |
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| EP0668648B1 (en) | 1999-10-06 |
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