JPH03120758A - 絶縁ゲート形半導体素子 - Google Patents
絶縁ゲート形半導体素子Info
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- JPH03120758A JPH03120758A JP1259265A JP25926589A JPH03120758A JP H03120758 A JPH03120758 A JP H03120758A JP 1259265 A JP1259265 A JP 1259265A JP 25926589 A JP25926589 A JP 25926589A JP H03120758 A JPH03120758 A JP H03120758A
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- 239000000758 substrate Substances 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 8
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- 229920005989 resin Polymers 0.000 claims description 4
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- 230000005611 electricity Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 abstract description 6
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁ゲート形半導体素子に係り、特に１つ
または複数の半導体素子を支持する金属基板と、絶縁材
料枠体とよりなる槽状容器に樹脂を注入封止した樹脂封
止形半導体装置（以下、パワーモジュールと呼ぶ）に関
するものである。
または複数の半導体素子を支持する金属基板と、絶縁材
料枠体とよりなる槽状容器に樹脂を注入封止した樹脂封
止形半導体装置（以下、パワーモジュールと呼ぶ）に関
するものである。
パワーモジュールは、装置の高周波化要求に対応して、
近年バイポーラ素子からパワーＭＯ３ＦＥＴに代表され
る絶縁デーｌ−形半導体素子に移行しつつある。
近年バイポーラ素子からパワーＭＯ３ＦＥＴに代表され
る絶縁デーｌ−形半導体素子に移行しつつある。
絶縁ゲート形半導体素子の場合、静電気等によって絶縁
破壊を発生するため、取扱いが難しかった。
破壊を発生するため、取扱いが難しかった。
第４図にパワーＭＯ８ＦＥＴモジュールの回路構成の一
例を示す。この図で、１１はパワーＭＯ３ＦＥＴ、１２
はｌ （７） ハ’７−Ｍ ＯＳ Ｆ Ｅ Ｔ １１
ニ逆並列に接続された環流用ダイオード（ＭＯＳＦＥＴ
の場合、内蔵ダイオードが使われる場合もあ（１） （２） る）を示ず。Ｄ、Ｓ、Ｇは各々ドレイ７．ソース。
例を示す。この図で、１１はパワーＭＯ３ＦＥＴ、１２
はｌ （７） ハ’７−Ｍ ＯＳ Ｆ Ｅ Ｔ １１
ニ逆並列に接続された環流用ダイオード（ＭＯＳＦＥＴ
の場合、内蔵ダイオードが使われる場合もあ（１） （２） る）を示ず。Ｄ、Ｓ、Ｇは各々ドレイ７．ソース。
デーｌ−電極を示す。
」二人のようなパワーＭＯ３ＦＥＴ１１はゲート構造が
、酸化膜等による絶縁ゲ−１・形になっているｔこめ、
素子を装置に組み込む時に静電気によって素子が絶縁破
壊することがあった。また、ゲト・ソース信号の接続が
ルーズコノタクト状態で素子に電圧を印加した場合、素
子が破壊することがあった。
、酸化膜等による絶縁ゲ−１・形になっているｔこめ、
素子を装置に組み込む時に静電気によって素子が絶縁破
壊することがあった。また、ゲト・ソース信号の接続が
ルーズコノタクト状態で素子に電圧を印加した場合、素
子が破壊することがあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、静電気やゲート・ソース間のルーズコンタ
クトによる電圧印加での破壊に強い絶縁ゲート形半導体
素子を提供するものである。
れたもので、静電気やゲート・ソース間のルーズコンタ
クトによる電圧印加での破壊に強い絶縁ゲート形半導体
素子を提供するものである。
この発明に係る請求項（１）に記載の絶縁デー１−形半
導体素子（ま、少なくとも１つの半導体素子が絶縁ゲ−
１・形半導体素子で、その絶縁ゲ−１・形半導体素子の
ゲート・・）−ス間に逆直列のツェナーダイ甥−Ｆを接
続したものである。
導体素子（ま、少なくとも１つの半導体素子が絶縁ゲ−
１・形半導体素子で、その絶縁ゲ−１・形半導体素子の
ゲート・・）−ス間に逆直列のツェナーダイ甥−Ｆを接
続したものである。
また、請求項（２）に記載の絶縁ゲ−１・形半導体素子
ば、少なくとも１つの半導体素子が絶縁ケ−１・形半導
体素子で、その絶縁ゲーＩ・形半導体素子のゲーｊ−・
ソース間に逆直列のツェナーダイ詞−ドが接続され、か
つ各ツェナークイイードのそれぞれに並列に抵抗体を接
続したものである。
ば、少なくとも１つの半導体素子が絶縁ケ−１・形半導
体素子で、その絶縁ゲーＩ・形半導体素子のゲーｊ−・
ソース間に逆直列のツェナーダイ詞−ドが接続され、か
つ各ツェナークイイードのそれぞれに並列に抵抗体を接
続したものである。
乙の発明の請求項（１）に記載の発明においては、絶縁
デー１−形半導体素子のゲート・ソース間に逆直列のツ
ェナーダイオードを接続したことがら、ゲート・ソース
間にサージ電圧がかがってもツェナーダイオードによっ
てその電圧はクランプされ、デーｌ−絶縁破壊は発生し
ない。
デー１−形半導体素子のゲート・ソース間に逆直列のツ
ェナーダイオードを接続したことがら、ゲート・ソース
間にサージ電圧がかがってもツェナーダイオードによっ
てその電圧はクランプされ、デーｌ−絶縁破壊は発生し
ない。
また、請求項（２）に記載の発明において（ま、絶縁ゲ
ート形半導体素子のゲート・ソース間に逆直列のツェナ
ーダイオードを接続し、さらに、これらのツェナーダイ
オードのそれぞれに並列に抵抗体を接続したことから、
ソース・）ｆ ｌ・間の信号端子の接続がルーズコン
タクトで電圧が印加されても、ゲート・ソース間容旦が
抵抗体に放電され、ゲ−１・絶縁破壊は防止される。
ート形半導体素子のゲート・ソース間に逆直列のツェナ
ーダイオードを接続し、さらに、これらのツェナーダイ
オードのそれぞれに並列に抵抗体を接続したことから、
ソース・）ｆ ｌ・間の信号端子の接続がルーズコン
タクトで電圧が印加されても、ゲート・ソース間容旦が
抵抗体に放電され、ゲ−１・絶縁破壊は防止される。
以下、と発明の実施例を図面に基づいて説明する。
第１図はこの発明の一実施例を示す絶縁ゲート形半導体
素子の回路構成例を示す図である。この図におイテ、２
１はパワー Ｍ ＯＳ Ｆ Ｅ Ｔ 、 ２２１．１こ
のパワーＭ ＯＳ Ｆ Ｅ Ｔ ２１に逆並列に接続さ
れた環流用ダイオードを示す、、２３，２４は前記パワ
ーＭＯ３ＦＥＴ２１のソース・ゲート間に互いに逆直列
接続されｔこ・ツェナーダイオードを示す。
素子の回路構成例を示す図である。この図におイテ、２
１はパワー Ｍ ＯＳ Ｆ Ｅ Ｔ 、 ２２１．１こ
のパワーＭ ＯＳ Ｆ Ｅ Ｔ ２１に逆並列に接続さ
れた環流用ダイオードを示す、、２３，２４は前記パワ
ーＭＯ３ＦＥＴ２１のソース・ゲート間に互いに逆直列
接続されｔこ・ツェナーダイオードを示す。
この場合、静電気によってソース・ゲート間にサジ電圧
がかっても、このツェナーダイオード２３．２４によっ
て電圧がクランプされるため、ゲ）・絶縁破壊が発生し
にくくなる。また、最近ＩＣから直接駆動可能なゲート
電圧が４Ｖで動作するパワーＭ ＯＳ ＦＥ Ｔが（史
ねれるようになってきている。この場ば、一般にゲート
酸化膜の厚みは約４００人程度と薄いため、ゲート酸化
膜の絶縁耐圧は約３０Ｖと低い。このため、前記ツェナ
ダイ詞−ド２３，２４のツェナー自１月三を適切に選べ
ば、外来サージ削正の保護としても用いられる、。
がかっても、このツェナーダイオード２３．２４によっ
て電圧がクランプされるため、ゲ）・絶縁破壊が発生し
にくくなる。また、最近ＩＣから直接駆動可能なゲート
電圧が４Ｖで動作するパワーＭ ＯＳ ＦＥ Ｔが（史
ねれるようになってきている。この場ば、一般にゲート
酸化膜の厚みは約４００人程度と薄いため、ゲート酸化
膜の絶縁耐圧は約３０Ｖと低い。このため、前記ツェナ
ダイ詞−ド２３，２４のツェナー自１月三を適切に選べ
ば、外来サージ削正の保護としても用いられる、。
第２図はこの発明の他の実施例を示す絶縁ゲト形半導体
素子の回路構成例を示す図である。
素子の回路構成例を示す図である。
この図において、第１図と同一符号は同一構成部分を示
し、２５．２６は前記・ソエナーダイメ−１・２３．２
４のそれぞれに並列に接続された抵抗体を示す。ツェナ
ークイイード２３．２４の役割は第１図の実施例で説明
したのと同しである。また、このツェナータイオード２
３．２４に並列に抵抗体２５．２６を接続することによ
って、ＭＯＳＦＥＴのゲート・ソース間の容量を放電さ
せる役割が発生する。このため、誤ってゲート・ソース
間の信号端子の接続が）１、−スコツタクトで主電圧を
印加してもゲート・ソース間容量の電荷が抵抗体２５ｐ
２６によって放電されているため、素子破壊は発生しな
くなる。
し、２５．２６は前記・ソエナーダイメ−１・２３．２
４のそれぞれに並列に接続された抵抗体を示す。ツェナ
ークイイード２３．２４の役割は第１図の実施例で説明
したのと同しである。また、このツェナータイオード２
３．２４に並列に抵抗体２５．２６を接続することによ
って、ＭＯＳＦＥＴのゲート・ソース間の容量を放電さ
せる役割が発生する。このため、誤ってゲート・ソース
間の信号端子の接続が）１、−スコツタクトで主電圧を
印加してもゲート・ソース間容量の電荷が抵抗体２５ｐ
２６によって放電されているため、素子破壊は発生しな
くなる。
次に、この発明の絶縁デー１〜形半導体素子の構造の一
実施例について説明する。
実施例について説明する。
第３図は乙の発明のパワーＭＯＳモジュールの（５）
（６）
内部構造を示す斜視図である。この図で、３０１はＣｕ
等の金属基板、３０２はこの金属基板３０１上にろう付
は等の方法で取り付けられたセラミック等の絶縁基板で
あり、この絶縁基板３０２は枠状をなして金属基板３０
１とともに槽状容器を構成し、各部の取り付けが終わっ
た後、この槽状容器に樹脂が注入され封止が行われるが
、第３図では槽状容器の構成は省略されている。３０３
はこの絶縁基板３０２上に半田付けされたドレイン電極
、このドし・イン電極３０３は、外部取出し用のドレイ
ン端子３１０と接続されている。また、このドし・イン
電極３０３上にはＭＯ３ＦＥＴチップ３０４が半田付け
されている。この場合、環流用ダイオード２２はＭＯ３
ＦＥＴチップ３０４に内蔵された構造になっているが、
別チップでもよい、Ｊ３０５，３０６は各々ソース電極
、ゲート電極を示す。また、３０７は２つのツェナーダ
イオド（または１チツプで構成された抵抗体付きツェナ
ーダイオード）３０８，３０９を接続するための金属電
極で、絶縁基板３０２上に半田付けされている。
等の金属基板、３０２はこの金属基板３０１上にろう付
は等の方法で取り付けられたセラミック等の絶縁基板で
あり、この絶縁基板３０２は枠状をなして金属基板３０
１とともに槽状容器を構成し、各部の取り付けが終わっ
た後、この槽状容器に樹脂が注入され封止が行われるが
、第３図では槽状容器の構成は省略されている。３０３
はこの絶縁基板３０２上に半田付けされたドレイン電極
、このドし・イン電極３０３は、外部取出し用のドレイ
ン端子３１０と接続されている。また、このドし・イン
電極３０３上にはＭＯ３ＦＥＴチップ３０４が半田付け
されている。この場合、環流用ダイオード２２はＭＯ３
ＦＥＴチップ３０４に内蔵された構造になっているが、
別チップでもよい、Ｊ３０５，３０６は各々ソース電極
、ゲート電極を示す。また、３０７は２つのツェナーダ
イオド（または１チツプで構成された抵抗体付きツェナ
ーダイオード）３０８，３０９を接続するための金属電
極で、絶縁基板３０２上に半田付けされている。
ＭＯ８ＦＥＴチップ３ｏ４のソース３１１およびゲー１
−３１２は各々、ソース電極３ｏ５．ゲト電極３０６に
ワイヤボンブイノブ等の方法で電気的に接続されている
。さらに、２つのツェナダイオード３０８，３０９は、
一方がゲート電極３０６に、もう一方がソース電８ｉｉ
３０５に接続されている。
−３１２は各々、ソース電極３ｏ５．ゲト電極３０６に
ワイヤボンブイノブ等の方法で電気的に接続されている
。さらに、２つのツェナダイオード３０８，３０９は、
一方がゲート電極３０６に、もう一方がソース電８ｉｉ
３０５に接続されている。
なお、上記実施例は、抵抗体とツェナーダイオドが１チ
ツプで構成されている場合について説明したが、別チッ
プであってももちろんよい。また、上記実施例はパワー
ＭＯ３ＦＥＴを例にとったが、ＩＧＢＴ（絶縁デー１−
形バイポーラトラノうスタ）や、ＭＣＴ （ＭＯＳ ニ
ア ’：ｉ Ｉ・口ｋ”ｊイ！Ｊスタ）等の絶縁ゲート
形素子には全て適用できる。
ツプで構成されている場合について説明したが、別チッ
プであってももちろんよい。また、上記実施例はパワー
ＭＯ３ＦＥＴを例にとったが、ＩＧＢＴ（絶縁デー１−
形バイポーラトラノうスタ）や、ＭＣＴ （ＭＯＳ ニ
ア ’：ｉ Ｉ・口ｋ”ｊイ！Ｊスタ）等の絶縁ゲート
形素子には全て適用できる。
特にＩＧＢＴの場合、デー１−電圧が高くなると飽和電
流が多（流れるようになるため、短絡時の耐量が弱くな
る面があるため、ツェナー耐圧を適切に制御することに
よって、従来のものよりも使いやすくなる。ツェナー耐
圧を用途に応じて１０〜（７） （８） ２０Ｖの範囲で適切に選ぶ乙とが望ましい。特に主市場
であるインパーク用途では１２〜１５Ｖの範囲内に設定
するのが望ましい。
流が多（流れるようになるため、短絡時の耐量が弱くな
る面があるため、ツェナー耐圧を適切に制御することに
よって、従来のものよりも使いやすくなる。ツェナー耐
圧を用途に応じて１０〜（７） （８） ２０Ｖの範囲で適切に選ぶ乙とが望ましい。特に主市場
であるインパーク用途では１２〜１５Ｖの範囲内に設定
するのが望ましい。
以上説明したように、この発明の請求項（１）に記載の
発明は、少なくとも１つの半導体素子が絶縁ケ−１・形
半導体素子で、その絶縁ゲート形半導体素子のゲート・
ソース間に逆直列のツェナーダイオードを接続したので
、ゲート・ソース間に静電気によってサージ電圧がかか
っても、ツェナーダイオードの電圧をクラップするため
、ゲート絶縁破壊は防止される。
発明は、少なくとも１つの半導体素子が絶縁ケ−１・形
半導体素子で、その絶縁ゲート形半導体素子のゲート・
ソース間に逆直列のツェナーダイオードを接続したので
、ゲート・ソース間に静電気によってサージ電圧がかか
っても、ツェナーダイオードの電圧をクラップするため
、ゲート絶縁破壊は防止される。
また、請求項（２）に記載の発明は、少なくとも１つの
半導体素子が絶縁ゲート形半導体素子で、その絶縁ゲー
ト形半導体素子のゲート・ソース間に逆直列のツェナー
ダイオードが接続され、がっ各ツェナーダイオードのそ
れぞれに並列に抵抗体を接続したので、ソース・ゲート
間の信号端子の接続がルーズコンタクトで電圧が印加さ
れても、ゲト・ソース間容量が抵抗体に放電されるため
、ゲート絶縁破壊は防止される。
半導体素子が絶縁ゲート形半導体素子で、その絶縁ゲー
ト形半導体素子のゲート・ソース間に逆直列のツェナー
ダイオードが接続され、がっ各ツェナーダイオードのそ
れぞれに並列に抵抗体を接続したので、ソース・ゲート
間の信号端子の接続がルーズコンタクトで電圧が印加さ
れても、ゲト・ソース間容量が抵抗体に放電されるため
、ゲート絶縁破壊は防止される。
第１図、第２図はこの発明の実施例を示す絶縁デー１−
形半導体素子の回路構成図、第３図はこの発明の絶縁ゲ
ート形半導体素子の内部構造を示す斜視図、第４図は従
来の回路構成の一例を説明する図である。 図において、３０１はＣｕ等の金属基板、３゜２は絶縁
基板、３ｏ３はドレイン電極、３ｏ４はＭＯ８ＦＥＴチ
ップ、３０５ ｔＪ： ソー スミ極、３０６はゲート
電極、３０７は金属電極、３０８，３０９はツェナーダ
イオード、３１ｏは外部取出し用のドレイン端子、３１
１はＭＯ８ＦＥＴチッ−ｊのソース、３１２ばＭ ＯＳ
Ｆ Ｅ Ｔ チップ（７） ケ−１、である。
形半導体素子の回路構成図、第３図はこの発明の絶縁ゲ
ート形半導体素子の内部構造を示す斜視図、第４図は従
来の回路構成の一例を説明する図である。 図において、３０１はＣｕ等の金属基板、３゜２は絶縁
基板、３ｏ３はドレイン電極、３ｏ４はＭＯ８ＦＥＴチ
ップ、３０５ ｔＪ： ソー スミ極、３０６はゲート
電極、３０７は金属電極、３０８，３０９はツェナーダ
イオード、３１ｏは外部取出し用のドレイン端子、３１
１はＭＯ８ＦＥＴチッ−ｊのソース、３１２ばＭ ＯＳ
Ｆ Ｅ Ｔ チップ（７） ケ−１、である。
Claims (2)
- （１）１つまたは複数の半導体素子を支持する金属基板
と、絶縁材料枠体とよりなる槽状容器に樹脂を注入封止
した樹脂封止形半導体装置において、少なくとも１つの
半導体素子が絶縁ゲート半導体素子で、その絶縁ゲート
半導体素子のゲート・ソース間に逆直列のツェナーダイ
オードを接続したことを特徴とする絶縁ゲート形半導体
素子。 - （２）１つまたは複数の半導体素子を支持する金属基板
と、絶縁材料枠体とよりなる槽状容器に樹脂を注入封止
した樹脂封止形半導体装置において、少なくとも１つの
半導体素子が絶縁ゲート半導体素子で、その絶縁ゲート
半導体素子のゲート・ソース間に逆直列のツェナーダイ
オードが接続され、かつ前記各ツェナーダイオードのそ
れぞれに並列に抵抗体を接続したことを特徴とする絶縁
ゲート形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259265A JP2621507B2 (ja) | 1989-10-03 | 1989-10-03 | 絶縁ゲート形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259265A JP2621507B2 (ja) | 1989-10-03 | 1989-10-03 | 絶縁ゲート形半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120758A true JPH03120758A (ja) | 1991-05-22 |
| JP2621507B2 JP2621507B2 (ja) | 1997-06-18 |
Family
ID=17331705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259265A Expired - Lifetime JP2621507B2 (ja) | 1989-10-03 | 1989-10-03 | 絶縁ゲート形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621507B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528064A (en) * | 1994-08-17 | 1996-06-18 | Texas Instruments Inc. | Structure for protecting integrated circuits from electro-static discharge |
| US5684322A (en) * | 1995-05-12 | 1997-11-04 | Sgs-Thomson Microelectronics S.A. | Sensitive protection component for a subscriber line interface circuit |
| JP2011176244A (ja) * | 2010-02-25 | 2011-09-08 | Fuji Electric Co Ltd | 半導体装置 |
| JP2013239697A (ja) * | 2012-04-16 | 2013-11-28 | Fuji Electric Co Ltd | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5990986B2 (ja) * | 2012-04-10 | 2016-09-14 | 三菱電機株式会社 | 保護ダイオード |
-
1989
- 1989-10-03 JP JP1259265A patent/JP2621507B2/ja not_active Expired - Lifetime
Cited By (4)
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP2621507B2 (ja) | 1997-06-18 |
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