JP3265886B2 - プレーナ型半導体装置 - Google Patents
プレーナ型半導体装置Info
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- JP3265886B2 JP3265886B2 JP00459395A JP459395A JP3265886B2 JP 3265886 B2 JP3265886 B2 JP 3265886B2 JP 00459395 A JP00459395 A JP 00459395A JP 459395 A JP459395 A JP 459395A JP 3265886 B2 JP3265886 B2 JP 3265886B2
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Description
【０００１】
【産業上の利用分野】この発明は、プレーナ型の耐圧構
造を有し、気密封止型パッケージに半導体チップを内蔵
した構造の素子で、主として車両駆動用に用いられる半
導体装置に関する。
造を有し、気密封止型パッケージに半導体チップを内蔵
した構造の素子で、主として車両駆動用に用いられる半
導体装置に関する。
【０００２】
【従来の技術】絶縁ゲート形バイポーラトランジスタ
（ＩＧＢＴ）などのプレーナ型の半導体素子（以下プレ
ーナ素子と呼ぶ）ではその耐圧構造はガードリングやフ
ィールドプレートなどのプレーナ構造となっている。こ
の構造はメサ型半導体素子（以下メサ型素子と呼ぶ）と
異なり、通電する活性領域の表面と同一表面に耐圧構造
を作り込むことができ、メサ型素子の耐圧構造である表
面処理やベベル加工などによる重金属汚染や機械加工歪
み等が入らずにクリーンな状態で耐圧構造を活性領域の
作り込みとほぼ同一の工程で形成できるメリットがあ
る。一方、気密封止型パッケージとしてはメサ型素子で
ある大電力用サイリスタなどで採用されているセラミッ
クケースがよく知られている。これは、プレーナ素子の
モジュール構造などのパッケージで用いられるゲル等の
封止材は使わず、窒素ガス等の不活性ガスでパッケージ
内を充満させ、メサ型のサイリスタの耐圧構造部にシリ
コーンゴムなどの表面保護膜を被覆させ耐圧構造部での
放電を防止し、長時間に亘って耐圧特性を安定に確保し
ている。
（ＩＧＢＴ）などのプレーナ型の半導体素子（以下プレ
ーナ素子と呼ぶ）ではその耐圧構造はガードリングやフ
ィールドプレートなどのプレーナ構造となっている。こ
の構造はメサ型半導体素子（以下メサ型素子と呼ぶ）と
異なり、通電する活性領域の表面と同一表面に耐圧構造
を作り込むことができ、メサ型素子の耐圧構造である表
面処理やベベル加工などによる重金属汚染や機械加工歪
み等が入らずにクリーンな状態で耐圧構造を活性領域の
作り込みとほぼ同一の工程で形成できるメリットがあ
る。一方、気密封止型パッケージとしてはメサ型素子で
ある大電力用サイリスタなどで採用されているセラミッ
クケースがよく知られている。これは、プレーナ素子の
モジュール構造などのパッケージで用いられるゲル等の
封止材は使わず、窒素ガス等の不活性ガスでパッケージ
内を充満させ、メサ型のサイリスタの耐圧構造部にシリ
コーンゴムなどの表面保護膜を被覆させ耐圧構造部での
放電を防止し、長時間に亘って耐圧特性を安定に確保し
ている。
【０００３】
【発明が解決しようとする課題】しかし２０００Ｖ以上
の高耐圧プレーナ素子チップをセラミック等の気密封止
パッケージに内蔵する場合、プレーナ型の耐圧構造部で
電界強度が極めて高くなって放電が発生して、耐圧構造
を破壊し、ひいては素子が正常に動作しなくなる。この
発明の目的は、前記課題を解決して、耐圧構造部での放
電を生じずに気密封止パッケージにプレーナ型耐圧構造
の半導体チップを内蔵した半導体装置を提供することに
ある。
の高耐圧プレーナ素子チップをセラミック等の気密封止
パッケージに内蔵する場合、プレーナ型の耐圧構造部で
電界強度が極めて高くなって放電が発生して、耐圧構造
を破壊し、ひいては素子が正常に動作しなくなる。この
発明の目的は、前記課題を解決して、耐圧構造部での放
電を生じずに気密封止パッケージにプレーナ型耐圧構造
の半導体チップを内蔵した半導体装置を提供することに
ある。
【０００４】
【課題を解決するための手段】前記の課題を解決するた
めに、気密封止されたパッケージを有するプレーナ型半
導体装置において、第１導電形層の表面部に第１の第２
導電形領域が複数選択的に形成され、第１の第２導電形
領域の表面部に高濃度第１導電形領域が選択的に形成さ
れ、第１の第２導電形領域に挟まれる第１導電形層の表
面上にゲート絶縁膜を介してゲート電極が形成され、第
１導電形層の表面部に第１の第２導電形領域を取り囲む
ように一個以上の第２の第２導電形領域が設けられ、第
１の第２導電形領域と第２の第２導電形領域に挟まれた
第１導電形層の表面上に第１の絶縁膜を形成し、該第１
絶縁膜の表面上にアモルファスシリコン膜を形成し、該
アモルファスシリコン膜の表面上にポリイミド膜もしく
はパリレン酸化膜で形成された放電保護用絶縁膜を有す
る。
めに、気密封止されたパッケージを有するプレーナ型半
導体装置において、第１導電形層の表面部に第１の第２
導電形領域が複数選択的に形成され、第１の第２導電形
領域の表面部に高濃度第１導電形領域が選択的に形成さ
れ、第１の第２導電形領域に挟まれる第１導電形層の表
面上にゲート絶縁膜を介してゲート電極が形成され、第
１導電形層の表面部に第１の第２導電形領域を取り囲む
ように一個以上の第２の第２導電形領域が設けられ、第
１の第２導電形領域と第２の第２導電形領域に挟まれた
第１導電形層の表面上に第１の絶縁膜を形成し、該第１
絶縁膜の表面上にアモルファスシリコン膜を形成し、該
アモルファスシリコン膜の表面上にポリイミド膜もしく
はパリレン酸化膜で形成された放電保護用絶縁膜を有す
る。
【０００５】
【作用】プレーナ素子チップを樹脂封止パッケージに収
納させる場合、ゲル等の封止材を充填する。この封止材
がプレーナ素子の耐圧構造部での電界強度の緩和に寄与
している。一方メサ型素子チップを気密封止パッケージ
に収納した場合、気密封止パッケージ内は不活性ガスを
充填し、かつ耐圧構造となっているチップ周縁部はガラ
スやシリコーンゴムなどでコーテイングして耐圧を維持
している。プレーナ素子チップを気密封止パッケージに
収納すると、プレーナ型耐圧構造が不活性ガスの雰囲気
に触れ、耐圧構造を構成している酸化膜もしくは酸化膜
とアモルファスシリコンのみでは耐圧の確保が困難であ
り、ゲル等の封止材がないために、電界強度が高まり放
電を起こす。特に２５００Ｖ以上の高耐圧になると放電
現象が起きやすくなる。このプレーナ型耐圧構造の酸化
膜や酸化膜の上のアモルファスシリコンの表面にポリイ
ミドやパリレン絶縁膜を被覆することで、電界強度の緩
和を促進し、２５００Ｖ以上の耐圧にも耐えられる気密
封止パッケージのプレーナ素子を得ることができる。
納させる場合、ゲル等の封止材を充填する。この封止材
がプレーナ素子の耐圧構造部での電界強度の緩和に寄与
している。一方メサ型素子チップを気密封止パッケージ
に収納した場合、気密封止パッケージ内は不活性ガスを
充填し、かつ耐圧構造となっているチップ周縁部はガラ
スやシリコーンゴムなどでコーテイングして耐圧を維持
している。プレーナ素子チップを気密封止パッケージに
収納すると、プレーナ型耐圧構造が不活性ガスの雰囲気
に触れ、耐圧構造を構成している酸化膜もしくは酸化膜
とアモルファスシリコンのみでは耐圧の確保が困難であ
り、ゲル等の封止材がないために、電界強度が高まり放
電を起こす。特に２５００Ｖ以上の高耐圧になると放電
現象が起きやすくなる。このプレーナ型耐圧構造の酸化
膜や酸化膜の上のアモルファスシリコンの表面にポリイ
ミドやパリレン絶縁膜を被覆することで、電界強度の緩
和を促進し、２５００Ｖ以上の耐圧にも耐えられる気密
封止パッケージのプレーナ素子を得ることができる。
【０００６】
【実施例】図１はこの発明をＩＧＢＴに適用した第１実
施例で、耐圧構造部を放電保護用絶縁膜で被覆した要部
断面図を示す。ｎ- 層１の表面部に第１のｐ領域２を形
成し、この第１のｐ領域２の表面部にｎ+ 領域３を形成
する。第１のｐ領域２に挟まれたｎ- 層１表面にゲート
酸化膜５を介してポリシリコンのゲート電極４が形成さ
れ、このゲート電極４の一部に金属膜でゲートパッド電
極１０が形成される。またゲート電極４上に層間絶縁膜
６を介してエミッタ電極７が形成される。第１のｐ領域
２を取り囲むように第２のｐ領域２１が第１のｐ領域２
と同時に形成され、第１と第２のｐ領域の間のｎ- 層１
上に耐圧構造を形成する酸化膜５１とこの酸化膜５１上
とエミッタ電極７上にフィールドプレートとなるアモル
ファスシリコン膜８が形成される。さらに電界強度の緩
和を促進するために、耐圧構造部上のアモルファスシリ
コン膜８上に放電保護用絶縁膜４０であるポリイミド膜
もしくはパリレン酸化膜を被覆する。
施例で、耐圧構造部を放電保護用絶縁膜で被覆した要部
断面図を示す。ｎ- 層１の表面部に第１のｐ領域２を形
成し、この第１のｐ領域２の表面部にｎ+ 領域３を形成
する。第１のｐ領域２に挟まれたｎ- 層１表面にゲート
酸化膜５を介してポリシリコンのゲート電極４が形成さ
れ、このゲート電極４の一部に金属膜でゲートパッド電
極１０が形成される。またゲート電極４上に層間絶縁膜
６を介してエミッタ電極７が形成される。第１のｐ領域
２を取り囲むように第２のｐ領域２１が第１のｐ領域２
と同時に形成され、第１と第２のｐ領域の間のｎ- 層１
上に耐圧構造を形成する酸化膜５１とこの酸化膜５１上
とエミッタ電極７上にフィールドプレートとなるアモル
ファスシリコン膜８が形成される。さらに電界強度の緩
和を促進するために、耐圧構造部上のアモルファスシリ
コン膜８上に放電保護用絶縁膜４０であるポリイミド膜
もしくはパリレン酸化膜を被覆する。
【０００７】図２はこの発明をＩＧＢＴに適用した第２
実施例で活性領域上と耐圧構造部を放電保護用絶縁膜で
被覆した要部断面図を示す。図１と異なるのは放電保護
用絶縁膜４０をゲートパッド電極１０の一部を除いた活
性領域上と耐圧構造部上とに被覆した点である。図３は
この発明を複数個のゲート電極を有するＩＧＢＴに適用
した第３実施例で耐圧構造部上を放電保護用絶縁膜で被
覆した要部断面図を示す。断面構造は図１とほぼ同じで
あるので、ここでは異なる点について説明する。ゲート
電極４が複数個に分割され、各ゲート電極に対応するよ
うにゲートパッド電極１０が形成され、ゲート電極４と
エミッタ電極７間のゲート耐圧が規格値以下のゲート電
極４を切り離し、かつ切り離したゲート電極４が浮遊電
位を持たないようにエミッタ電極７と貫通孔３２を通し
て短絡することにより、規格値を満足するゲート電極４
のみ有効に働く様にする。この貫通孔３２はゲートリペ
ア用絶縁膜９に窓開けすることで設けられる。同図では
規格値以上のゲート電極４を有する部分の要部断面図を
示し、エミッタ電極７とゲート電極４とを短絡する必要
がないため、貫通孔３２はポリイミド樹脂３３などで塞
がれている。そのポリイミド樹脂３３上とゲートパッド
電極１０上にはＡｌ配線３０、３１が形成され、ポリイ
ミド樹脂３３上のＡｌ配線３１はエミッタ電極７に接続
する。もし規格値以下のゲート電極４であればポリイミ
ド樹脂３３の代わりにＡｌ配線３１のＡｌ金属で埋めら
れ、エミッタ電極７と短絡接続される。活性領域部およ
び耐圧構造部に放電保護用絶縁膜４０としてのポリイミ
ド膜もしくはパリレン酸化膜を被覆する。
実施例で活性領域上と耐圧構造部を放電保護用絶縁膜で
被覆した要部断面図を示す。図１と異なるのは放電保護
用絶縁膜４０をゲートパッド電極１０の一部を除いた活
性領域上と耐圧構造部上とに被覆した点である。図３は
この発明を複数個のゲート電極を有するＩＧＢＴに適用
した第３実施例で耐圧構造部上を放電保護用絶縁膜で被
覆した要部断面図を示す。断面構造は図１とほぼ同じで
あるので、ここでは異なる点について説明する。ゲート
電極４が複数個に分割され、各ゲート電極に対応するよ
うにゲートパッド電極１０が形成され、ゲート電極４と
エミッタ電極７間のゲート耐圧が規格値以下のゲート電
極４を切り離し、かつ切り離したゲート電極４が浮遊電
位を持たないようにエミッタ電極７と貫通孔３２を通し
て短絡することにより、規格値を満足するゲート電極４
のみ有効に働く様にする。この貫通孔３２はゲートリペ
ア用絶縁膜９に窓開けすることで設けられる。同図では
規格値以上のゲート電極４を有する部分の要部断面図を
示し、エミッタ電極７とゲート電極４とを短絡する必要
がないため、貫通孔３２はポリイミド樹脂３３などで塞
がれている。そのポリイミド樹脂３３上とゲートパッド
電極１０上にはＡｌ配線３０、３１が形成され、ポリイ
ミド樹脂３３上のＡｌ配線３１はエミッタ電極７に接続
する。もし規格値以下のゲート電極４であればポリイミ
ド樹脂３３の代わりにＡｌ配線３１のＡｌ金属で埋めら
れ、エミッタ電極７と短絡接続される。活性領域部およ
び耐圧構造部に放電保護用絶縁膜４０としてのポリイミ
ド膜もしくはパリレン酸化膜を被覆する。
【０００８】図４はこの発明を複数個のゲート電極を有
するＩＧＢＴに適用した第４実施例で耐圧構造部をゲー
トリペア用絶縁膜で被覆した要部断面図を示す。断面構
造は図３とほぼ同じである。ここでは異なる点について
説明する。ポリイミド膜またはパリレン酸化膜をゲート
リペア用絶縁膜９として用い、さらにこのゲートリペア
用絶縁膜９を耐圧構造部上にも被覆させ、放電保護用絶
縁膜としても用いた点が図３と異なる。このようにすれ
ば製造工程が簡略化され、図３より工程数を減少でき
る。
するＩＧＢＴに適用した第４実施例で耐圧構造部をゲー
トリペア用絶縁膜で被覆した要部断面図を示す。断面構
造は図３とほぼ同じである。ここでは異なる点について
説明する。ポリイミド膜またはパリレン酸化膜をゲート
リペア用絶縁膜９として用い、さらにこのゲートリペア
用絶縁膜９を耐圧構造部上にも被覆させ、放電保護用絶
縁膜としても用いた点が図３と異なる。このようにすれ
ば製造工程が簡略化され、図３より工程数を減少でき
る。
【０００９】図１ないし図４とも耐圧構造部上の最終被
覆材はポリイミド膜もしくはパリレン酸化膜となり、こ
れらの被覆材なしでは、２５００Ｖ以下で９０％以上放
電したのに対し、被覆材をコーティングした場合は殆ど
の素子が２５００Ｖ以下では放電しない。ここではＩＧ
ＢＴに適用した場合について説明したが、プレーナ型の
ダイオードやサイリスタにも勿論適用できる。
覆材はポリイミド膜もしくはパリレン酸化膜となり、こ
れらの被覆材なしでは、２５００Ｖ以下で９０％以上放
電したのに対し、被覆材をコーティングした場合は殆ど
の素子が２５００Ｖ以下では放電しない。ここではＩＧ
ＢＴに適用した場合について説明したが、プレーナ型の
ダイオードやサイリスタにも勿論適用できる。
【００１０】
【発明の効果】この発明によれば、特別な工程を追加す
ることなく、プレーナ型の耐圧構造の表面に第１絶縁
膜、アモルファスシリコン膜及び放電保護用絶縁膜を被
覆でき、気密封止パッケージにプレーナ素子チップを収
納しても、放電現象を防止でき、２５００Ｖクラスの高
耐圧のプレーナ型の半導体装置を得ることができる。
ることなく、プレーナ型の耐圧構造の表面に第１絶縁
膜、アモルファスシリコン膜及び放電保護用絶縁膜を被
覆でき、気密封止パッケージにプレーナ素子チップを収
納しても、放電現象を防止でき、２５００Ｖクラスの高
耐圧のプレーナ型の半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明をＩＧＢＴに適用した第１実施例の要
部断面図
部断面図
【図２】この発明をＩＧＢＴに適用した第２実施例の要
部断面図
部断面図
【図３】この発明を複数個のゲート電極を有するＩＧＢ
Ｔに適用した第３実施例の要部断面図
Ｔに適用した第３実施例の要部断面図
【図４】この発明を複数個のゲート電極を有するＩＧＢ
Ｔに適用した第４実施例の要部断面図
Ｔに適用した第４実施例の要部断面図
１ ｎ- 層 ２ 第１のｐ領域 ２１ 第２のｐ領域 ３ ｎ+ 領域 ４ ゲート電極 ５ ゲート酸化膜 ５１ 酸化膜 ６ 層間絶縁膜 ７ エミッタ電極 ８ アモルファスシリコン膜 ９ ゲートリペア用絶縁膜 １０ ゲートパッド電極 ３０ Ａｌ配線 ３１ Ａｌ配線 ３２ 貫通孔 ３３ ポリイミド樹脂 ４０ 放電保護用絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 29/74 H01L 29/861 - 29/885 H01L 23/00 - 23/08
Claims (1)
- 【請求項１】気密封止されたパッケージを有する半導体
装置において、第１導電形層の表面部に第１の第２導電
形領域が複数選択的に形成され、第１の第２導電形領域
の表面部に高濃度第１導電形領域が選択的に形成され、
第１の第２導電形領域に挟まれる第１導電形層の表面上
にゲート絶縁膜を介してゲート電極が形成され、第１導
電形層の表面部に第１の第２導電形領域を取り囲むよう
に一個以上の第２の第２導電形領域が設けられ、第１の
第２導電形領域と第２の第２導電形領域に挟まれた第１
導電形層の表面上に第１の絶縁膜を形成し、該第１絶縁
膜の表面上にアモルファスシリコン膜を形成し、該アモ
ルファスシリコン膜の表面上にポリイミド膜もしくはパ
リレン酸化膜で形成された放電保護用絶縁膜を有するこ
とを特徴とするプレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00459395A JP3265886B2 (ja) | 1995-01-17 | 1995-01-17 | プレーナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00459395A JP3265886B2 (ja) | 1995-01-17 | 1995-01-17 | プレーナ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195488A JPH08195488A (ja) | 1996-07-30 |
| JP3265886B2 true JP3265886B2 (ja) | 2002-03-18 |
Family
ID=11588350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00459395A Expired - Fee Related JP3265886B2 (ja) | 1995-01-17 | 1995-01-17 | プレーナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265886B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101996957A (zh) * | 2009-08-18 | 2011-03-30 | 株式会社电装 | 具有半导体芯片和金属板的半导体设备及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101193453B1 (ko) | 2006-07-31 | 2012-10-24 | 비쉐이-실리코닉스 | 실리콘 카바이드 쇼트키 다이오드를 위한 몰리브덴 장벽 금속 및 제조방법 |
-
1995
- 1995-01-17 JP JP00459395A patent/JP3265886B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101996957A (zh) * | 2009-08-18 | 2011-03-30 | 株式会社电装 | 具有半导体芯片和金属板的半导体设备及其制造方法 |
| CN101996957B (zh) * | 2009-08-18 | 2013-02-06 | 株式会社电装 | 具有半导体芯片和金属板的半导体设备及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08195488A (ja) | 1996-07-30 |
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