JPH04162471A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04162471A JPH04162471A JP2286126A JP28612690A JPH04162471A JP H04162471 A JPH04162471 A JP H04162471A JP 2286126 A JP2286126 A JP 2286126A JP 28612690 A JP28612690 A JP 28612690A JP H04162471 A JPH04162471 A JP H04162471A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に基板電位接続端子
の過電流保護に関するものである。
の過電流保護に関するものである。
高耐圧バイポーラプロセスによる半導体集積回路につい
て、第３図の平面図と第４図の断面図とを参照して説明
する。
て、第３図の平面図と第４図の断面図とを参照して説明
する。
Ｐ型シリコン基板１にＰ＋型埋込層２が形成され、その
上にＮ型エピタキシャル層３が形成されている。
上にＮ型エピタキシャル層３が形成されている。
Ｎ型エピタキシャル層３表面に形成した酸化シリコン膜
などからなる絶縁膜４の開口から不純物を拡散して形成
されたＰ＋型絶縁領域５によりＰＮ接合で分離された複
数の素子領域６が配置されている。
などからなる絶縁膜４の開口から不純物を拡散して形成
されたＰ＋型絶縁領域５によりＰＮ接合で分離された複
数の素子領域６が配置されている。
この素子領域６はＰＮ接合への逆バイアスや絶縁膜４な
どにより電気的に分離されている。各素子領域θ中に形
成されたトランジスタ、抵抗などの回路素子を配線で接
続して所定の回路が構成される。
どにより電気的に分離されている。各素子領域θ中に形
成されたトランジスタ、抵抗などの回路素子を配線で接
続して所定の回路が構成される。
半導体基板１に任意の電位ＶＢＢを供給するため、絶縁
領域５にコンタクト１１が設けられ、アルミニウムなど
からなる金属配線７により接続端子となるポンディング
パッド８に接続されている。
領域５にコンタクト１１が設けられ、アルミニウムなど
からなる金属配線７により接続端子となるポンディング
パッド８に接続されている。
全面に表面保護膜９が形成され、ボンディングパッド８
上の開口部にボンディングワイヤ１０が接続されている
。
上の開口部にボンディングワイヤ１０が接続されている
。
電話交換機においては、１つの半導体集積回路が１本の
電話回線と対応して使用されることになる。電源端子の
過電流保護は各集積回路ごとではなく、１２８本程度の
回線に対して１つのヒユーズが設けられることが多い。
電話回線と対応して使用されることになる。電源端子の
過電流保護は各集積回路ごとではなく、１２８本程度の
回線に対して１つのヒユーズが設けられることが多い。
正常時の半導体集積回路において基準電位と半導体基板
電位Ｖ ｎｎとの間で数ｍＡの電流が流れるが、電源か
らは２〜３Ａの電流を流すことができる。
電位Ｖ ｎｎとの間で数ｍＡの電流が流れるが、電源か
らは２〜３Ａの電流を流すことができる。
そこである１つの半導体集積回路に大電流が流れたこと
を検出するため、２〜３Ａで溶断するヒユーズを用いる
。
を検出するため、２〜３Ａで溶断するヒユーズを用いる
。
したがって何らかの原因である半導体集積回路の電気的
分離が破壊されるなどで、１つの半導体集積回路に２〜
３Ａの電流が流れると、多数の半導体集積回路を一括し
て保護しているヒユーズが溶断して、１２８程度の回線
が一度に使用できな、 くなる。
分離が破壊されるなどで、１つの半導体集積回路に２〜
３Ａの電流が流れると、多数の半導体集積回路を一括し
て保護しているヒユーズが溶断して、１２８程度の回線
が一度に使用できな、 くなる。
ある１つの半導体集積回路内で絶縁破壊が生じると、大
きな基板電流が流れて複数の半導体集積回路を一括して
保護しているヒユーズが切れてしまう。
きな基板電流が流れて複数の半導体集積回路を一括して
保護しているヒユーズが切れてしまう。
すなわち１つの半導体集積回路が破壊すると、約１２８
回線が同時に使用できなくなるという問題があった。
回線が同時に使用できなくなるという問題があった。
本発明の半導体集積回路は半導体基板上にＰＮ接合分離
された複数の素子領域を有し、該素子領域に形成した回
路素子を配線して所定の回路を構成する半導体集積回路
において、前記半導体基板と基板電位接続端子との間に
大電流によって溶断する低抗体を有するものである。
された複数の素子領域を有し、該素子領域に形成した回
路素子を配線して所定の回路を構成する半導体集積回路
において、前記半導体基板と基板電位接続端子との間に
大電流によって溶断する低抗体を有するものである。
本発明の第１の実施例について、第１図の平面図と第４
図の断面図とを参照して説明する。
図の断面図とを参照して説明する。
Ｐ型シリコン基板１に形成された絶縁領域５を覆う絶縁
膜４にコンタクト１１を開口する。全面にアルムニウム
などのをスパッタしたのち、選択エツチングして金属配
線７を形成する。
膜４にコンタクト１１を開口する。全面にアルムニウム
などのをスパッタしたのち、選択エツチングして金属配
線７を形成する。
このとき基板電位供給端子となるポンディングパッド８
とコンタクト１１との間の金属配線７の一部を細くして
、低抗体１２を形成する。
とコンタクト１１との間の金属配線７の一部を細くして
、低抗体１２を形成する。
ボンデングパッド８からコンタクト１１に許容範囲を越
えた過電流が流れると低抗体１２が溶断するように低抗
体１２の幅を決める。
えた過電流が流れると低抗体１２が溶断するように低抗
体１２の幅を決める。
正常時の基板電流は５ｍＡ程度であり、この低抗体１２
が５００ｍＡ程度で溶断するようにすれば、電圧降下は
小さく何ら問題は生じない。
が５００ｍＡ程度で溶断するようにすれば、電圧降下は
小さく何ら問題は生じない。
こうして１つの半導体集積回路が破壊しても抵抗体１２
の溶断だけでくい止められる。複数の回線が同時に使用
できなくなるという外部ヒユーズの溶断を防ぐことがで
きる。
の溶断だけでくい止められる。複数の回線が同時に使用
できなくなるという外部ヒユーズの溶断を防ぐことがで
きる。
つぎに本発明の第２の実施例について、第２図を参照し
て説明する。
て説明する。
本実施例では低抗体１３としてスパッタ法などによるク
ロムシリサイドあるいはＣＶＤ法などによるポリシリコ
ンを用いる。
ロムシリサイドあるいはＣＶＤ法などによるポリシリコ
ンを用いる。
この場合もボンデングパッド８からコンタクト１１に許
容範囲を越えた過電流が流れると低抗体１３が溶断する
ように低抗体１３の幅を決めることにより、過大な基板
電流が流れ続けるのを防ぐことができる。
容範囲を越えた過電流が流れると低抗体１３が溶断する
ように低抗体１３の幅を決めることにより、過大な基板
電流が流れ続けるのを防ぐことができる。
基板電位供給端子となるポンディングパッドとコンタク
トとを接続する金属配線の途中に低抗体を設けている。
トとを接続する金属配線の途中に低抗体を設けている。
１個所で異常な過電流が流れても、１つの半導体集積回
路の低抗体が溶断するに止まり、他の回線が使用できな
くなるような外部ヒユーズの溶断を防ぐことができるよ
うになった。
路の低抗体が溶断するに止まり、他の回線が使用できな
くなるような外部ヒユーズの溶断を防ぐことができるよ
うになった。
第１図は本発明の第１の実施例を示す平面図、第２図は
本発明の第２の実施例を示す平面図、第３図は従来例を
示す平面図、第４図は半導体集積回路を示す断面図であ
る。 １・・パＰ型シリコン基板、２・・・Ｐ＋型埋込層、３
６一
本発明の第２の実施例を示す平面図、第３図は従来例を
示す平面図、第４図は半導体集積回路を示す断面図であ
る。 １・・パＰ型シリコン基板、２・・・Ｐ＋型埋込層、３
６一
Claims (1)
- 半導体基板上にＰＮ接合分離された複数の素子領域を
有し、該素子領域に形成した回路素子を配線して所定の
回路を構成する半導体集積回路において、前記半導体基
板と基板電位接続端子との間に大電流によって溶断する
低抗体を有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286126A JPH04162471A (ja) | 1990-10-24 | 1990-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286126A JPH04162471A (ja) | 1990-10-24 | 1990-10-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162471A true JPH04162471A (ja) | 1992-06-05 |
Family
ID=17700266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286126A Pending JPH04162471A (ja) | 1990-10-24 | 1990-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410367B2 (en) * | 1999-04-16 | 2002-06-25 | Micron Technology, Inc. | Fuse for use in a semiconductor device, and semiconductor devices including the fuse |
-
1990
- 1990-10-24 JP JP2286126A patent/JPH04162471A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6410367B2 (en) * | 1999-04-16 | 2002-06-25 | Micron Technology, Inc. | Fuse for use in a semiconductor device, and semiconductor devices including the fuse |
| US6495902B2 (en) | 1999-04-16 | 2002-12-17 | Micron Technology, Inc. | Fuse for use in a semiconductor device, and semiconductor devices including the fuse |
| US6551864B2 (en) | 1999-04-16 | 2003-04-22 | Micron Technology, Inc. | Fuse for use in a semiconductor device, and semiconductor devices including the fuse |
| US6879018B2 (en) | 1999-04-16 | 2005-04-12 | Micron Technology, Inc. | Fuse for use in a semiconductor device, and semiconductor devices including the fuse |
| US6979601B2 (en) | 1999-04-16 | 2005-12-27 | Micron Technology, Inc. | Methods for fabricating fuses for use in semiconductor devices and semiconductor devices including such fuses |
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