JPH10242391A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10242391A JPH10242391A JP9040703A JP4070397A JPH10242391A JP H10242391 A JPH10242391 A JP H10242391A JP 9040703 A JP9040703 A JP 9040703A JP 4070397 A JP4070397 A JP 4070397A JP H10242391 A JPH10242391 A JP H10242391A
- Authority
- JP
- Japan
- Prior art keywords
- input
- semiconductor integrated
- circuit
- integrated circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 230000005669 field effect Effects 0.000 claims abstract 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 230000015556 catabolic process Effects 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 229910052782 aluminium Inorganic materials 0.000 description 18
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
- H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】チップ上での占有面積が小さく、入力端子容量
の増加が小さく、レイアウトに制約の少ない入力保護回
路を備える半導体集積回路を提供する。 【解決手段】入力端子７と入力初段インバータ５の入力
点とを接続する配線と内部回路３を構成するいずれかの
論理ゲートの出力点との間に、両端に加えられた電圧に
応じて開閉するスイッチ素子４を設ける。入力端子７に
印加されるサージ電圧がスイッチ素子４の開閉に定めら
れた電圧以上のとき、スイッチ素子４が導通し、入力端
子７から内部回路３内の論理ゲートを構成するＭＯＳ型
電界効果型トランジスタを介して、そのＭＯＳ型電界効
果型トランジスタに電源電位を供給する電源電圧線また
は接地電位を供給するグランド線に至る電流経路が形成
されるようにする。
の増加が小さく、レイアウトに制約の少ない入力保護回
路を備える半導体集積回路を提供する。 【解決手段】入力端子７と入力初段インバータ５の入力
点とを接続する配線と内部回路３を構成するいずれかの
論理ゲートの出力点との間に、両端に加えられた電圧に
応じて開閉するスイッチ素子４を設ける。入力端子７に
印加されるサージ電圧がスイッチ素子４の開閉に定めら
れた電圧以上のとき、スイッチ素子４が導通し、入力端
子７から内部回路３内の論理ゲートを構成するＭＯＳ型
電界効果型トランジスタを介して、そのＭＯＳ型電界効
果型トランジスタに電源電位を供給する電源電圧線また
は接地電位を供給するグランド線に至る電流経路が形成
されるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、外部端子に印加された例えば静電気による
過電圧のようなサージ電圧を電源電位点あるいは接地電
位点に放流させる構成の入力保護回路を備える、半導体
集積回路に関する。
関し、特に、外部端子に印加された例えば静電気による
過電圧のようなサージ電圧を電源電位点あるいは接地電
位点に放流させる構成の入力保護回路を備える、半導体
集積回路に関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）の入力保護に
従来用いられているこの種の入力保護回路について、図
５、６又は図７を用いて、説明する。図５は、従来の入
力保護回路の一例（従来例１）の回路図である。図５を
参照すると、電源電圧側に電流を逃がす保護素子とし
て、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジ
スタ）ＱP3が設けられている。このトランジスタＱ
P3は、ゲート電極とソース電極とを接続したダイオード
接続で、ソース電極とゲート電極とは電源電圧線１に接
続し、ドレイン電極は外部入力端子７に接続している。
一方、グランド電位側に電流を逃がす保護素子として、
ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジス
タ）ＱN4が設けられている。このトランジスタＱN4は、
ゲート電極とソース電極とを接続したダイオード接続
で、それらゲート電極およびソース電極がグランド線２
に接続し、ドレイン電極は入力端子７に接続している。
この例のＬＳＩにおいて入力初段回路５は、ｐＭＯＳト
ランジスタＱP1とｎＭＯＳトランジスタＱN2とからなる
ＣＭＯＳトランジスタ構成のインバータであり、その入
力点（共通接続されたゲート電極）と、上記２つの保護
素子ＱP3，ＱN4どうしの接続節点Ｎ1 とが抵抗Ｒ5 を介
して接続されている。入力初段インバータ５の出力信号
は、内部回路３に入力されて、信号処理される。内部回
路３は、このＬＳＩが目的とする本来の信号処理を行
う。尚、このＬＳＩは、所謂シリコンゲートプロセスに
よるものであって、各ＭＯＳトランジスタＱP1，ＱN2，
ＱP3，ＱN4及び内部回路内の論理ゲートを構成するトラ
ンジスタのゲート電極は、多結晶シリコン（ポリシリコ
ン）で形成されている。叉、抵抗Ｒ5 もポリシリコンを
材料とし、通常、ＭＯＳトランジスタのゲート電極の形
成と同時に形成される。
従来用いられているこの種の入力保護回路について、図
５、６又は図７を用いて、説明する。図５は、従来の入
力保護回路の一例（従来例１）の回路図である。図５を
参照すると、電源電圧側に電流を逃がす保護素子とし
て、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジ
スタ）ＱP3が設けられている。このトランジスタＱ
P3は、ゲート電極とソース電極とを接続したダイオード
接続で、ソース電極とゲート電極とは電源電圧線１に接
続し、ドレイン電極は外部入力端子７に接続している。
一方、グランド電位側に電流を逃がす保護素子として、
ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジス
タ）ＱN4が設けられている。このトランジスタＱN4は、
ゲート電極とソース電極とを接続したダイオード接続
で、それらゲート電極およびソース電極がグランド線２
に接続し、ドレイン電極は入力端子７に接続している。
この例のＬＳＩにおいて入力初段回路５は、ｐＭＯＳト
ランジスタＱP1とｎＭＯＳトランジスタＱN2とからなる
ＣＭＯＳトランジスタ構成のインバータであり、その入
力点（共通接続されたゲート電極）と、上記２つの保護
素子ＱP3，ＱN4どうしの接続節点Ｎ1 とが抵抗Ｒ5 を介
して接続されている。入力初段インバータ５の出力信号
は、内部回路３に入力されて、信号処理される。内部回
路３は、このＬＳＩが目的とする本来の信号処理を行
う。尚、このＬＳＩは、所謂シリコンゲートプロセスに
よるものであって、各ＭＯＳトランジスタＱP1，ＱN2，
ＱP3，ＱN4及び内部回路内の論理ゲートを構成するトラ
ンジスタのゲート電極は、多結晶シリコン（ポリシリコ
ン）で形成されている。叉、抵抗Ｒ5 もポリシリコンを
材料とし、通常、ＭＯＳトランジスタのゲート電極の形
成と同時に形成される。
【０００３】次に、図６は、従来の入力保護回路の他の
例（従来例２）の回路図を示す図である。図６を参照す
ると、本従来例は、電源電圧側の保護素子としてｎＭＯ
ＳトランジスタＱN5を用いている点が、従来例１と異な
っている。この保護用トランジスタＱN5は、ソース電極
が電源電圧線１に、ドレイン電極が入力端子７に、ゲー
ト電極がグランド線２に、それぞれ接続している。一
方、グランド電位側の保護素子として、同じくｎＭＯＳ
トランジスタＱN4が設けられている。このトランジスタ
ＱN4は、ゲート電極とソース電極とが接続されたダイオ
ード接続で、それらゲート電極およびソース電極がグラ
ンド線２に接続し、ドレイン電極が入力端子７に接続し
ている。この例のＬＳＩにおいても、入力初段回路５
は、ｐＭＯＳトランジスタＱP1とｎＭＯＳトランジスタ
ＱN2とからなるＣＭＯＳトランジスタ構成のインバータ
であり、その入力点と上記２つの保護素子ＱN5，ＱN4ど
うしの接続節点Ｎ1 とが抵抗Ｒ5 を介して接続されてい
る。
例（従来例２）の回路図を示す図である。図６を参照す
ると、本従来例は、電源電圧側の保護素子としてｎＭＯ
ＳトランジスタＱN5を用いている点が、従来例１と異な
っている。この保護用トランジスタＱN5は、ソース電極
が電源電圧線１に、ドレイン電極が入力端子７に、ゲー
ト電極がグランド線２に、それぞれ接続している。一
方、グランド電位側の保護素子として、同じくｎＭＯＳ
トランジスタＱN4が設けられている。このトランジスタ
ＱN4は、ゲート電極とソース電極とが接続されたダイオ
ード接続で、それらゲート電極およびソース電極がグラ
ンド線２に接続し、ドレイン電極が入力端子７に接続し
ている。この例のＬＳＩにおいても、入力初段回路５
は、ｐＭＯＳトランジスタＱP1とｎＭＯＳトランジスタ
ＱN2とからなるＣＭＯＳトランジスタ構成のインバータ
であり、その入力点と上記２つの保護素子ＱN5，ＱN4ど
うしの接続節点Ｎ1 とが抵抗Ｒ5 を介して接続されてい
る。
【０００４】上記二つの従来例１，２の入力保護回路
は、端子７に例えば静電気などによるサージ電圧が印加
されたとき、ポリシリコン抵抗Ｒ5 がそのサージ電圧の
波形を鈍化させる。そしてその作用により、入力初段の
インバータ５を構成するｐチャネル，ｎチャネル二つの
ＭＯＳトランジスタＱP1，ＱN2のゲート電極に急峻なサ
ージ電圧が直接印加されるのを防ぐ。一方、ｐＭＯＳト
ランジスＱP3，ｎＭＯＳトランジスタＱN5が、ブレーク
ダウン叉はパンチスルーにより電源電圧線１への電流経
路を作り、電流を逃がす。叉、ｎＭＯＳトランジスタＱ
N4が、ブレークダウン叉はパンチスルーによりグランド
２線へ電流が抜ける経路を作り、電流を逃がす。従来例
１，２のＬＳＩでは、上述した二つの作用（サージ電圧
波形の鈍化とサージ電流放電経路の形成）により、入力
初段のインバータ５におけるＭＯＳトランジスタのゲー
ト酸化膜の破壊を防止している。
は、端子７に例えば静電気などによるサージ電圧が印加
されたとき、ポリシリコン抵抗Ｒ5 がそのサージ電圧の
波形を鈍化させる。そしてその作用により、入力初段の
インバータ５を構成するｐチャネル，ｎチャネル二つの
ＭＯＳトランジスタＱP1，ＱN2のゲート電極に急峻なサ
ージ電圧が直接印加されるのを防ぐ。一方、ｐＭＯＳト
ランジスＱP3，ｎＭＯＳトランジスタＱN5が、ブレーク
ダウン叉はパンチスルーにより電源電圧線１への電流経
路を作り、電流を逃がす。叉、ｎＭＯＳトランジスタＱ
N4が、ブレークダウン叉はパンチスルーによりグランド
２線へ電流が抜ける経路を作り、電流を逃がす。従来例
１，２のＬＳＩでは、上述した二つの作用（サージ電圧
波形の鈍化とサージ電流放電経路の形成）により、入力
初段のインバータ５におけるＭＯＳトランジスタのゲー
ト酸化膜の破壊を防止している。
【０００５】次に、図７（ａ）に従来の入力保護回路の
第３番目の例（従来例３）の回路図を示す。本従来例で
は、共通放電線を用いた入力保護回路について説明す
る。図７（ａ）を参照して、この例のＬＳＩにおいて入
力保護回路は、入力端子７からサージ電圧が印加された
とき、入力保護回路２１を介してスクライブ線２４に至
る電流経路が形成される構成となっている。スクライブ
線２４は、ＬＳＩの製造工程で、ウェーハ上のチップど
うしを区分する線であって、ウェーハからチップを分割
するとき、このスクライブ線にダイサーなどで切れ目を
入れたのち、その切れ目に沿って分割する。スクライブ
線は、通常、アルミニウムなどで覆われており、シリコ
ン基板に導通している。本従来例の入力保護回路は、二
つのｎ+ 拡散層２６，２７とｐ型シリコン基板２９とに
よって形成されるラテラル型ｎｐｎバイポーラトランジ
スタと、ｎ+ 拡散層２６とｐ型シリコン基板２９，ｐ+
拡散層２５により形成されるｐｎ接合ダイオードとで構
成されている。いま、入力端子７からサージ電圧が印加
されると、入力保護回路２１のラテラル型バイポーラト
ランジスタと順方向のダイオードとによって、スクライ
ブ線２４への電流経路が形成される。
第３番目の例（従来例３）の回路図を示す。本従来例で
は、共通放電線を用いた入力保護回路について説明す
る。図７（ａ）を参照して、この例のＬＳＩにおいて入
力保護回路は、入力端子７からサージ電圧が印加された
とき、入力保護回路２１を介してスクライブ線２４に至
る電流経路が形成される構成となっている。スクライブ
線２４は、ＬＳＩの製造工程で、ウェーハ上のチップど
うしを区分する線であって、ウェーハからチップを分割
するとき、このスクライブ線にダイサーなどで切れ目を
入れたのち、その切れ目に沿って分割する。スクライブ
線は、通常、アルミニウムなどで覆われており、シリコ
ン基板に導通している。本従来例の入力保護回路は、二
つのｎ+ 拡散層２６，２７とｐ型シリコン基板２９とに
よって形成されるラテラル型ｎｐｎバイポーラトランジ
スタと、ｎ+ 拡散層２６とｐ型シリコン基板２９，ｐ+
拡散層２５により形成されるｐｎ接合ダイオードとで構
成されている。いま、入力端子７からサージ電圧が印加
されると、入力保護回路２１のラテラル型バイポーラト
ランジスタと順方向のダイオードとによって、スクライ
ブ線２４への電流経路が形成される。
【０００６】図７（ｂ）に、本従来例のチップ上のパタ
ーンレイアウトを、模式的に示す。図７（ｂ）を参照す
ると、入力端子７に対し入力保護回路２１は、共通放電
線であるスクライブ線２４の近くに配置されている。こ
れは、入力保護回路２１の放電経路に付く抵抗を極力小
さくして、電流を逃がしやすくするためである。
ーンレイアウトを、模式的に示す。図７（ｂ）を参照す
ると、入力端子７に対し入力保護回路２１は、共通放電
線であるスクライブ線２４の近くに配置されている。こ
れは、入力保護回路２１の放電経路に付く抵抗を極力小
さくして、電流を逃がしやすくするためである。
【０００７】
【発明が解決しようとする課題】上述した従来例におけ
る第１の問題は、入力端子にサージ電圧が掛かったとき
に入力端子７から電荷を放流するための電流経路とし
て、電源電圧線１への経路とグランド線２への経路の二
つが必要であり、そのために図５，６においてＭＯＳト
ランジスタＱP3，ＱN4，ＱN5で示されるようなブレーク
ダウン叉はパンチスルーを起こす素子が、少なくとも２
個以上必要なことである。その結果、入力保護回路が大
きくなり、延いてはチップ面積が増加してしまう。
る第１の問題は、入力端子にサージ電圧が掛かったとき
に入力端子７から電荷を放流するための電流経路とし
て、電源電圧線１への経路とグランド線２への経路の二
つが必要であり、そのために図５，６においてＭＯＳト
ランジスタＱP3，ＱN4，ＱN5で示されるようなブレーク
ダウン叉はパンチスルーを起こす素子が、少なくとも２
個以上必要なことである。その結果、入力保護回路が大
きくなり、延いてはチップ面積が増加してしまう。
【０００８】第２の問題は、上述したように入力保護回
路の面積が大きくなるのに伴って、入力保護素子の拡散
層容量、ゲート容量が増え、入力端子容量も大きくなっ
てしまうことである。
路の面積が大きくなるのに伴って、入力保護素子の拡散
層容量、ゲート容量が増え、入力端子容量も大きくなっ
てしまうことである。
【０００９】第３の問題は、入力保護回路の放電経路に
付く抵抗を極力小さくして電流を逃がしやすくするため
に、回路のレイアウトに対し、入力保護回路を電源電圧
線やグランド線の近くに配置しなければならないという
制約が加わることである。
付く抵抗を極力小さくして電流を逃がしやすくするため
に、回路のレイアウトに対し、入力保護回路を電源電圧
線やグランド線の近くに配置しなければならないという
制約が加わることである。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、外部端子に入力された信号を受ける入力初段回路
と、入力初段回路の出力信号に基いてこの半導体集積回
路が本来目的とする信号処理動作を実行する内部回路と
を含み、前記外部端子に前記入力初段回路を破壊するに
足る過電圧が印加されたとき外部端子に加わった電荷を
電源電位点叉は接地電位点に放電させる構成の入力保護
回路を備える半導体集積回路において、前記外部端子に
加わった電荷の放電先が、前記内部回路に電源電位叉は
接地電位を供給するために前記内部回路の領域内に配設
された電源電位供給線叉は接地電位供給線であるように
構成したことを特徴とする。
は、外部端子に入力された信号を受ける入力初段回路
と、入力初段回路の出力信号に基いてこの半導体集積回
路が本来目的とする信号処理動作を実行する内部回路と
を含み、前記外部端子に前記入力初段回路を破壊するに
足る過電圧が印加されたとき外部端子に加わった電荷を
電源電位点叉は接地電位点に放電させる構成の入力保護
回路を備える半導体集積回路において、前記外部端子に
加わった電荷の放電先が、前記内部回路に電源電位叉は
接地電位を供給するために前記内部回路の領域内に配設
された電源電位供給線叉は接地電位供給線であるように
構成したことを特徴とする。
【００１１】本発明の半導体集積回路は、入力端子にサ
ージ電圧が印加されたときそのサージ電圧によってブレ
ークダウン叉はパンチスルーを起こして入力端子と内部
回路中の論理ゲートの出力点とを短絡するスイッチ素子
を、一つだけ備えている。サージ電圧によって入力端子
に加えられた電荷は、サージ電圧が正電圧であるか負電
圧であるかに応じて、内部回路を構成するｐＭＯＳトラ
ンジスタ叉はｎＭＯＳトランジスタを通して、内部回路
中の電源電圧線またはグランド線を放電先として放流さ
れる。つまり、サージ電圧による電荷は、放電先を自動
的に振り分けられる。従って、入力初段回路の保護のた
めに必要な素子は、上記のスイッチ素子ただ一つだけで
良い。しかも、放電先の電源電圧線またはグランド線と
して内部回路の領域に配設された配線を用いるので、当
然、内部回路を構成する論理ゲートのＭＯＳトランジス
タの直近に配設されている。すなわち、極論すれば、入
力保護回路のレイアウトに格別の配慮を払う必要は、無
い。
ージ電圧が印加されたときそのサージ電圧によってブレ
ークダウン叉はパンチスルーを起こして入力端子と内部
回路中の論理ゲートの出力点とを短絡するスイッチ素子
を、一つだけ備えている。サージ電圧によって入力端子
に加えられた電荷は、サージ電圧が正電圧であるか負電
圧であるかに応じて、内部回路を構成するｐＭＯＳトラ
ンジスタ叉はｎＭＯＳトランジスタを通して、内部回路
中の電源電圧線またはグランド線を放電先として放流さ
れる。つまり、サージ電圧による電荷は、放電先を自動
的に振り分けられる。従って、入力初段回路の保護のた
めに必要な素子は、上記のスイッチ素子ただ一つだけで
良い。しかも、放電先の電源電圧線またはグランド線と
して内部回路の領域に配設された配線を用いるので、当
然、内部回路を構成する論理ゲートのＭＯＳトランジス
タの直近に配設されている。すなわち、極論すれば、入
力保護回路のレイアウトに格別の配慮を払う必要は、無
い。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明による入
力保護回路を有するＬＳＩの、基本的な構成を模式的に
示すブロック図である。図１を参照して、この図に示す
ＬＳＩは、入力端子７から入力初段回路５に至る信号配
線の他に、その信号配線の途中から分岐しスイッチ素子
４を介して内部回路３に至る電流経路を備えている。ス
イッチ素子４は、入力端子７にサージ電圧が印加されそ
の波高値が一定電圧以上のとき導通状態になり、内部回
路４へ電流経路を形成する。その結果、入力端子７に加
わったサージ電圧による電荷は、内部回路領域内の電源
電圧線あるいはグランド線へと放流され、入力初段回路
のＭＯＳトランジスタのゲート酸化膜の破壊は防止され
る。このような構成によれば、サージ電圧による電荷の
放流先としての内部回路内の電源電圧線あるいはグラン
ド線は、本来の信号処理のためにもともと設けられてい
るものであって、入力保護のために特に新たに引き回し
たものでないので、寄生抵抗や浮遊容量の新たな増加は
ない。以下に、二つの実施例にもとづいて、具体的に説
明する。
て、図面を参照して説明する。図１は、本発明による入
力保護回路を有するＬＳＩの、基本的な構成を模式的に
示すブロック図である。図１を参照して、この図に示す
ＬＳＩは、入力端子７から入力初段回路５に至る信号配
線の他に、その信号配線の途中から分岐しスイッチ素子
４を介して内部回路３に至る電流経路を備えている。ス
イッチ素子４は、入力端子７にサージ電圧が印加されそ
の波高値が一定電圧以上のとき導通状態になり、内部回
路４へ電流経路を形成する。その結果、入力端子７に加
わったサージ電圧による電荷は、内部回路領域内の電源
電圧線あるいはグランド線へと放流され、入力初段回路
のＭＯＳトランジスタのゲート酸化膜の破壊は防止され
る。このような構成によれば、サージ電圧による電荷の
放流先としての内部回路内の電源電圧線あるいはグラン
ド線は、本来の信号処理のためにもともと設けられてい
るものであって、入力保護のために特に新たに引き回し
たものでないので、寄生抵抗や浮遊容量の新たな増加は
ない。以下に、二つの実施例にもとづいて、具体的に説
明する。
【００１３】（実施例１）図２（ａ）は、本発明の第１
の実施例（実施例１）の、トランジスタレベルの回路図
である。図２（ａ）を参照すると、この実施例のＬＳＩ
は、入力初段のインバータ５と、その出力信号を入力と
する内部回路３に加えて、抵抗Ｒ5 とスイッチ素子４と
を備えている。
の実施例（実施例１）の、トランジスタレベルの回路図
である。図２（ａ）を参照すると、この実施例のＬＳＩ
は、入力初段のインバータ５と、その出力信号を入力と
する内部回路３に加えて、抵抗Ｒ5 とスイッチ素子４と
を備えている。
【００１４】入力初段のインバータ５は、ｐＭＯＳトラ
ンジスタＱP1とｎＭＯＳトランジスタＱN2とを直列接続
すると共にゲート電極どうしを共通接続した構成の、Ｃ
ＭＯＳトランジスタ構成のインバータである。そのイン
バータ５の入力点（二つのＭＯＳトランジスタの共通ゲ
ート電極）と入力端子７との間には、抵抗Ｒ5 が接続さ
れている。
ンジスタＱP1とｎＭＯＳトランジスタＱN2とを直列接続
すると共にゲート電極どうしを共通接続した構成の、Ｃ
ＭＯＳトランジスタ構成のインバータである。そのイン
バータ５の入力点（二つのＭＯＳトランジスタの共通ゲ
ート電極）と入力端子７との間には、抵抗Ｒ5 が接続さ
れている。
【００１５】抵抗Ｒ5 は、ポリシリコン層からなり、初
段インバータ５及び内部回路３を構成するＭＯＳトラン
ジスタのゲート電極形成の際に、同時に形成される。
段インバータ５及び内部回路３を構成するＭＯＳトラン
ジスタのゲート電極形成の際に、同時に形成される。
【００１６】内部回路３は、通常、非常に多数の論理ゲ
ートを含んでいるが、図２には、それら論理ゲートの一
例としてのＣＭＯＳインバータを三つ（インバータ１
０，１１，１２）縦列に接続した部分を示す。外部から
入力端子７→抵抗Ｒ5 を介して初段インバータ５に入力
された信号は、そのインバータ５で反転されて、内部回
路に入力される。その後、内部回路３に含まれる種々の
論理ゲートで信号処理され、インバータ１２の入力点に
伝播してくる。更に、インバータ１０，１１を経由し
て、他の論理ゲートに伝播してゆく。
ートを含んでいるが、図２には、それら論理ゲートの一
例としてのＣＭＯＳインバータを三つ（インバータ１
０，１１，１２）縦列に接続した部分を示す。外部から
入力端子７→抵抗Ｒ5 を介して初段インバータ５に入力
された信号は、そのインバータ５で反転されて、内部回
路に入力される。その後、内部回路３に含まれる種々の
論理ゲートで信号処理され、インバータ１２の入力点に
伝播してくる。更に、インバータ１０，１１を経由し
て、他の論理ゲートに伝播してゆく。
【００１７】入力端子７から抵抗Ｒ5 迄の配線の途中の
点Ｎ2 と、上記内部回路内のインバータ１０の出力点
（ｐＭＯＳトランジスタＱP6とｎＭＯＳトランジスタＱ
N7の直列接続節点Ｎ3 ）との間には、スイッチ素子４が
接続されている。
点Ｎ2 と、上記内部回路内のインバータ１０の出力点
（ｐＭＯＳトランジスタＱP6とｎＭＯＳトランジスタＱ
N7の直列接続節点Ｎ3 ）との間には、スイッチ素子４が
接続されている。
【００１８】スイッチ素子４は、その断面構造を図２
（ｂ）に模式的に示すように、ｐ型シリコン領域６内に
近接して配置された二つのｎ+ 型シリコン層８Ａ，８Ｂ
で構成される。そして、例えばｎ+ シリコン層８Ａが入
力端子側の節点Ｎ2 に接続し、ｎ+ シリコン層８Ｂが内
部回路内の節点Ｎ3 に接続している。このスイッチ素子
４は、その両端８Ａ，８Ｂ間に電圧が加わると、逆方向
バイアスとなる側のｐｎ接合ではｎ+ シリコン層からｐ
型シリコン領域６に空乏層が延び、両端電圧が高いと、
両ｎ+ シリコン層８Ａ，８Ｂ間がパンチスルー或いはブ
レークダウンによって、短絡状態になる。パンチスルー
が生じるか或いはブレークダウンが起こるかは、主に、
ｎ+ シリコン層８Ａ，８Ｂの不純物濃度、ｐ型シリコン
領域６の不純物濃度および二つのｎ+ シリコン層８Ａ，
８Ｂ間の距離などによって決まる。
（ｂ）に模式的に示すように、ｐ型シリコン領域６内に
近接して配置された二つのｎ+ 型シリコン層８Ａ，８Ｂ
で構成される。そして、例えばｎ+ シリコン層８Ａが入
力端子側の節点Ｎ2 に接続し、ｎ+ シリコン層８Ｂが内
部回路内の節点Ｎ3 に接続している。このスイッチ素子
４は、その両端８Ａ，８Ｂ間に電圧が加わると、逆方向
バイアスとなる側のｐｎ接合ではｎ+ シリコン層からｐ
型シリコン領域６に空乏層が延び、両端電圧が高いと、
両ｎ+ シリコン層８Ａ，８Ｂ間がパンチスルー或いはブ
レークダウンによって、短絡状態になる。パンチスルー
が生じるか或いはブレークダウンが起こるかは、主に、
ｎ+ シリコン層８Ａ，８Ｂの不純物濃度、ｐ型シリコン
領域６の不純物濃度および二つのｎ+ シリコン層８Ａ，
８Ｂ間の距離などによって決まる。
【００１９】図２（ａ）において、いま、入力端子７に
サージ電圧が加わったとする。すると、スイッチ素子４
が短絡状態となり、入力端子７から内部回路内のインバ
ータ１０の出力点Ｎ3 に至る電流経路ができる。そし
て、サージ電圧が例えば電源電圧以上の正電圧であると
きは、入力端子７の正電荷は、インバータ１０のｐＭＯ
ＳトランジスタＱP6を通して、そのトランジスタＱP6に
電源電圧を供給するために内部回路内に布設された電源
電圧線１Ａに放電される。一方、サージ電圧がグランド
電位以下の負電圧であるときは、入力端子７の負電荷
は、インバータ１０のｎＭＯＳトランジスタＱN7を通し
て、そのトランジスタＱN7にグランド電位を供給するた
めに内部回路内に布設されたグランド線２Ａに放電され
る。つまり、スイッチ素子４を一つ設けるだけで、放電
経路は、サージ電圧の極性に応じて自動的に決まる。し
かも、放電先の電源電圧線１Ａ或いはグランド線２Ａ
は、本来の信号処理のために内部回路内にもともと配設
したものであるので、入力保護のための新たな占有面積
の増加は、従来に比べ、少なくて済む。
サージ電圧が加わったとする。すると、スイッチ素子４
が短絡状態となり、入力端子７から内部回路内のインバ
ータ１０の出力点Ｎ3 に至る電流経路ができる。そし
て、サージ電圧が例えば電源電圧以上の正電圧であると
きは、入力端子７の正電荷は、インバータ１０のｐＭＯ
ＳトランジスタＱP6を通して、そのトランジスタＱP6に
電源電圧を供給するために内部回路内に布設された電源
電圧線１Ａに放電される。一方、サージ電圧がグランド
電位以下の負電圧であるときは、入力端子７の負電荷
は、インバータ１０のｎＭＯＳトランジスタＱN7を通し
て、そのトランジスタＱN7にグランド電位を供給するた
めに内部回路内に布設されたグランド線２Ａに放電され
る。つまり、スイッチ素子４を一つ設けるだけで、放電
経路は、サージ電圧の極性に応じて自動的に決まる。し
かも、放電先の電源電圧線１Ａ或いはグランド線２Ａ
は、本来の信号処理のために内部回路内にもともと配設
したものであるので、入力保護のための新たな占有面積
の増加は、従来に比べ、少なくて済む。
【００２０】叉、本実施例において入力端子７にサージ
電圧が加わったときの放電経路を決めているのは、内部
回路内のインバータ１０を構成する二つのＭＯＳトラン
ジスタＱP6，ＱN7である。これら二つのＭＯＳトランジ
スタは通常、スイッチ素子４により、入力端子７から入
力初段のインバータ５迄の配線からは切り離されてい
る。従って、入力端子７に付随する容量（入力端子容
量）の大きさは、上記二つのＭＯＳトランジスタＱP6，
ＱN7によっては、左右されない。入力端子容量は、（ス
イッチ素子４の節点Ｎ2 側の接合容量）＋（スイッチ素
子４から内部回路内のインバータ１０の出力点までの配
線容量）＋（入力初段インバータ５のゲート容量）の総
計となるのであるが、上述したとおり、通常、内部回路
内のインバータ１０は入力端子７から切り離されている
からである。
電圧が加わったときの放電経路を決めているのは、内部
回路内のインバータ１０を構成する二つのＭＯＳトラン
ジスタＱP6，ＱN7である。これら二つのＭＯＳトランジ
スタは通常、スイッチ素子４により、入力端子７から入
力初段のインバータ５迄の配線からは切り離されてい
る。従って、入力端子７に付随する容量（入力端子容
量）の大きさは、上記二つのＭＯＳトランジスタＱP6，
ＱN7によっては、左右されない。入力端子容量は、（ス
イッチ素子４の節点Ｎ2 側の接合容量）＋（スイッチ素
子４から内部回路内のインバータ１０の出力点までの配
線容量）＋（入力初段インバータ５のゲート容量）の総
計となるのであるが、上述したとおり、通常、内部回路
内のインバータ１０は入力端子７から切り離されている
からである。
【００２１】尚、本実施例において、入力端子７と初段
インバータ５の入力点との間に挿入された抵抗Ｒ5 は、
従来の入力保護回路におけると同じく、サージ電圧の急
峻な波形を鈍らせて保護効果を更に高める作用をする。
同様に、内部回路内のインバータ１０の出力点（スイッ
チ素子４の接続節点Ｎ3 ）と次段のインバータ１１の入
力点との間に接続された抵抗Ｒ11は、サージ電圧により
スイッチ素子４が短絡状態になったとき、節点Ｎ3 に放
流されてきたサージ電圧の波形を鈍らせ、インバータ１
１が破壊されるのを防ぐ作用をする。
インバータ５の入力点との間に挿入された抵抗Ｒ5 は、
従来の入力保護回路におけると同じく、サージ電圧の急
峻な波形を鈍らせて保護効果を更に高める作用をする。
同様に、内部回路内のインバータ１０の出力点（スイッ
チ素子４の接続節点Ｎ3 ）と次段のインバータ１１の入
力点との間に接続された抵抗Ｒ11は、サージ電圧により
スイッチ素子４が短絡状態になったとき、節点Ｎ3 に放
流されてきたサージ電圧の波形を鈍らせ、インバータ１
１が破壊されるのを防ぐ作用をする。
【００２２】（実施例２）次に、本発明の第２の実施例
（実施例２）について説明する。図３（ａ）は、本発明
の実施例２の回路図である。図３（ａ）を参照して、本
実施例が実施例１と異なるのは、スイッチ素子４から内
部回路の電源電圧線１Ａおよびグランド線２Ａに至る放
電経路が、途中で二つに分岐している点である。すなわ
ち、スイッチ素子４の内部回路側の一端は、インバータ
１０の出力点（接続節点Ｎ3 ）に接続されているだけで
なく、そのインバータ１０の前段のインバータ１２の出
力点（接続節点Ｎ4 ）にも接続されている。従って、入
力端子７にサージ電圧が加わると、そのサージ電圧によ
る電荷は、入力端子７からスイッチ素子４を通りｐＭＯ
ＳトランジスタＱP6（叉は、ｎＭＯＳトランジスタ
ＱN7）を抜けて、内部回路内の電源電圧線１Ａ（同、グ
ランド線２Ａ）に放電される電荷と、ｐＭＯＳトランジ
スタＱP8（同、ｎＭＯＳトランジスタＱN9）を抜けて、
内部回路内の電源電圧線１Ａ（同、グランド線２Ａ）に
放電される電荷との二つに分かれる。
（実施例２）について説明する。図３（ａ）は、本発明
の実施例２の回路図である。図３（ａ）を参照して、本
実施例が実施例１と異なるのは、スイッチ素子４から内
部回路の電源電圧線１Ａおよびグランド線２Ａに至る放
電経路が、途中で二つに分岐している点である。すなわ
ち、スイッチ素子４の内部回路側の一端は、インバータ
１０の出力点（接続節点Ｎ3 ）に接続されているだけで
なく、そのインバータ１０の前段のインバータ１２の出
力点（接続節点Ｎ4 ）にも接続されている。従って、入
力端子７にサージ電圧が加わると、そのサージ電圧によ
る電荷は、入力端子７からスイッチ素子４を通りｐＭＯ
ＳトランジスタＱP6（叉は、ｎＭＯＳトランジスタ
ＱN7）を抜けて、内部回路内の電源電圧線１Ａ（同、グ
ランド線２Ａ）に放電される電荷と、ｐＭＯＳトランジ
スタＱP8（同、ｎＭＯＳトランジスタＱN9）を抜けて、
内部回路内の電源電圧線１Ａ（同、グランド線２Ａ）に
放電される電荷との二つに分かれる。
【００２３】本実施例によれば、スイッチ素子４から後
の放電経路を複数にし、内部回路内の複数のトランジス
タを使用することで、トランジスタサイズの増大なしに
入力保護効果を大きくし、静電耐圧を向上させることが
できる。その際、入力端子容量の増加は、ない。上述し
たように、入力端子容量は、内部回路内にあってサージ
電圧の放電経路として利用されるトランジスタのサイズ
や数に依存しないからである。
の放電経路を複数にし、内部回路内の複数のトランジス
タを使用することで、トランジスタサイズの増大なしに
入力保護効果を大きくし、静電耐圧を向上させることが
できる。その際、入力端子容量の増加は、ない。上述し
たように、入力端子容量は、内部回路内にあってサージ
電圧の放電経路として利用されるトランジスタのサイズ
や数に依存しないからである。
【００２４】ここで、本実施例に用いたスイッチ素子４
について、説明する。本実施例においてスイッチ素子４
は、断面構造は実施例１に用いたものと同一で良いが、
平面パターンを変更する必要がある。本実施例に用いた
スイッチ素子４の一例の平面図を、図３（ｂ）に示す。
図３（ｂ）を参照して、ｐ型シリコン領域中に、三つの
ｎ+ 型シリコン層８Ａ，８Ｂ，８Ｃが形成されている。
これら三つのうちシリコン層８Ａは長い。他の二つのシ
リコン層８Ｂ，８Ｃは短く、共にシリコン層８Ａに対向
する位置に配置されている。スイッチ素子４をこのよう
な構造にすることにより、通常動作時には、内部回路内
のインバータ１０における入・出力を分離し、サージ電
圧印加時には、複数の放電経路を形成できる。
について、説明する。本実施例においてスイッチ素子４
は、断面構造は実施例１に用いたものと同一で良いが、
平面パターンを変更する必要がある。本実施例に用いた
スイッチ素子４の一例の平面図を、図３（ｂ）に示す。
図３（ｂ）を参照して、ｐ型シリコン領域中に、三つの
ｎ+ 型シリコン層８Ａ，８Ｂ，８Ｃが形成されている。
これら三つのうちシリコン層８Ａは長い。他の二つのシ
リコン層８Ｂ，８Ｃは短く、共にシリコン層８Ａに対向
する位置に配置されている。スイッチ素子４をこのよう
な構造にすることにより、通常動作時には、内部回路内
のインバータ１０における入・出力を分離し、サージ電
圧印加時には、複数の放電経路を形成できる。
【００２５】次に、本実施例の変形例について、説明す
る。この変形例は、図３（ａ）に示す回路図中のサージ
電圧波形鈍化用の抵抗Ｒ5 ，Ｒ10，Ｒ11を、これまでは
「素子」として或る領域を確保して形成していたのに対
し、配線に付随する寄生抵抗で代用する例を示すもので
ある。図４に、図３（ａ）に示す回路図中のインバータ
５，１０叉は１１の、入力部分のマスクパターンを示
す。図４を参照して、図中、アルミニウム配線には右上
がり斜線を施し、ポリシリコン配線には右下がりの斜線
を施して示す。図において、紙面上側に、ｐ+ シリコン
領域１３Ｄ，１３Ｓが対向して形成されており、中央を
ポリシリコン配線９が紙面上下に走っている。これらｐ
+ 領域とポリシリコン配線とで、ｐＭＯＳトランジスタ
を構成している。ｐ+ シリコン領域１３Ｄ，１３Ｓがそ
れぞれ、ドレイン領域、ソース領域である。ポリシリコ
ン配線９が、ゲート電極である。一方、紙面下側に、ｎ
+ シリコン領域１４Ｄ，１４Ｓが対向して形成されてお
り、中央を、ｐＭＯＳトランジスタのゲート電極と共通
のポリシリコン配線９が、紙面上下に走っている。これ
らｎ+ 領域とポリシリコン配線とで、ｎＭＯＳトランジ
スタを構成している。ｎ+ シリコン領域１４Ｄ，１３Ｓ
がそれぞれ、ドレイン領域およびソース領域である。ポ
リシリコン配線９が、ゲート電極である。
る。この変形例は、図３（ａ）に示す回路図中のサージ
電圧波形鈍化用の抵抗Ｒ5 ，Ｒ10，Ｒ11を、これまでは
「素子」として或る領域を確保して形成していたのに対
し、配線に付随する寄生抵抗で代用する例を示すもので
ある。図４に、図３（ａ）に示す回路図中のインバータ
５，１０叉は１１の、入力部分のマスクパターンを示
す。図４を参照して、図中、アルミニウム配線には右上
がり斜線を施し、ポリシリコン配線には右下がりの斜線
を施して示す。図において、紙面上側に、ｐ+ シリコン
領域１３Ｄ，１３Ｓが対向して形成されており、中央を
ポリシリコン配線９が紙面上下に走っている。これらｐ
+ 領域とポリシリコン配線とで、ｐＭＯＳトランジスタ
を構成している。ｐ+ シリコン領域１３Ｄ，１３Ｓがそ
れぞれ、ドレイン領域、ソース領域である。ポリシリコ
ン配線９が、ゲート電極である。一方、紙面下側に、ｎ
+ シリコン領域１４Ｄ，１４Ｓが対向して形成されてお
り、中央を、ｐＭＯＳトランジスタのゲート電極と共通
のポリシリコン配線９が、紙面上下に走っている。これ
らｎ+ 領域とポリシリコン配線とで、ｎＭＯＳトランジ
スタを構成している。ｎ+ シリコン領域１４Ｄ，１３Ｓ
がそれぞれ、ドレイン領域およびソース領域である。ポ
リシリコン配線９が、ゲート電極である。
【００２６】ｐＭＯＳトランジスタにおいては、ソース
領域１３Ｓにアルミニウム配線１７が布設され、ソース
領域１３Ｓとアルミニウム配線１７とは、コンタクト孔
１９を介して接続されている。アルミニウム配線１７
は、内部回路内に布設された電源電圧線（図示せず）に
接続している。一方、このｐＭＯＳトランジスタのドレ
イン領域１３Ｄには、アルミニウム配線１６が布設され
ており、ドレイン領域１３Ｄとアルミニウム配線１６と
は、コンタクト孔１９を介して接続されている。アルミ
ニウム配線１６は、紙面右側に配置された次段の論理ゲ
ート（図示せず）の入力点に接続している。一方、ｎＭ
ＯＳトランジスタにおいては、ソース領域１４Ｓにアル
ミニウム配線１８が布設され、ソース領域１４Ｓとアル
ミニウム配線１８とは、コンタクト孔１９を介して接続
されている。アルミニウム配線１８は、内部回路内に布
設されたグランド線（図示せず）に接続している。一
方、このｎＭＯＳトランジスタのドレイン領域１４Ｄに
は、ｐＭＯＳトランジスタと共通のアルミニウム配線１
６が布設されており、ドレイン領域１４Ｄとアルミニウ
ム配線１６とは、コンタクト孔１９を介して接続されて
いる。
領域１３Ｓにアルミニウム配線１７が布設され、ソース
領域１３Ｓとアルミニウム配線１７とは、コンタクト孔
１９を介して接続されている。アルミニウム配線１７
は、内部回路内に布設された電源電圧線（図示せず）に
接続している。一方、このｐＭＯＳトランジスタのドレ
イン領域１３Ｄには、アルミニウム配線１６が布設され
ており、ドレイン領域１３Ｄとアルミニウム配線１６と
は、コンタクト孔１９を介して接続されている。アルミ
ニウム配線１６は、紙面右側に配置された次段の論理ゲ
ート（図示せず）の入力点に接続している。一方、ｎＭ
ＯＳトランジスタにおいては、ソース領域１４Ｓにアル
ミニウム配線１８が布設され、ソース領域１４Ｓとアル
ミニウム配線１８とは、コンタクト孔１９を介して接続
されている。アルミニウム配線１８は、内部回路内に布
設されたグランド線（図示せず）に接続している。一
方、このｎＭＯＳトランジスタのドレイン領域１４Ｄに
は、ｐＭＯＳトランジスタと共通のアルミニウム配線１
６が布設されており、ドレイン領域１４Ｄとアルミニウ
ム配線１６とは、コンタクト孔１９を介して接続されて
いる。
【００２７】ｐＭＯＳトランジスタとｎＭＯＳトランジ
スタに共通なポリシリコン配線（ゲート電極）９には、
紙面左側に配置された前段のインバータ（叉は、入力端
子。いずれも、図示せず）からアルミニウム配線２０が
布設されており、ゲート電極としてのポリシリコン配線
９とアルミニウム配線２０とは、コンタクト孔１５を介
して接続している。
スタに共通なポリシリコン配線（ゲート電極）９には、
紙面左側に配置された前段のインバータ（叉は、入力端
子。いずれも、図示せず）からアルミニウム配線２０が
布設されており、ゲート電極としてのポリシリコン配線
９とアルミニウム配線２０とは、コンタクト孔１５を介
して接続している。
【００２８】この図に示すインバータは、入力点に付加
される抵抗が、アルミニウム入力配線２０に接続してい
るポリシリコンゲート電極９によって作られている例を
示している。ポリシリコンゲート電極配線９の単位面積
（１μｍ平方）あたりの抵抗値（約１４Ω）は、アルミ
ニウム配線２０の単位あたりの抵抗値（約０．１Ω）に
対して充分大きいので、ポリシリコンゲート電極配線９
の抵抗が支配項となっている。
される抵抗が、アルミニウム入力配線２０に接続してい
るポリシリコンゲート電極９によって作られている例を
示している。ポリシリコンゲート電極配線９の単位面積
（１μｍ平方）あたりの抵抗値（約１４Ω）は、アルミ
ニウム配線２０の単位あたりの抵抗値（約０．１Ω）に
対して充分大きいので、ポリシリコンゲート電極配線９
の抵抗が支配項となっている。
【００２９】尚、これまで述べた実施例１，２は、抵抗
Ｒ5 ，Ｒ10，Ｒ11として、ポリシリコン層を用いた例で
あるが、本発明はこれに限られるものではない。半導体
集積回路には、他の材料、例えば金属薄膜や熱拡散法あ
るいはイオン注入法により不純物を導入した結晶シリコ
ン層が抵抗材料として用いられている。本発明において
もこのような材料による抵抗体を用いることができる。
Ｒ5 ，Ｒ10，Ｒ11として、ポリシリコン層を用いた例で
あるが、本発明はこれに限られるものではない。半導体
集積回路には、他の材料、例えば金属薄膜や熱拡散法あ
るいはイオン注入法により不純物を導入した結晶シリコ
ン層が抵抗材料として用いられている。本発明において
もこのような材料による抵抗体を用いることができる。
【００３０】
【発明の効果】本発明の第１の効果は、端子にサージ電
圧が加わったときの入力保護に要する面積を縮小するこ
とができることである。電源電圧線あるいはグランド線
へ電荷を放電するために、従来、サージ電圧が加わった
時に導通する素子が少なくとも二個は必要であったのに
対し、本発明では内部回路内の論理ゲートを構成するト
ランジスタを利用し、しかも、電荷の放電先として、Ｌ
ＳＩ本来の信号処理のためにもともと内部回路内に布設
されている電源電圧線およびグランド線へを用いている
からである。本発明によれば、入力保護のために新たに
必要な素子は、サージ電圧によってブレークダウン叉は
パンチスルーで導通するスイッチ素子だけである。
圧が加わったときの入力保護に要する面積を縮小するこ
とができることである。電源電圧線あるいはグランド線
へ電荷を放電するために、従来、サージ電圧が加わった
時に導通する素子が少なくとも二個は必要であったのに
対し、本発明では内部回路内の論理ゲートを構成するト
ランジスタを利用し、しかも、電荷の放電先として、Ｌ
ＳＩ本来の信号処理のためにもともと内部回路内に布設
されている電源電圧線およびグランド線へを用いている
からである。本発明によれば、入力保護のために新たに
必要な素子は、サージ電圧によってブレークダウン叉は
パンチスルーで導通するスイッチ素子だけである。
【００３１】本発明の第２の効果は、入力端子容量を増
加させることなしに入力保護能力をを上げることができ
ることである。本発明において実際の入力保護能力を決
めるのは、内部回路内の論理ゲートを構成するトランジ
スタである。その内部回路内のトランジスタは、通常動
作においては、スイッチ素子により入力端子からは切り
離されている。従って、サージ電圧印加時の放電経路と
なる内部回路内のトランジスタのサイズあるいは数を増
加させても、入力端子容量の増加は、無い。
加させることなしに入力保護能力をを上げることができ
ることである。本発明において実際の入力保護能力を決
めるのは、内部回路内の論理ゲートを構成するトランジ
スタである。その内部回路内のトランジスタは、通常動
作においては、スイッチ素子により入力端子からは切り
離されている。従って、サージ電圧印加時の放電経路と
なる内部回路内のトランジスタのサイズあるいは数を増
加させても、入力端子容量の増加は、無い。
【００３２】本発明の第３の効果は、回路のレイアウト
における自由度を従来より高めることができることであ
る。本発明においてサージ電圧による電荷の放電経路
は、内部回路内の論理ゲートを構成するＭＯＳトランジ
スタにより形成される。叉、放電先は、もともと内部回
路内に布設された電源電圧線またはグランド線である。
内部回路内のトランジスタと電源電圧線、グランド線と
は、当然、密接して配置されている。従って、共通放電
線を用いた従来例とは違って、入力保護回路の素子をス
クライブ線などの共通放電線の近くに置く必要はなく、
レイアウトに対する制約は何ら、ない。
における自由度を従来より高めることができることであ
る。本発明においてサージ電圧による電荷の放電経路
は、内部回路内の論理ゲートを構成するＭＯＳトランジ
スタにより形成される。叉、放電先は、もともと内部回
路内に布設された電源電圧線またはグランド線である。
内部回路内のトランジスタと電源電圧線、グランド線と
は、当然、密接して配置されている。従って、共通放電
線を用いた従来例とは違って、入力保護回路の素子をス
クライブ線などの共通放電線の近くに置く必要はなく、
レイアウトに対する制約は何ら、ない。
【図１】本発明による半導体集積回路の基本的な構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施例１による半導体集積回路の回路
図及び、これに用いたスイッチ素子の断面を模式的に示
す図である。
図及び、これに用いたスイッチ素子の断面を模式的に示
す図である。
【図３】本発明の実施例２による半導体集積回路の回路
図及び、これに用いたスイッチ素子の模式的平面図であ
る。
図及び、これに用いたスイッチ素子の模式的平面図であ
る。
【図４】本発明の実施例２による半導体集積回路の変形
例に用いたインバータのパターンを示す図である。
例に用いたインバータのパターンを示す図である。
【図５】従来例１による入力保護回路を備える半導体集
積回路の回路図である。
積回路の回路図である。
【図６】従来例２による入力保護回路を備える半導体集
積回路の回路図である。
積回路の回路図である。
【図７】従来例３による入力保護回路を備える半導体集
積回路のブロック図及び、各ブロックの配置を示すレイ
アウト図である。
積回路のブロック図及び、各ブロックの配置を示すレイ
アウト図である。
１，１Ａ 電源電圧線 ２，２Ａ グランド線 ３ 内部回路 ４ スイッチ素子 ５ 入力初段回路 ６ ｐ型シリコン領域 ７ 入力端子 ８Ａ，８Ｂ ｎ+ シリコン領域 ９ ポリシリコン配線 １０，１１，１２ インバータ １３Ｄ，１３Ｓ ｐ+ シリコン領域 １４Ｄ，１４Ｓ ｎ+ シリコン領域 １５，１９ コンタクト孔 １６，１７，１８，２０アルミニウム配線
Claims (9)
- 【請求項１】 外部端子に入力された信号を受ける入力
初段回路と、入力初段回路の出力信号に基いてこの半導
体集積回路が本来目的とする信号処理動作を実行する内
部回路とを含み、前記外部端子に前記入力初段回路を破
壊するに足る過電圧が印加されたとき外部端子に加わっ
た電荷を電源電位点叉は接地電位点に放電させる構成の
入力保護回路を備える半導体集積回路において、 前記外部端子に加わった電荷の放電先が、前記内部回路
に電源電位叉は接地電位を供給するために前記内部回路
の領域内に配設された電源電位供給線叉は接地電位供給
線であるように構成したことを特徴とする半導体集積回
路。 - 【請求項２】 外部端子に入力された信号を受ける入力
初段回路と、入力初段回路の出力信号に基いてこの半導
体集積回路が本来目的とする信号処理動作を実行する内
部回路とを含み、前記外部端子に前記入力初段回路を破
壊するに足る過電圧が印加されたとき外部端子に加わっ
た電荷を電源電位点叉は接地電位点に放電させる構成の
入力保護回路を備える半導体集積回路において、 前記外部端子に加わった電荷が、前記内部回路に含まれ
るいずれかの論理ゲートを構成するＭＯＳ型電界効果型
トランジスタを介して、そのＭＯＳ型電界効果型トラン
ジスタに電源電位叉は接地電位を供給するために前記内
部回路の領域内に配設された電源電位供給線叉は接地電
位供給線に放電されるように構成したことを特徴とする
半導体集積回路。 - 【請求項３】 外部端子に入力された信号を受ける入力
初段回路と、入力初段回路の出力信号にもとづいてこの
半導体集積回路が本来目的とする信号処理動作を実行す
る内部回路とを含み、前記外部端子に前記入力初段回路
を破壊するに足る過電圧が入力されたとき前記外部端子
が電源電位点叉は接地電位点に短絡される構成の入力保
護回路を備える半導体集積回路において、 前記外部端子と前記入力初段回路の入力点とを接続する
配線と前記内部回路に含まれるいずれかの論理ゲートの
出力点との間に、両端に加えられた電圧に応じて開閉す
るスイッチ素子を接続し、 前記外部端子に印加される過電圧が前記スイッチ素子の
開閉に定められた電圧以上のとき前記スイッチ素子が導
通し、前記外部端子から、前記内部回路に含まれるいず
れかの論理ゲートを構成するＭＯＳ型電界効果型トラン
ジスタを介して、そのＭＯＳ型電界効果型トランジスタ
に電源電位を供給する電源電位供給線叉は接地電位を供
給する接地電位供給線に至る電流経路が形成されるよう
に構成したことを特徴とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 前記外部端子と前記入力初段回路の入力点とを接続する
配線の、前記スイッチ素子との接続点から前記入力初段
回路の入力点に至る配線に、第１の抵抗成分を付与した
ことを特徴とする半導体集積回路。 - 【請求項５】 請求項３叉は請求項４記載の半導体集積
回路において、 前記スイッチ素子と前記内部回路に含まれるいずれかの
論理ゲートの出力点とを接続する配線から、前記論理ゲ
ートの出力信号を入力信号とする他の論理ゲートの入力
点に至る配線に、第２の抵抗成分を付与したことを特徴
とする半導体集積回路。 - 【請求項６】 請求項４又は請求項５記載の半導体集積
回路において、 前記第１の抵抗成分、前記第２の抵抗成分叉は前記第１
の抵抗成分及び第２の抵抗成分が、多結晶シリコン膜、
金属膜及び不純物を導入した結晶シリコン層のいずれか
を用いて形成した抵抗素子によるものであることを特徴
とする半導体集積回路。 - 【請求項７】 請求項４又は請求項５記載の半導体集積
回路において、 前記第１の抵抗成分、前記第２の抵抗成分叉は前記第１
の抵抗成分及び第２の抵抗成分が、多結晶シリコン膜、
金属膜及び不純物を導入した結晶シリコン層のいずれか
を用いた配線に付随する寄生抵抗によるものであること
を特徴とする半導体集積回路。 - 【請求項８】 請求項３記載の半導体集積回路におい
て、 前記スイッチ素子が、第１導電型の領域中に間隔を保っ
て形成された二つの第２導電型領域を両端とし、その両
端に加えられた電圧に応じて生じるブレークダウン現象
によりスイッチ作用を示す、ブレークダウン素子である
ことを特徴とする半導体集積回路。 - 【請求項９】 請求項３記載の半導体集積回路におい
て、 前記スイッチ素子が、第１導電型の領域中に間隔を保っ
て形成された二つの第２導電型領域を両端とし、その両
端に加えられた電圧に応じて生じるパンチスルー現象に
よりスイッチ作用を示す、パンチスルー素子であること
を特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040703A JP2937923B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路 |
| CN98107033A CN1130771C (zh) | 1997-02-25 | 1998-02-25 | 具有输入保护电路的半导体集成电路 |
| EP98103311A EP0860941A3 (en) | 1997-02-25 | 1998-02-25 | Semiconductor integrated circuit having input protection circuit |
| KR1019980005959A KR100325190B1 (ko) | 1997-02-25 | 1998-02-25 | 반도체집적회로 |
| US09/030,341 US6034854A (en) | 1997-02-25 | 1998-02-25 | Semiconductor integrated circuit having input protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040703A JP2937923B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242391A true JPH10242391A (ja) | 1998-09-11 |
| JP2937923B2 JP2937923B2 (ja) | 1999-08-23 |
Family
ID=12587942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9040703A Expired - Fee Related JP2937923B2 (ja) | 1997-02-25 | 1997-02-25 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6034854A (ja) |
| EP (1) | EP0860941A3 (ja) |
| JP (1) | JP2937923B2 (ja) |
| KR (1) | KR100325190B1 (ja) |
| CN (1) | CN1130771C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
| US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
| US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
| TWI608587B (zh) * | 2015-12-31 | 2017-12-11 | 聯詠科技股份有限公司 | 靜電放電防護裝置及其操作方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3252790B2 (ja) * | 1998-04-23 | 2002-02-04 | 日本電気株式会社 | 半導体集積回路 |
| TW463358B (en) * | 2000-09-18 | 2001-11-11 | United Microelectronics Corp | Electrostatic discharge protection circuit of floating body |
| US6639771B2 (en) | 2001-03-12 | 2003-10-28 | Pericom Semiconductor Corp. | Internet ESD-shunt diode protected by delayed external MOSFET switch |
| US6624682B1 (en) * | 2002-10-09 | 2003-09-23 | Analog Devices, Inc. | Method and an apparatus to actively sink current in an integrated circuit with a floating I/O supply voltage |
| KR100487947B1 (ko) * | 2002-11-22 | 2005-05-06 | 삼성전자주식회사 | 클럭 스퀘어 회로 |
| JP3990352B2 (ja) * | 2003-12-22 | 2007-10-10 | 株式会社東芝 | 半導体集積回路装置 |
| US20050212789A1 (en) * | 2004-03-23 | 2005-09-29 | Samsung Electro-Mechanics Co., Ltd. | Display apparatus and method of controlling the same |
| JP4647294B2 (ja) * | 2004-11-26 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9154133B2 (en) * | 2011-09-28 | 2015-10-06 | Texas Instruments Incorporated | ESD robust level shifter |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217658A (ja) * | 1984-04-12 | 1985-10-31 | Mitsubishi Electric Corp | 半導体集積回路装置の入力保護回路 |
| JPS61296773A (ja) * | 1985-06-26 | 1986-12-27 | Toshiba Corp | 入力保護回路 |
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| US5450267A (en) * | 1993-03-31 | 1995-09-12 | Texas Instruments Incorporated | ESD/EOS protection circuits for integrated circuits |
| JP3499619B2 (ja) * | 1994-12-06 | 2004-02-23 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路のインターフェース回路 |
-
1997
- 1997-02-25 JP JP9040703A patent/JP2937923B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-25 US US09/030,341 patent/US6034854A/en not_active Expired - Lifetime
- 1998-02-25 CN CN98107033A patent/CN1130771C/zh not_active Expired - Fee Related
- 1998-02-25 EP EP98103311A patent/EP0860941A3/en not_active Withdrawn
- 1998-02-25 KR KR1019980005959A patent/KR100325190B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
| US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
| US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
| TWI608587B (zh) * | 2015-12-31 | 2017-12-11 | 聯詠科技股份有限公司 | 靜電放電防護裝置及其操作方法 |
| US10476263B2 (en) | 2015-12-31 | 2019-11-12 | Novatek Microelectronics Corp. | Device and operation method for electrostatic discharge protection |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0860941A2 (en) | 1998-08-26 |
| US6034854A (en) | 2000-03-07 |
| KR100325190B1 (ko) | 2002-08-13 |
| CN1196577A (zh) | 1998-10-21 |
| EP0860941A3 (en) | 2002-01-09 |
| CN1130771C (zh) | 2003-12-10 |
| JP2937923B2 (ja) | 1999-08-23 |
| KR19980071706A (ko) | 1998-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6515337B1 (en) | Input protection circuit connected to projection circuit power source potential line | |
| US5717559A (en) | Input/output protection device for use in semiconductor device | |
| EP0280236B1 (en) | Method of manufacturing an insulated-gate semicustom integrated circuit | |
| US6444511B1 (en) | CMOS output circuit with enhanced ESD protection using drain side implantation | |
| JP3926011B2 (ja) | 半導体装置の設計方法 | |
| US5751042A (en) | Internal ESD protection circuit for semiconductor devices | |
| JP2937923B2 (ja) | 半導体集積回路 | |
| GB2339074A (en) | Buffer device with electrostatic discharge protection circuit | |
| US5449940A (en) | Semiconductor integrated circuit having improved protection element | |
| US6756642B2 (en) | Integrated circuit having improved ESD protection | |
| US5181092A (en) | Input protection resistor used in input protection circuit | |
| US7456440B2 (en) | Electrostatic protection device | |
| US5751180A (en) | Electrical device structure having reduced crowbar current and power consumption | |
| US6825504B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP2822915B2 (ja) | 半導体装置 | |
| JPH11274319A (ja) | 静電放電保護ネットワ―ク | |
| JP4215482B2 (ja) | 静電保護回路及び半導体装置 | |
| US5998245A (en) | Method for making seal-ring structure with ESD protection device | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| KR19990037386A (ko) | 반도체 집적 회로 | |
| JP3141865B2 (ja) | 半導体集積装置 | |
| JP3319445B2 (ja) | 半導体装置 | |
| KR20010050164A (ko) | 동작이 안정화된 반도체 장치의 보호회로 | |
| JP2901542B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990511 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080611 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |