CN1130771C - 具有输入保护电路的半导体集成电路 - Google Patents
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Abstract
半导体集成电路，具有输入保护电路，该保护电路包含接收由外部端子输入的信号的输入初级电路和根据输入初级电路的输出信号实行半导体集成电路本来目的的信号处理动作的内部电路，当在上述外部端子上外加足以破坏输入初级电路的过电压时，加在外部端子上的电荷能在电源电位点或在接地电位点放电，为了在内部电路供给电源电位或接地电位，外部端子上所加的电荷的放电点是在内部电路的区域内配置了的电源电位馈线或接地电位馈线。
Description
技术领域
本发明涉及半导体集成电路，特别是涉及具有使在外部端子上附加的例如静电过压那样的浪涌电压能在电源电位点或接地电位点放电的输入保护电路的半导体集成电路。
背景技术
用5、6或7说明以前用于半导体集成电路(LSI)的输入保护的这种输入保护电路。图5为以前的输入保护电路例子之一(已有例1)的电路图。参照图5，在电源电压侧，作为放掉电流的保护元件设有P沟道MOS晶体管(PMOS晶体管)Qp3。晶体管Qp3用二极管连接栅极与源极，栅极和源极连接至电源电压线1上，漏极接入外部输入端子7。另外、在地线电位侧，作为逃避电流的保护元件设有n沟道MOS晶体管(nMOS晶体管)QN4。此晶体管QN4通过二极管与栅极和源极连接，栅极和源极接至地线2，漏极接入输入端子7。在此例的LS1的输入初级电路5是由pMOS晶体管Qp1和nMOS晶体管QN2组成的CMOS晶体管构成的反向器，其输入点(共同连接的栅极)和上述两个保护元件Qp3、QN4的相互间连接节点N1借助于电阻R5相互连接。输入初级反向器5的输出信号输入至内部电路3进行信号处理。内部电路3进行以LS1为目的的原来信处理。另外，此LS1由所谓硅栅极工序制成，构成各MOS晶体管Qp1、QN2、Qp3、QN4和内路电路内的逻辑门电路的晶体管的栅极由结晶硅(多晶硅)形成。另外，电阻R5也是多晶硅的材料，通常与MOS晶体管的栅极的形成同时形成。
下面图6是以前的输入保护电路的其他例子(已有例2)的电路图。如参照图6，本已有例子作为电源电压侧的保护元件使用nMOS晶体管QN5，这与已有例1不同。这种保护用晶体管QN5，源极接至电源电压线1，漏极接至输入端子7，栅极接至地线2。另外，作为地线电位侧的保护元件，同样设有nMOS晶体管QN4。晶体管QN4用二极管连接栅极和源极，栅极和源极接至地线2，漏极接至输入端子7。在此例的LS1中输入初级电路5也是由pMOS晶体管Qp1和nMOS晶体管QN2组成的CMOS晶体管构成的反向器，其输入点与上述两个保护元件QN5、QN4相互间的连接节点通过电阻R5连接。
上述两个已有例1、2的输入保护电路，当端子7例如附加静电等的浪涌电压时，多晶硅电阻R5可以使其浪涌电压波形变缓。于是根据其作用，能防止在构成输入初级反向器5的P沟道、n沟道两个MOS晶体管Qp1、QN2的栅极上直接附加急变的浪涌电压。另一方面，pMOS晶体管Qp3、nMOS晶体管QN5通过击穿或穿透产生通往电源电压线1的电流路径放出电流。另外，nMOS晶体管QN4通过击穿或穿透产生了电流流至地线2的路径，使电流流出。在已有例1、2的LS1中，通过上述两个作用(浪涌电压波形变缓和形成浪涌电流放电路径)，能防止破坏输入初级反向器5的MOS晶体管的栅极氧化膜。
图7(a)表示已有的输入保护电路的第3个例子(已有例3)的电路图。在本已有例中说明采用共同放电线的输入保护电路。参照图7(a)，在该例LSI中输入保护电路的结构是，当从输入端子7外加浪涌电压时，借助于输入保护电路21形成至地线24的电流路径。地线24在LSI的制造工序中是区分晶片上芯片相互间的区分线，从晶片分割芯片时，用切割机等在接地线上划入缝隙后，沿该缝隙进行分割。地线通常用铝等覆盖，与硅基片导通。已有例的输入保护电路是由两个n+扩散层26、27和P型硅基片29形成的横向型npn双极晶体管和由n+扩散层26和p型硅基片29、p+扩散层25形成的pn结二极管所构成。现在从输入端子7外加浪涌电压时，通过输入保护电路21的横向型双极晶体管和正向二极管形成向地线24的电流路径。
在图7(b)模式地表示已有例的芯片上的图案设计。参照图7(b)，对输入端子7，输入保护电路21被靠近共同放电线，即靠近地线24配置。这是因为输入保护电路21的放电路径的电阻极小，电流容易放出。
在上述的已有例中的第1个问题是在输入端子上加浪涌电压时，作为从输入端子放出电荷的电流路径必须有到电源电压线1的路径和到地线2的路径两个。因此，在图5、6中至少要有2个以上以MOS晶体管Qp3’、QN4’、QN5表示那样的击穿或穿透元件。其结果是输入保护电路大，进而增加芯片面积。
第2个问题是如以上所述，随着输入保护电路的面积增加，输入保护元件的扩散层电容、栅极电容增加，输入端子电容也将增大。
第3个问题是由于在输入保护电路的放电路径上的电阻特别小，便于电流流过，对电路的设计增加了在电源电压线和地线的附近必须配置输入保护电路的制约。
发明内容
本发明的半导体集成电路具有输入保护电路，上述输入保护电路包含接收由外部端子输入信号的输入初级电路和根据输入初级电路的输出信号实行该半导体集成电路作为本来目的的信号处理动作的内部电路，当在上述外部端子上外加足以破坏前述输入初级电路的过电压时，使外部端子上所加的电荷在电源电位点或在接地电位点放电，
其特征在于：为了供给上述内部电路的电源电位或接地电位，在上述内部电路的区域内配置了电源电位馈线或接地电位馈线从而构成上述外部端子上附加的电荷放电端。
本发明的半导体集成电路只装有一个当输入端子加浪涌电压时，通过浪涌电压引起的击穿或穿透使输入端子和内部电路中的逻辑门电路输出点短路的开关元件。浪涌电压加到输入端子的电荷，根据浪涌电压是正电压或负电压，通过构成内部电路的pMOS晶体管或nMOS晶体管，使内部电路中的电源电压线或接地线作为放电点放出电流。即，浪涌电压的电荷自动地分配放电点。从而输入初级电路的保护所必要的元件，可以只有一个上述开关元件。而且作为放电点的电源电压线或接地线由于使用配置在内部电路区域的配线，所以当然要配置在构成内部电路的逻辑门电路的MOS晶体管的最近处。也就是说，输入保护电路的设计不需特别考虑。
附图说明
图1为表示本发明的半导体集成电路的基本构成的方框图。
图2为本发明的实施例1的半导体集成电路的电路图和表示该电路所用开关元件断面的模式图。
图3为本发明的实施例2的半导体集成电路的电路图和该电路所用开关元件的模式平面图。
图4为表示用于本发明的实施例2的半导体集成电路变形例的反向器图。
图5为具有已有例1的输入保护电路的半导体集成电路的电路图。
图6为具有已有例2的输入保护电路的半导体集成电路的电路图。
图7为具有已有例3的保护电路的半导体集成电路的部件图和表示各部件配置的平面图。
具体实施方式
下面就本发明的实施形式，参照图面进行说明。图1表示本发明输入保护电路的LS1的基本构成模式方框图。参照图1，图中所示LS1除从输入端子7到输入初级电路5的信号配线外，还备有借助于从其信号配线的中途分路的开关元件4至内部电路3的电流路径。开关元件4当输入端子7加浪涌电压并其波峰值在一定电压以上时处于导通状态，形成电流至内部电路3的电流路径。结果是加在输入端子7的浪涌电压的电荷流至内部电路区域内的电源电压线或接地线，以防止输入初级电路的MOS晶体管的门电路氧化膜的破坏。如采用这样的结构，作为浪涌电压电荷的放电点的内部电路内的电源电压线或接地线，是原来为本来信号处理而设计的，由于输入保护，不必特别重新设计，所以不新增加寄生电阻和杂散电容。以下以两个实施例为基础进行具体说明。
(实施例1)
图2(a)是本发明的第1的实施例(实施例1)的晶体管电平的电路图。参照图2(a)，实施例的LSI有输入初级的反向器5和将其输出信号作为输入加至内部电路3及电阻R5和开关元件4。
输入初级的反向器5是在将pMOS晶体管Qp1和nMOS晶体管QN2串联连接的同时使栅极相互间共同连接构成的CMOS晶体管结构的反向器。在反向器5的输入点(两个MOS晶体管的共同栅极)与输入端子7之间连接有电阻R5。
电阻R5由多晶硅层组成，在构成初级反向器5和内部电路3的MOS晶体管的栅极形成时，同时形成。
内部电路3通常含有非常多的逻辑门电路，图2表示将这些逻辑门电路中的一例的CMOS反向器三个(反向器10、11、12)纵向连接的部分。从外部通过输入端子7和电阻R5输入至初级反向器5的信号，在反向器5反向，输入至内部电路。之后，通过内部电路3所含各种逻辑门电路行信号处理，传送至反向器12的输入点。进而，经过反向器10、11，传送至其他逻辑门电路。
在从输入端子7到电阻R5的配线中途点N2和上述内部电路内的反向器10的输出点(pMOS晶体管Qp6和nMOS晶体管QN7串联节点N3)之间连接开关元件4。
开关元件4其断面结构如图2(b)模式所示，由接近地配置在p型硅区域6内的两个n+型硅层8A、8B构成。例如n+硅层8A接至输入端侧节点N2，n+硅层8B接至内部电路内节点N3。开关元件4当其两端8A、8B间加电压时，在反向偏压侧的pn结从n+硅层至p型硅区域6过滤层延长，如两端电压高，在两n+硅层8A、8B间通过击穿或穿透处于短路状态。是否产生穿透或引起击穿，主要由n+硅层8A、8B的杂质浓度、p型硅区域6的杂质浓度和两个n+硅层8A、8B间的距离等决定。
在图2(a)中，目前在输入端子7加浪涌电压。这样，开关元件处于短路状态，形成从输入端子7至内部电路内的反向器10的输出点N3的电流路径。于是浪涌电压例如是电源电压以上的正电压时，输入端子7的正电荷通过反向器10的pMOS晶体管Qp6，在为供给晶体管Qp6电源电压而在内部电路内布设的电源电压线1A放电。另外、浪涌电压是地线电位以下的负电压时，输入端子7的负电荷通过反向器10的nMOS晶体管QN7，在为了供给晶体管QN7接地电位而在内部电路内布设的接地线2A放电。即只用一个开关元件4，放电路径按浪涌电压的极性自行决定。而且放电端的电源电压线1A或接地线2A，本来就配置在内部电路内供原来信号处理用，所以用于输入保护所增加的面积与以前的相比要少。
另外，在本实施例子中的输入端子7加浪涌电压时决定放电路径的是内部电路内构成反向器10的两个MOS晶体管Qp6、QN7。这两个MOS晶体管通常利用开关元件4，分离从输入端子7到输入初级反向器5的配线。从而输入端子7附带的电容(输入端子电容)的大小不受上述两个MOS晶体管Qp6、QN7左右。输入端子电容为(开关元件4的节点N2侧的耦合电容)+(从开关元件4到内部电路内的反向器10的输出点的配线电容)+(输入初级反向器5栅极电容)的总合，但如以上所述，这是由于内部电路内的反向器10被输入端子7分离所致。
另外，在本实施例中，在输入端子7和初级反向器5的输入点间插入电阻R5，与以前的输入保护电路相同，使浪涌电压的急变波形变缓、更加提高保护效果。同样，在内部电路的反向器10的输出点(开关元件4的连接节点N3)和下段的反向器11的输入点之间连接的电阻11、由于浪涌电压而使开关元件4处于短路状态时，使节点N3上放电的浪涌电压波形变缓，便可起到防止反向器11被破坏的作用。
以下就本发明的第2个实施例(实施例2)进行说明。图3(a)为本发明的实施例2的电路图。参照图3(a)，本实施例与实施例1不同之处，是从开关元件4到内部电路的电源电压线1A和接地线2A的放电路在途中分支二个分路。即，开关元件4的内部电路侧的一端，不仅接至反向器10输出点(连接节点N3)，也接到反向器10的前段反向器12的输出点(连接节点N4)。从而，如在输入端子7加浪涌电压，浪涌电压的电荷分为两部分，即从输入端子7通过开关元件4再穿过pMOS晶体管Qp6(或nMOS晶体管QN7)而在内部电路内的电源电压线1A(接地线2A)放电的电荷和通过pMOS晶体管Qp8(nMOS晶体管Q9)而在内部电路内的电源电压线1A(接地线2A)放电的电荷。
按照本实施例，通过将开关元件4以后的放电路设为复数，使用内部电路的多个晶体管，能不增大晶体管尺寸地使输入保护效果增大，提高静电耐压。此时输入端子电容不增加。正如以上所述，输入端子电容不依赖于内部电路内作为浪涌电压放电路径所使用的晶体管尺寸和数量。
这里，就本实施例所用开关元件4进行说明。本实施例的开关元件4，其断面结构可以与实施例1所用的相同，但需要变更平面图。图3(b)所示为本实施例用的开关元件4的一例平面图。参照图3(b)，在p型硅区域中形成三个n+型硅层8A、8B、8C。在这三者中硅层8A长。其他两个硅层8B、8C短，都面对硅8A的位置配置。通过将开关元件4制成这样的结构，在通常动作时，使内部电路内的反向器10的输入、输出分离、在加浪涌电压时，可以形成多个放电路径。
下面就本实施例的变形例进行说明。此变形例是表示将图3(a)所示的电路图中的浪涌电压波形变缓用的电阻R5、R10、R11对于为了确保并形成以前是作为“元件”的某个区域而用配线附带的寄生电阻代用的例子。图4示出了图3(a)电路图中反向器5、10或11的输入部分的掩模图形。参照图4，图中铝配线施以右上斜线，多晶硅配线施以右下斜线。图中纸面上侧对向地形成，p+区域13D、13S在中央多晶硅配线9在低面上下移动。用这些p+区域和多晶硅配线构成pMOS晶体管。p+硅区13D、13S分别为漏区和源区。多晶硅配线9为栅极。另外，在图面下侧对向形成n+硅区14D、14S，在中央pMOS晶体管的栅极和共同的多晶硅配线9按图面上下移动。用这些n+区域和多晶硅配线构成nMOS晶体管。n+硅区14D、13S分别为漏区和源区。多晶硅9为栅极。
在pMOS晶体管，在源区13S设有铝配线17，源区域13S和铝配线17通过接点孔19连接。铝配线17接至内部电路内设置的电源电压线(图中未示)。另外，pMOS晶体管的漏区13D设有铝配线16，漏区13D和铝配线16借助于接点孔19连接。铝配线16接至图面右侧配置的下段的逻辑门电路的输入点(图中未示)。另外，在nMOS晶体管，在源区14S设有铝配线18，源区14S和铝配线18通过接点孔19连接。铝配线18接至内部电路内的接地线(图中未示)。另外，在nMOS晶体管的漏区14D设有与pMOS晶体管共同的铝配线16，漏区14D和铝配线16通过接点孔19连接。
在pMOS晶体管和nMOS晶体管的共同的多晶硅配线(栅极)9上由图面左侧配置的前段反向器(或输入端子，图中都未示)设置铝配线20，作为栅极的多晶硅配线9和铝配线20借助于接点孔15连接。
此图示出的反向器表示了附加在输入点的电阻是通过与铝输入配线20连接的多晶硅栅极9制成的例子。多晶硅栅极配线9每单位面积(1μm平方)的电阻值(约14Ω)，因为对于铝配线20每单位的电阻值(约0.1Ω)是很大的，因此多晶硅栅极配线9的电阻成为重要项。
另外，以前所述的实施例1、2是用多晶硅层作为电阻R5、R10、R11的例子，但本发明不只限于多晶硅层电阻。半导体集成电路中，可用其他材料，例如用金属薄膜和热扩散法或离子注入法引入杂质的晶体硅层作为电阻材料使。本发明可以使用这些材料的电阻。
本发明的第1个效果是能使在端子上加浪涌电压时所要输入保护面积缩小。为使电荷在电源电压线或接地线上放电，以前加浪涌电压时的导通元件至少需两个以上，而在本发明中，利用构成内部电路内构成逻辑门电路的晶体管，而且电荷放电点是用LS1本来为信号处理的在内部电路内设置的电源电压线和接地线。为此，根据本发明，输入保护所需新元件，只是利用浪涌电压击穿或因穿透而导通的开关元件。
本发明第2个效果是不增加输入端子电容而可以提高输入保护能力。本发明中决定实际的输入保护能力，是构成内部电路内的逻辑门电路的晶体管。内部电路内的晶体管在通常的动作中，由开关元件与输入端子分离。从而，加浪涌电压时形成放电路径的内部电路内的晶体管大小或数量即使增加，也不增加输入端子电阻。
本发明第3个效果是能比以前提高电路设计的自由度。在本发明中，浪涌电压的电荷放电路径是由构成内部电路内的逻辑门电路的MOS晶体管所形成的。另外，放电点本来就是内部电路内设置的电源电压线或接地线。内部电路内的晶体管和电源电压线、接地线当然被紧密配置在一起。从而与用共同放电线的已有例不同，不需将输入保护电路的元件置于靠近接地线等的共同放电线处，对设计无任何限制。
Claims (8)
1、一种半导体集成电路，具有输入保护电路，该输入保护电路包含接收由外部端子输入的信号的输入初级电路和根据输入初级电路的输出信号实行该半导体集成电路本来目的的信号处理动作的内部电路，当在上述外部端子上外加足以破坏上述输入初级电路的过电压时，使加在外部端子上的电荷能在电源电位点或在接地电位点放电，
其特征在于，通过在上述内部电路所含任一构成逻辑门电路的MOS型场效应晶体管，由于在该MOS型场效应晶体管供给电源电位或接地电位，使上述外部端子上附加的电荷能在上述内部电路的区域内配置了的电源电位馈线或接地电位馈线放电。
2、一种半导体集成电路，具有输入保护电路，该输入保护电路包含接收由外部端子输入的信号的输入初级电路和根据输入初级电路的输出信号实行该半导体集成电路本来目的的信号处理动作的内部电路，当在上述外部端子上外加足以破坏上述输入初级电路的过电压时，使向上述外部端子所加的电荷在电源电位点或接地电位点放电。
其特征在于，在连接上述外部端子与上述输入初级电路的输入点的配线和上述内部电路所含任一逻辑门电路的输出点之间，连接根据两端上所加电压进行开关的开关元件，
当前述外部端子上所加的过电压在上述开关元件的开关所规定的电压以上时上述开关元件导通，形成从上述外部端子通过上述内部电路所含任一构成逻辑门电路的MOS型场效应晶体管，到将电源电位供给该MOS型场效应晶体管的电源电位馈线或供给接地电位的接地电位馈线的电流路径。
3、如权利要求2所述的半导体集成电路，其特征在于，将第1电阻成分分配给从连接上述外部端子和上述输入初级电路的输入点的配线的，与前述开关元件的连接点到前述输入初级电路的输入点的配线。
4、如权利要求3所述的半导体集成电路，其特征在于，将第2电阻成分分配给从连接上述开关元件和上述内部电路所包含任一逻辑门电路的输出点的配线到把上述逻辑门电路的输出信号作为输入信号的其他逻辑门电路的输入点的配线。
5、如权利要求3或4所述的半导体集成电路，其特征在于，上述第1的电阻成分、上述的第2电阻成分或上述的第1的电阻成分和第2的电阻成分是用多晶硅膜、金属膜和引入杂质的晶体硅层之中一个所形成的电阻元件。
6、如权利要求3或4所述的半导体集成电路，其特征在于，上述的第1的电阻成分、上述的第2的电阻成分或上述的第1的电阻成分和第2的电阻成分是用多晶硅膜、金属膜和引入杂质的晶体硅层的任一配线附带的寄生电阻。
7、如权利要求2所述的半导体集成电路，其特征在于，前述开关元件将在第1导电区域中保持间隔所形成的二个第2导电区域作为两端，根据在两端上所加电压产生的击穿现象表示开关作用，是击穿元件。
8、如权利要求2所述的半导体集成电路，其特征在于，前述开关元件将在第1导电型区域中保持间隔所形成的二个第二导电型区域作为两端，根据在两端上所加电压产生的穿通现象表示开关作用，是穿通元件。
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