CN1210801C - 改进的静电放电二极管结构 - Google Patents

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Abstract

一种ESD二极管对电路进行抗静电放电(ESD)保护。此ESD二极管具有4个相邻的区域。借助于对半导体衬底进行掺杂使之具有P型导电而形成第一和第三区域。借助于对半导体衬底进行掺杂使之具有N型导电而形成第二和第四区域。当第四区域被连接到电路的正电源线时，第一区域被用来连接到被保护电路的信号端子。当第一区域被连接到电路的地线或负电源线时，第四区域被用来连接到信号端子。

Description

改进的静电放电二极管结构
相关申请的相互引证
Roy A.Colclaser和David M.Szmyd同时提出并转让给本受让人的题为“双向ESD二极管”的美国专利申请no.09/466411，包含了本专利申请的主要内容。
发明背景
发明领域
本发明的目的在于一种用来对电路进行静电放电(ESD)保护的设备，更确切地说是具有减小了的电容的ESD二极管。
现有技术的讨论
图1示出了常规的抗静电放电(ESD)电路装置100。被保护的设备是电路110，它可以被制作在集成电路即芯片的半导体衬底上。电路110的输入115和输出120分别被连接到输入和输出焊点125和130，焊点又被连接到集成电路即芯片的插脚。
通常，利用连接在输入/输出焊点125和130与电源线之间的二极管D1、D2、D3和D4，对电路110的输入115和输出120进行抗静电放电(ESD)保护。电源线包括接地总线135以及连接到用来提供称为Vcc的正电压的电压源。
正如本技术领域众所周知的那样，各个二极管D1、D2、D3和D4由P-N结构成，并可以被集成在同一个包括了被保护电路100的芯片即集成电路上。为了防止正的ESD，二极管D1和D2的阳极(P侧)被连接到电路110的输入115和输出120。二极管D1和D2的阴极(N侧)被连接到具有正电压Vcc的电源总线140。为了防止负的ESD，二极管D3和D4的阴极(N侧)被连接到电路110的输入115和输出120。二极管D3和D4的阳极(P侧)被连接到接地总线135。图1将二极管D1的阳极(P侧)示为参考号145，而阴极(N侧)被示为参考号150。本技术领域熟练人员理解的是，对二极管D1的讨论是为了说明的目的，且同样适用于所有的二极管D1-D4。
如本技术众所周知的那样，各个二极管(例如二极管D1)在反向偏置时阻挡电流，此时阴极(N侧)150相对于阳极(P侧)145为正，直至阴极电压高到足以引起击穿。在反向偏置工作模式下，从阴极150到阳极145的电流非常小，称为漏电流。
当阳极145即P侧相对于阴极150即N侧为正时，此工作模式称为正向偏置。而且，二极管D1上的电压被称为从阳极145到阴极150的正向偏置电压。若二极管D1上的正向偏置电压增大，则称为阳极电流的从阳极145到阴极150的电流随电压指数地增大，如图4中曲线410所示。对于典型的硅二极管，这一电流增大的作用，在约为0.7V的阈值电压即开通电压VT下，将二极管D1转换成开通状态。在开通电压VT以上，亦即在开通状态下，电压逐渐增大而电流明显地增大。注意，在大电流条件下，例如当ESD发生时，由于二极管内阻的作用，二极管上的电压能够上升到几V。
如图4中曲线410所示，二极管D1-D4沿反方向提供了关断电路，即阻挡了电流从阴极150流到阳极145。当阳极145上的电压比阴极150上的电压高，其电压差为开通电压VT时，二极管D1沿正向开通，并为电流从阳极145即P侧流向阴极150即N侧提供了比较低的电阻通路。
集成电路上任何一对插脚之间的任何一种极性都能够出现ESD现象。因此，必须对从各个输入/输出插脚到电源总线140和到接地总线135以及到所有其它输入/输出插脚提供ESD保护。此外，对于电源总线140和接地总线135之间的正极性和负极性二者，都需要ESD保护。对于对输入/输出焊点例如输入焊点125相对于接地总线135的正ESD，ESD电流流过二极管D1到达电源总线140。接着，这一ESD电流通过位于电源总线140和接地总线135之间的钳位结构155，流到接地总线135。对于对输入焊点125相对于接地总线的负ESD，ESD电流流过二极管D3到接地总线135。
对于对输入/输出焊点125和130相对于电源总线140的正ESD，ESD电流流过二极管D1和D2到达电源总线140。对于对输入/输出焊点125和130相对于电源总线140的负ESD，与从电源总线140相对于输入/输出焊点125和130的正ESD相同，ESD电流流过钳位结构155并通过二极管D3和D4到达此焊点。
对于输入/输出焊点125和130之间的正ESD，ESD电流流过二极管D1到电源总线140，通过电源钳位结构155到接地总线135，并通过二极管D4。对于输入/输出焊点125和130之间的负ESD，ESD电流流过二极管D2到电源总线140，通过电源钳位结构155到接地总线135，并通过二极管D3。
对于电源总线140和接地总线135之间的正ESD，ESD电流流过电源钳位结构155。对于电源总线140和接地总线135之间的负ESD，ESD电流流过串联二极管D1和D3或D2和D4中的一串或更多串。
常规的ESD保护电路装置100提供了许多情况下的有效保护方案。但当反向偏置时，各个二极管D1、D2、D3、和D4对输入/输出信号提供了电容性负载，这能够明显地降低电路110的输入和输出信号以及性能，特别是在高频率下更是如此。于是，在正常(无ESD)工作过程中就出现常规二极管D1的主要缺点。此时，连接在输入或输出插脚或焊点125和135与电源线140之间的二极管D1和D2，以及连接在地135与焊点125和135之间的二极管D3和D4，被反向偏置，其中的模拟输入信号被偏置在电源与地之间。
各个二极管D1-D4具有与二极管P-N结相关的电容，其中的电容依赖于面积和掺杂结构。部分高频输入信号通过二极管被转移到所希望的路径之外的电路。二极管尺寸即面积的减小，降低了电容，但由于ESD保护水平依赖于二极管的电流密度，因而也降低了ESD保护水平。
因此，对于降低连接到输入/输出线的电容性负载，同时又保持所希望的ESD保护水平，存在着需求。
发明概述
本发明的目的是提供一种静电放电(ESD)保护设备，它明显地减轻常规ESD保护设备的问题。
借助于提供例如称为ESD二极管的ESD保护设备，本发明实现了上述和其它的目的，此ESD保护设备对电路进行抗静电放电保护，并能够恰当地工作，特别是在高频下更是如此。此ESD二极管具有4个相邻的区域。第一和第三区域由P型导电的半导体衬底构成。第二和第四区域由N型导电的半导体衬底构成。当第四区域被连接到电路的正电源线时，第一区域被用来连接到被保护的电路的信号端子。当第一区域被连接到电路的地线或负电源线时，第四区域被用来连接到信号端子。
附图简述
从参照说明本发明优选实施例的附图提出的下列详细描述中，本发明的进一步特点和优点将变得更为明显，其中通篇相似的元件用完全相同的参考号指出；且其中：
图1示出了抗静电放电(ESD)的常规电路安排；
图2示出了采用根据本发明的ESD二极管的抗ESD的电路安排；
图3更详细地示出了根据本发明的图2所示的一个ESD二极管；
图4示出了常规二极管和根据本发明的ESD二极管的正向偏置电流-电压特性曲线；
图5示出了根据本发明的具有电阻器的ESD二极管的实施例；而
图6示出了根据本发明的具有高增益区的ESD二极管的另一实施例。
发明详述
图2示出了电路安排200，其中图1所示的二极管D1-D4被提供改进的静电放电(ESD)保护的设备代替。确切地说，二极管D1、D2、D3、和D4分别被称为ESD二极管的二端集成结构210、215、220、225代替。
ESD二极管210的阳极245和ESD二极管215的阳极255，分别被连接到电路110的输入115和输出120。ESD二极管210和215的阴极250和260，被连接到电源总线140。而且，ESD二极管220的阴极270和ESD二极管225的阴极280，分别被连接到电路110的输入115和输出120。ESD二极管220和225的阳极265和275，被连接到接地总线135，此接地总线135可以被提供低于电源总线140的电压的总线代替。举例来说，电源总线140的电压是正电压Vcc，而总线135是接地总线或提供例如负电压。
ESD保护以相似于图1所示的常规电路安排100的方式来提供。例如，ESD设备210和215分别对电路110的输入115和输出120进行抗相对于接地总线135为正的ESD保护。确切地说，来自输入115上相对于接地总线135为正的ESD的电流，流过ESD二极管210到电源总线140。同样，来自输出120上相对于接地总线135为正的ESD的电流，流过ESD二极管215到电源总线140。接着，这些ESD电流通过钳位结构155流到接地总线135。钳位结构155被设计来吸收ESD作用，使得不破坏或不使其上的电压上升到内部电路110中的其它设备可能被破坏的程度。对于输入115上相对于接地总线135为负的ESD，ESD电流流过ESD二极管220到地或负电压总线135。同样，对于输出120上相对于接地总线135为负的ESD，ESD电流流过ESD二极管225到地或负电压总线135。
图3更详细地示出了图2所示的ESD二极管210、215、220、225，例如ESD二极管210。本技术领域熟练人员理解的是，对图3所示ESD二极管210的讨论是为了说明的目的，同样适用于图2所示的所有的ESD二极管210、215、220、225。
如图3所示，ESD二极管210是一种二端PNPN设备，它具有4个区域310、320、330、340。第一和第三区域310和330借助于对诸如硅的半导体衬底进行掺杂，使之具有P型导电而形成。如本技术领域众所周知那样，可以用硼对硅衬底进行掺杂以获得P型导电。第二和第四区域320和340借助于对半导体衬底进行掺杂，使之具有N型导电而形成，其中用例如砷或磷对硅进行掺杂。第一和第四区域310和340被连接到ESD二极管端子，其中第一区域310被连接到阳极端子245，而第四区域340是阴极端子250。
关于图2-3所示的ESD二极管210和215，当第四区域340即阴极250和260被连接到正电源线140时，第一区域310即阳极245和255被用来连接到信号端子，例如电路110的输入或输出端子115和120。关于ESD二极管220和225，当第一区域310即阳极265和275被连接到地线135时，第四区域340即阴极270和280被用来连接到信号端子，地线135可以提供例如负电压的低于Vcc的电压来代替地。
ESD二极管210如下工作。在反向偏置模式下，其中阴极250即第四区域340相对于阳极245即第一区域310为正，与常规二极管D1(图1)相似，ESD二极管210阻挡电流。在正向偏置模式下，阳极245相对于阴极250为正，ESD二极管210也阻挡电流，直至达到中央结350的雪崩电压VA，其中的中央结350是第三区域330和第二区域320之间的P-N结。由于中央结能够被表示为电容，故借助于急剧地改变阳极与阴极之间的电压，也有可能将设备触发进入大电流和低电压的开通状态。
图4示出了常规二极管D1(图1)和ESD二极管210(图2-3)的正向偏置电流-电压特性曲线，其中常规二极管的曲线用参考号410表示，而ESD二极管的曲线用参考号420表示。在雪崩电压VA下，若恰当地设计了图3所示的区域310、320、330、340的掺杂浓度和几何尺寸，则ESD设备210阶跃到低电压状态VL并开通，于是允许大电流流动。低电压电平VL是开通状态下ESD二极管210上的电压降。依赖于掺杂和几何尺寸，雪崩电压VA的范围可以是2-30V，而低电压VL约为1V。
ESD二极管210的开通状态一直保持到电流被外部装置强制为0，例如当阳极电压降低于阴极电压加上某个数值，例如加上约为1V的低电压VL时。内部反馈使ESD 210保持在这一开通状态，其特征通常是ESD二极管210上的电流分布均匀。
借助于对靠近阳极245的P-N结360或靠近阴极250的P-N结370进行正向偏置，PNPN开关即ESD二极管210也能够被触发到大电流和低电压的开通状态。图5示出了ESD二极管210的一个实施例，其中电阻器R被连接在二个P区310和330之间，用来将ESD二极管210触发到开通状态。
电阻器R使ESD二极管210以相似于常规二极管D1即P-N结的方式工作。参照图4-5，当阳极245上的电压被提高到比阴极250高，其电压差例如为开通电压VT时，电流将流过电阻器R和靠近阴极250的P-N结370。这就将ESD二极管210触发进入开通状态，致使大部分电流通过ESD二极管210而不是进入电路110(图2)。开通状态下ESD二极管210上的电压降VL约为1V，比常规二极管D1(图1)的0.7V电压降VT稍高。图4分别示出了常规二极管D1和ESD二极管210上的电压降VT和VL。
比常规二极管D1的电压降VT更高的ESD二极管电压降VL的缺点不重要，且ESD二极管210完全适合于承载ESD电流。利用正常(无ESD)工作时的优点，亦即具有降低了的电容，这一缺点更可排除。ESD二极管210具有串联连接的二个反向偏置的结360和370以及一个正向偏置的结350，这等效于串联连接的3个电容。结电容的串联连接导致更低的总电容。更低的电容使得能够在比常规二极管结构D1更高的频率下使用ESD二极管210。举例来说，ESD二极管210在高达30GHz或更高的频率下能够恰当地工作。
在大多数工艺中习惯于制作ESD保护设备而无需额外的工艺步骤。此工艺对常规晶体管和无源元件进行了优化，而对ESD设备，由于其制作采用基本工艺流程而没有进行优化。例如，在CMOS中经常使用的保护设备是一种横向NPN双极晶体管，它是制作N沟道MOSFET时出现的一种寄生元件。当在为制作NPN双极晶体管和/或CMOS晶体管而优化的工艺中制作PNPN设备时，通常有几种制作PNPN设备的方法，例如利用阱和扩散区的不同的组合。在给定工艺中制作的某些可能的PNPN设备，可以比其它的设备更好地用作ESD保护。在其它的情况下，为了使ESD保护作用如所希望的那样，加入电阻器R这样的元件，可能是必须的。
在有些情况下，可以省略图5所示的电阻器R。图6示出了ESD二极管210’的一个实施例，其中没有使用图5所示的电阻器R。取而代之，工艺使得能够得到导致高增益NPN晶体管440的区域340、330’、和320的几何尺寸和掺杂浓度的结构。在此实施例中，借助于首先在工艺中制作常规晶体管那样的高增益NPN晶体管440，制作了ESD二极管210’。接着，在高增益NPN晶体管上制作额外的P型层310，以制作ESD二极管210’。
如本技术领域众所周知的那样，可以用双极或互补金属氧化物半导体(CMOS)工艺或双极-CMOS工艺的组合(bi-CMOS)来制作ESD二极管。通常，当ESD二极管由高性能双极工艺制作时，其中制作了高增益NPN晶体管，为了得到ESD二极管的恰当的工作，不需要图5所示的电阻器R。当然，若有需要，也可以加入电阻器R。
图1所示的常规集成结二极管D1-D4被图3和5-6所示的二端集成结构210和210’代替。二端集成结构或ESD二极管与常规二极管D1相似地执行功能，但更加适合于承载大电流，而且比相似电流承载能力的常规二极管D1具有更小的电容。4个区域310、320、330、340可以彼此制作其上，其中3个结电容器被串联连接，于是用相同的面积得到减小了的电容。这使ESD二极管能够短路大ESD电流，并能够在高频下工作。
已经被用于ESD保护的常规PNPN设备通常是可控硅整流器(SCR)型的设备，并具有二个以上的端子，而不仅仅是ESD二极管310的二个端子，亦即阴极和阳极。此外，常规PNPN设备沿ESD二极管相反的方向被连接。例如，若常规PNPN设备被连接来提供正ESD保护，从而代替ESD二极管210和215(图2)，则常规PNPN设备的P区被连接到电源线140，而N区被连接到输入端子115或输出端子120。同样，若常规PNPN设备被连接来提供负ESD保护，从而代替ESD二极管220和225，则常规PNPN设备的N区被连接到地线135，而P区被连接到输入端子115或输出端子120。
而且，常规PNPN设备通常阻挡正向和反向二个方向的电流，并在ESD电流被短路之前，需要用馈送到额外端子的额外的信号或电压来触发开通。通常，已经作过努力来降低常规PNPN设备的触发电压。相反，由于几何尺寸和掺杂，或由于使用了电阻器R，ESD二极管沿正向不阻挡。
虽然已经特别详细地描述了本发明，但应该承认的是，在本发明的构思与范围内，各种各样的修正是可能的。在解释所附权利要求的过程中，应该理解的是：
a)词语“包含”不排除存在权利要求列举的以外的其它元件和作用；
b)元件之前的“一个”不排除存在多个这样的元件；
c)权利要求中的参考号不限制其范围；以及
d)有些“装置”可以被实现结构或功能的相同项目的硬件或软件代表。

Claims (8)

1.一种对电路(110)进行静电放电保护的器件(210)，它具有4个相邻的区域，所述器件(210)包含：
由p型导电的半导体衬底构成的第一区域(310)和第三区域(330)；
由n型导电的半导体衬底构成的第二区域(320)和第四区域(340)；
其中，当所述第四区域(340)被连接到所述电路(110)的正电源线(140)时，所述第一区域(310)被用来连接到所述电路(110)的信号端子(115和120)，且其中，当所述第一区域(310)被连接到所述电路的地线(135)和负电源线之一时，所述第四区域(340)被用来连接到所述信号端子(115和120)，并且
其中该器件(210)还包含连接于所述第三区域和所述第一区域(310)之间的电阻(R)。
2.权利要求1的器件(210)，其中所述第二、第三、和第四区域(320、330、340)被构造成产生具有提高了的增益的npn晶体管(440)。
3.一种对电路(110)进行静电放电保护的二端器件(210)，它包含：
4个半导体衬底区域，其中所述4个区域的导电类型在p型和n型之间交替；
所述4个区域的第一区域(310)是所述二端器件(210)的阳极(245)，而所述4个区域的第四区域(340)是所述二端器件(210)的阴极(250)，所述第一区域(310)是所述p型的；
其中，当所述阴极(250)被连接到所述电路(110)的正电源线(140)时，所述阳极(245)被用来连接到所述电路的信号端子(115和120)，且其中，当所述阳极(245)被连接到所述电路的地线(135)和负电源线之一时，所述阴极(250)被用来连接到所述信号端子(115和120)，并且
其中该二端器件(210)还包含连接于所述第一区域(310)和位于所述第四区域(340)和第二区域(320)之间的所述第三区域(330)之间的电阻(R)。
4.权利要求3的二端器件(210)，其中所述第二、第三、和第四区域(320、330、340)被构造成产生具有高增益的npn晶体管。
5.一种保护电路装置，它包含：
具有输入端子(115)和输出端子(120)的电路(110)，所述电路(110)被连接到用来提供正电压的第一电源线(140)和用来提供负电压和地之一的第二电源线(135)；
用来对所述电路(110)进行抗静电放电保护的多个保护器件(210)，所述多个保护器件(210)中的每一个都具有由p型导电半导体衬底构成的第一区域(310)和第三区域(330)；以及由n型导电半导体衬底构成的第二区域(320)和第四区域(340)；
其中所述多个保护器件的第一保护器件的第一区域(310)以及所述多个保护器件的第二保护器件的第四区域(340)，被连接到所述输入端子(115)；且其中所述第一保护器件的第四区域(340)被连接到所述第一电源线(140)，而所述第二保护器件的第一区域(310)被连接到所述第二电源线(135)，
并且其中该器件(210)还包含连接于所述第三区域和所述第一区域(310)之间的电阻(R)。
6.权利要求5的保护电路装置，其中所述多个保护器件的第三保护器件的第一区域(310)以及所述多个保护器件的第四保护器件的第四区域(340)，被连接到所述输出端子(120)；且其中所述第三保护器件的第四区域(340)被连接到所述第一电源线(140)，而所述第四保护器件的第一区域(310)被连接到所述第二电源线(135)。
7.权利要求5的保护电路装置，还包含连接到所述输入端子(115)的输入焊点(125)以及连接到所述输出端子(120)的输出焊点(130)。
8.权利要求5的保护电路装置，还包含连接在所述第一电源线(140)和所述第二电源线(135)之间的电源钳位结构(155)。
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