JPH0832060A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH0832060A
JPH0832060A JP6160834A JP16083494A JPH0832060A JP H0832060 A JPH0832060 A JP H0832060A JP 6160834 A JP6160834 A JP 6160834A JP 16083494 A JP16083494 A JP 16083494A JP H0832060 A JPH0832060 A JP H0832060A
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circuit device
semiconductor
semiconductor integrated
mis
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Tetsuo Iijima
哲郎 飯島
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Hitachi Ltd
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Abstract

(57)【要約】 【目的】 製品のコストを高くすることなく、双方向ス
イッチ回路を有する半導体集積回路装置を小形にする。 【構成】 ２個のＭＯＳ・ＦＥＴ部３ａ，３ｂを双方の
寄生ダイオードが逆方向に接続されるように直列接続し
てなる双方向スイッチ回路において、２個のＭＯＳ・Ｆ
ＥＴ部３ａ，３ｂの各々を、複数の縦形構造のＭＯＳ・
ＦＥＴによって構成するとともに、２個のＭＯＳ・ＦＥ
Ｔ部３ａ，３ｂのドレイン領域を共通とすることによっ
て同一の半導体基板に設け、その半導体基板を１つのダ
イパッド上に実装した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、例えば２個のＭＯＳ・ＦＥＴ
部によって構成された双方向スイッチ回路を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】双方向スイッチ回路は、例えば２個のＭ
ＯＳ・ＦＥＴ部を、双方の寄生ダイオードが互いに逆方
向に接続されるように直列に接続することにより構成さ
れるスイッチ回路である。
【０００３】双方向スイッチ回路を用いた半導体製品と
しては、例えばリチウム（Ｌｉ）イオン２次電池の保護
回路がある。この保護回路は、Ｌｉイオン２次電池が過
充電または過放電となった際に電流経路を遮断すること
によってＬｉイオン２次電池を保護する回路である。
【０００４】このＬｉイオン２次電池の保護回路につい
ては、例えば日経ＢＰ社、１９９３年４月２６日発行、
「日経エレクトロニクス ｎｏ．５７９」Ｐ１１８〜Ｐ
１２０に記載があり、この文献では、１つの双方向スイ
ッチ回路が、別々にパッケージングされた２個のＭＯＳ
・ＦＥＴによって構成されている。
【０００５】
【発明が解決しようとする課題】ところが、１つの双方
向スイッチ回路を別々にパッケージングされたＭＯＳ・
ＦＥＴによって構成する上記従来の技術においては、以
下の問題があることを本発明者は見い出した。
【０００６】すなわち、従来は、双方向スイッチ回路を
構成する２個のＭＯＳ・ＦＥＴをそれぞれ別々のパッケ
ージに収容しているので、２個のパッケージ分のパッケ
ージ配置領域や各々のパッケージを接続する配線のため
の配置領域が必要となり、双方向スイッチ回路の占有面
積の縮小を阻害する問題があった。
【０００７】また、双方向スイッチ回路を小形にするに
は、チップサイズを小さくしたり、パッケージの厚さを
薄くしたりする等、高度な技術が必要となるので、半導
体製品のコスト低減を阻害する問題があった。
【０００８】本発明は上記課題に着目してなされたもの
であり、その目的は、双方向スイッチ回路を有する半導
体集積回路装置を小形にすることのできる技術を提供す
ることにある。
【０００９】本発明の他の目的は、双方向スイッチ回路
を有する半導体集積回路装置をコストを高くすることな
く小形にすることのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、２個のＭＩＳ・ＦＥＴ部を双方の寄生ダイオードが
逆方向に接続されるように直列接続してなる双方向スイ
ッチ回路を有する半導体集積回路装置であって、前記２
個のＭＩＳ・ＦＥＴ部の各々を、半導体基板の主面に形
成されたソース領域と、前記ソース領域に隣接するよう
に前記半導体基板の主面に形成されたチャネル領域と、
前記チャネル領域上に設けられたゲート電極と、前記半
導体基板の裏面に形成されたドレイン領域とを有する１
または２以上の縦形構造のＭＩＳ・ＦＥＴによって構成
するとともに、前記２個のＭＩＳ・ＦＥＴ部のドレイン
領域を共通とすることによって同一の半導体基板に設
け、その同一の半導体基板を１つのドレイン電極部上に
実装してなるものである。
【００１３】また、本発明の半導体集積回路装置は、２
個のＭＩＳ・ＦＥＴ部を双方の寄生ダイオードが逆方向
に接続されるように直列接続してなる双方向スイッチ回
路を有する半導体集積回路装置であって、前記２個のＭ
ＩＳ・ＦＥＴ部の各々を、半導体基板の主面に形成され
たソース領域と、前記ソース領域に隣接するように前記
半導体基板の主面に形成されたチャネル領域と、前記チ
ャネル領域上に設けられたゲート電極と、前記半導体基
板の裏面に形成されたドレイン領域とを有する１または
２以上の縦形構造のＭＩＳ・ＦＥＴによって構成すると
ともに、別々の半導体基板に設け、その別々の半導体基
板を１つのドレイン電極部上に実装してなるものであ
る。
【００１４】また、本発明の半導体集積回路装置は、２
個のＭＩＳ・ＦＥＴ部を双方の寄生ダイオードが逆方向
に接続されるように直列接続してなる双方向スイッチ回
路を有する半導体集積回路装置であって、前記２個のＭ
ＩＳ・ＦＥＴ部の各々を、半導体基板の主面に形成され
たソース領域と、前記ソース領域に隣接するように前記
半導体基板の主面に形成されたチャネル領域と、前記チ
ャネル領域上に設けられたゲート電極と、前記半導体基
板の裏面に形成されたドレイン領域とを有する１または
２以上の縦形構造のＭＩＳ・ＦＥＴによって構成すると
ともに別々の半導体基板に設け、その別々の半導体基板
を別々のドレイン電極上に実装し、前記２個のＭＩＳ・
ＦＥＴ部のソース領域を電気的に接続してなるものであ
る。
【００１５】また、本発明の半導体集積回路装置は、前
記２個のＭＩＳ・ＦＥＴ部の各々を構成する前記縦形構
造のＭＩＳ・ＦＥＴの構造および数を互いに同一とした
ものである。
【００１６】また、本発明の半導体集積回路装置は、前
記２個のＭＩＳ・ＦＥＴ部の各々のソース電極の面積を
同一としたものである。
【００１７】また、本発明の半導体集積回路装置は、前
記２個のＭＩＳ・ＦＥＴ部の各々のゲート電極の面積を
同一とするとともに、前記２個のＭＩＳ・ＦＥＴ部の各
々のゲート電極を互いに線対象または点対象となるよう
に配置したものである。
【００１８】また、本発明の半導体集積回路装置は、前
記２個のＭＩＳ・ＦＥＴ部が形成された半導体基板の主
面上に前記ソース領域および前記ゲート電極を取り囲む
ように、前記ドレイン領域の電位と同電位に設定された
電極部を設けるとともに、前記２個のＭＩＳ・ＦＥＴが
形成された半導体基板の主面側上部にその半導体基板に
含有された不純物と同一導電の不純物がその半導体基板
の不純物濃度よりも高濃度となるように導入されてなる
不純物領域を設け、前記電極部と前記不純物領域とを電
気的に接続したものである。
【００１９】また、本発明の半導体集積回路装置は、前
記２個のＭＩＳ・ＦＥＴ部の形成領域を、その各々の隣
接する辺が長辺となるように配置したものである。
【００２０】また、本発明の半導体集積回路装置の製造
方法は、２個のＭＩＳ・ＦＥＴ部を双方の寄生ダイオー
ドが逆方向に接続されるように直列接続してなる双方向
スイッチ回路を有する半導体集積回路装置の製造方法で
あって、半導体ウエハに形成された複数のチップ形成領
域の各々に前記ＭＩＳ・ＦＥＴ部を形成する工程と、前
記半導体ウエハのダイシング工程の際に、隣接する２つ
のチップ形成領域を分割しないで１つの半導体チップと
して切り出す工程とを有するものである。
【００２１】
【作用】上記した本発明の半導体集積回路装置によれ
ば、双方向スイッチ回路を構成する２個のＭＩＳ・ＦＥ
Ｔ部を１つのパッケージに収容することができる。
【００２２】上記した本発明の半導体集積回路装置によ
れば、双方向スイッチ回路を構成する２個のＭＩＳ・Ｆ
ＥＴ部の各々の構成要素の規格等を統一することによっ
て、その各々のＭＩＳ・ＦＥＴ部の電気的特性および性
能をほぼ同じにすることができる。
【００２３】上記した本発明の半導体集積回路装置によ
れば、２個のＭＩＳ・ＦＥＴ部形成領域をその各々の隣
接辺が長辺となるようにしたことにより、電流を流す領
域の面積を増大できるので、回路における電気抵抗を低
減することができる。
【００２４】上記した本発明の半導体集積回路装置の製
造方法によれば、２個のＭＩＳ・ＦＥＴ部を、素子や配
線の微細化技術等のような高度な技術を用いないでも１
つの半導体チップ上に設けることができる上、１つのパ
ッケージに収容することができる。
【００２５】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００２６】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の回路図、図２は図１の半導体集
積回路装置を構成する双方向スイッチ回路の回路図、図
３は図２の双方向スイッチ回路を有する半導体チップの
平面図、図４は図３のＩＶ−ＩＶ線の断面図、図５およ
び図６は図３の半導体チップ内の領域配置を説明するた
めの説明図、図７〜図９は図３の半導体チップの要部断
面図、図１０は図３の半導体チップを封止するパッケー
ジ本体の斜視図、図１１は図１０のパッケージ本体の断
面図、図１２は図１０のＸＩＩ−ＸＩＩ線の断面図であ
る。
【００２７】本実施例１の半導体集積回路装置は、図１
に示すような保護回路１である。本実施例１の保護回路
１は、例えば電源の正極Ｅ1 と負極Ｅ2 との間に２個直
列に接続されたＬｉ２次電池等のような２次電池Ｂ1,Ｂ
2 を過放電または過充電から保護するための回路であ
り、制御回路２と双方向スイッチ回路３とを有してい
る。
【００２８】制御回路２および双方向スイッチ回路３
は、それぞれ個々のパッケージに収容されている。制御
回路２、双方向スイッチ回路３および２次電池Ｂ1,Ｂ2
は、図示しない配線基板上の配線等を通じて電気的に接
続されている。なお、双方向スイッチ回路３のパッケー
ジ構造については後述する。
【００２９】制御回路２は、２次電池Ｂ1,Ｂ2 において
過放電または過充電が生じた場合にその過放電または過
充電の状態を検出するとともに、その検出情報に基づい
て双方向スイッチ回路３のオン−オフ動作を制御するた
めの回路である。
【００３０】制御回路２の電源端子ＶDDおよび接地端子
ＶSSは、制御回路２内に電源電圧を供給するための端子
であり、それぞれ電源の正極Ｅ1 および電源の負極Ｅ2
に電気的に接続されている。
【００３１】また、制御回路２の端子ＣＰ1,ＣＰ2 およ
び端子ＶC は、２次電池Ｂ1,Ｂ2 の過放電または過充電
状態を検出するための端子である。端子ＣＰ1,ＣＰ2
は、それぞれ抵抗Ｒ1,Ｒ2 を介してそれぞれ２次電池Ｂ
1 の正極および２次電池Ｂ2 の負極に電気的に接続され
ている。また、端子ＶC は、２次電池Ｂ1 の負極と２次
電池Ｂ2 の正極とを結ぶ配線に電気的に接続されてい
る。
【００３２】また、制御回路２の制御端子ＶD1，ＶD2
は、双方向スイッチ回路３のオン−オフ動作を制御する
制御信号を伝えるための端子であり、それぞれＭＯＳ・
ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂg と電気的
に接続されている。
【００３３】また、端子ＶM は、電源の負極Ｅ2 と双方
向スイッチ回路３とを結ぶ配線に抵抗Ｒ3 を介して電気
的に接続されている。電源の正極Ｅ1 と２次電池Ｂ1 の
正極との間には、ヒューズ４が電気的に接続されてい
る。
【００３４】一方、双方向スイッチ回路３は、図１およ
び図２に示すように、２個のＭＯＳ・ＦＥＴ部３ａ，３
ｂが、双方のドレイン電極３ａd,３ｂd を接続した状態
で、すなわち、双方のＭＯＳ・ＦＥＴ部３ａ，３ｂの寄
生ダイオードＤ1,Ｄ2 が逆方向接続となるように、直列
に接続されて構成されている。
【００３５】なお、ＭＯＳ・ＦＥＴ部３ａのソース電極
３ａs は、２次電池Ｂ2 の負極と電気的に接続され、Ｍ
ＯＳ・ＦＥＴ部３ｂのソース電極３ｂs は、電源の負極
Ｅ2と電気的に接続されている。
【００３６】ところで、本実施例１においては、図３お
よび図４に示すように、上記した２個のＭＯＳ・ＦＥＴ
部３ａ，３ｂが、１個の半導体チップ５に形成されてい
る。このため、２個のＭＯＳ・ＦＥＴ部３ａ，３ｂを１
個のパッケージに封止することができるので、双方向ス
イッチ回路３を小形にすることが可能となっている。
【００３７】半導体チップ５を構成する半導体基板６
は、例えばｎ形のシリコン（Ｓｉ）単結晶からなり、半
導体基板層６ａと、その上層のエピタキシャル層６ｂと
から構成されている。
【００３８】半導体基板６の主面上には、上記したＭＯ
Ｓ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂg およ
びソース電極３ａs,３ｂs が形成されている。ゲート電
極３ａg,３ｂg およびソース電極３ａs,３ｂs は、例え
ばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からな
る。
【００３９】なお、ゲート電極３ａg,３ｂg の幅広領域
は、後述するようにボンディングワイヤを接続するため
の領域である。また、接続孔ＴＨ1 は、ゲート電極３ａ
g,３ｂg の幅広領域にボンディングワイヤを接続するた
めに絶縁膜８ａに穿孔された孔領域を示し、接続孔ＴＨ
2 は、ソース電極３ａs,３ｂs にボンディングワイヤを
接続するために絶縁膜８ａに穿孔された孔領域である。
【００４０】双方のＭＯＳ・ＦＥＴ部３ａ，３ｂの形成
領域の縦横寸法は等しくなっている。また、双方のＭＯ
Ｓ・ＦＥＴ部３ａ，３ｂの各々のソース電極３ａs,３ｂ
s の面積も同一となっている。また、各々のゲート電極
３ａg,３ｂg の面積も同一となっている。さらに、ゲー
ト電極３ａg,３ｂg においては、その配置において、中
央のガードリング（電極部）７を境界線として線対象と
なるように配置されている。これらにより、その各々の
ＭＯＳ・ＦＥＴ部３ａ，３ｂの電気的特性および性能を
ほぼ同一にすることが可能となっている。
【００４１】また、半導体基板６の主面上において、そ
の外周および中央には、個々のＭＯＳ・ＦＥＴ部３ａ，
３ｂのゲート電極３ａg,３ｂg およびソース電極３ａs,
３ｂs を取り囲むようにガードリング７が形成されてい
る。ガードリング７は、例えばＡｌ−Ｓｉ−Ｃｕ合金か
らなり、半導体チップ５の外部から半導体チップ５の内
部に異物が侵入するのを防止するための機能部である。
【００４２】さらに、半導体基板６の主面上には、例え
ば二酸化ケイ素（ＳｉＯ2)からなる絶縁膜８ａが堆積さ
れており、これによって上記したゲート電極３ａg,３ｂ
g 、ソース電極３ａs,３ｂs およびガードリング７が被
覆されている。なお、半導体基板６の裏面には、金属層
９が形成されている。
【００４３】また、本実施例１においては、図５に示す
ように、半導体チップ５において、２個のＭＯＳ・ＦＥ
Ｔ部形成領域Ａ，Ｂが、その各々の隣接辺を長辺とする
ように配置されている。これにより、電流Ｉを流す領域
の面積を増大させることができるので、双方向スイッチ
回路３における電気抵抗を低減することが可能となって
いる。
【００４４】例えば、仮に、図６に示すように、双方の
ＭＯＳ・ＦＥＴ部形成領域Ａ，Ｂを、短辺同士が隣接す
るように配置したとすると、電流Ｉを流せる領域の面積
が小さくなり、双方向スイッチ回路３における電気抵抗
が増大するからである。
【００４５】次に、上記したＭＯＳ・ＦＥＴ部３ａ，３
ｂの構造を図７〜図９を用いて説明する。なお、２個の
ＭＯＳ・ＦＥＴ部３ａ，３ｂの構造は同一なので、ここ
では主としてＭＯＳ・ＦＥＴ部３ａについて説明する。
【００４６】ＭＯＳ・ＦＥＴ部３ａは、半導体基板６に
形成された複数の縦形構造のパワーＭＯＳ・ＦＥＴ３ａ
1 によって構成されている。ここで、ＭＯＳ・ＦＥＴ部
３ａ，３ｂの縦形構造のパワーＭＯＳ・ＦＥＴ３ａ1,３
ｂ1 は、同一構造で、かつ、同一数となっている。これ
により、その各々のＭＯＳ・ＦＥＴ部３ａ，３ｂの電気
的特性および性能をほぼ同じにすることが可能となって
いる。
【００４７】縦形構造のパワーＭＯＳ・ＦＥＴ３ａ1
は、半導体基板６の主面側に形成されたソース領域３ａ
s1と、それに隣接するチャネル領域３ａc と、チャネル
領域３ａc 上にゲート絶縁膜３ａOXを介して形成された
ゲート電極３ａg1と、半導体基板６の裏面側に形成され
たドレイン領域３ａd1とを有している。
【００４８】エピタキシャル層６ｂの上層には、複数の
不純物領域１０が形成されている。不純物領域１０は、
例えばｐ形不純物のホウ素が導入されてなり、その領域
内にソース領域３ａs1が形成されている。ソース領域３
ａs1は、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が
導入されてなり、絶縁膜８ｂに穿孔された接続孔ＴＨ3
を通じて上記したソース電極３ａs と電気的に接続され
ている。
【００４９】チャネル領域３ａc は、不純物領域１０に
おいてゲート電極３ａg1が重なる領域に形成されてい
る。ゲート絶縁膜３ａOXは、例えばＳｉＯ2 からなる。
各ゲート電極３ａg1は、例えば低抵抗ポリシリコンから
なり、同じく低抵抗ポリシリコン等からなる導体層１１
を通じて上記したゲート電極３ａg と電気的に接続され
ている。
【００５０】ドレイン領域３ａd1は、半導体基板層６ａ
によって構成されている。すなわち、電流は、半導体基
板６の裏面のドレイン領域３ａd1からチャネル領域３ａ
c を通じてソース領域３ａs1に流れ、ソース電極３ａs
に流れる構造となっている。
【００５１】そして、本実施例１においては、ＭＯＳ・
ＦＥＴ部３ａ，３ｂのドレイン領域３ａd1，３ｂd1が共
通になっている。これにより、ＭＯＳ・ＦＥＴ部３ａ，
３ｂを同一の半導体基板６上に形成することが可能とな
っている。
【００５２】また、本実施例１においては、ＭＯＳ・Ｆ
ＥＴ部３ａ，３ｂの境界領域に、不純物領域１２が形成
されている。不純物領域１２は、例えばエピタキシャル
層６ｂの上層から半導体基板層６ａの上部に達するよう
に形成されている。不純物領域１２には、例えばｎ形不
純物のリンまたはＡｓがエピタキシャル層６ｂの不純物
濃度よりも高濃度に導入されている。これを設けたこと
により、ＭＯＳ・ＦＥＴ３ａ，３ｂ間の電気抵抗を低減
することが可能となっている。不純物領域１２は、絶縁
膜８ｂに穿孔された接続孔ＴＨ3 を通じて半導体チップ
５の中央のガードリング７と電気的に接続されている。
【００５３】また、半導体チップ５の外周のガードリン
グ７は、絶縁膜８ｂに穿孔された接続孔ＴＨ3 を通じて
エピタキシャル層６ｂの上部に形成された不純物領域１
３と電気的に接続されている。不純物領域１３には、例
えばｎ形不純物のリンまたはヒ素が導入されている。
【００５４】この不純物領域１３は、半導体チップ５の
外周のエピタキシャル層６ｂの上部がＭＯＳ・ＦＥＴ部
３ａ，３ｂの動作時にソース領域３ａS1，３ｂs1側から
の影響によって反転し、その部分に導通領域が形成され
てしまうのを抑制するために設けられている。
【００５５】ここで、半導体チップ５の製造方法の例を
図４、図７〜図９によって説明する。
【００５６】まず、例えばｎ形Ｓｉ単結晶からなる半導
体基板層６ａ上に、例えばｎ形Ｓｉ単結晶からなるエピ
タキシャル層６ｂをエピタキシャル法によって成長させ
た後、フィールド絶縁膜およびゲート絶縁膜３ａOXを形
成する。
【００５７】続いて、ゲート絶縁膜３ａOX上に、例えば
低抵抗ポリシリコンからなるゲート電極３ａg1，３ｂg1
をパターン形成する。
【００５８】その後、そのゲート電極３ａg1，３ｂg1を
マスクとして、エピタキシャル層６ｂの上部に、不純物
領域１０を形成するためのｐ形不純物をイオン打ち込み
法によって導入した後、ソース領域３ａs1，３ｂs1を形
成するためのｎ形不純物をイオン打ち込み法によって導
入する。
【００５９】次いで、その半導体基板６に対して熱処理
を施し拡散長の差によって、ソース領域３ａs1，３ｂs1
およびチャネル領域３ａc,３ｂc を自己整合的に形成す
る。
【００６０】続いて、半導体基板６上に、例えばＳｉＯ
2 からなる絶縁膜８ｂをＣＶＤ法等によって堆積した
後、その絶縁膜８ｂの所定の位置に接続孔ＴＨ3 を穿孔
する。
【００６１】その後、その半導体基板６上に、例えばＡ
ｌ−Ｓｉ−Ｃｕ合金からなる金属層をスパッタリング法
等によって堆積した後、その金属層をフォトリソグラフ
ィ技術によってパターニングすることによって、ドレイ
ン電極３ａd,３ｂd 、ソース電極３ａs,３ｂs およびガ
ードリング７を同時に形成する。
【００６２】次いで、その半導体基板６上に、例えばＳ
ｉＯ2 からなる絶縁膜８ａをＣＶＤ法等によって堆積し
た後、その絶縁膜８ａにゲート電極３ａg,３ｂg および
ソース電極３ａs,３ｂs の一部が露出するようなボンデ
ィング領域のための接続孔を形成する。続いて、半導体
基板層６ａの裏面に金属層９をスパッタリング法等によ
って形成し製造処理を終了する。以降は、ウエハ検査、
ダイシング処理、ダイボンディング処理およびワイヤボ
ンディング処理等のような通常の組立工程に移行する。
【００６３】次に、本実施例１の半導体集積回路装置の
パッケージ構造を図１０〜図１２によって説明する。
【００６４】本実施例１においては、パッケージ構造と
して、例えば図１０に示すようなＳＩＰ（Single In-li
ne Package）形のパッケージ本体１４が用いられてい
る。パッケージ本体１４は、例えばエポキシ系の樹脂か
らなり、その下面からは、例えば５本のリード１５Ｌが
延在形成されている。
【００６５】上記した本実施例１の半導体チップ５は、
図１１および図１２に示すように、ダイパッド（ドレイ
ン電極部）１５Ｐ上に接合層１６ａ（図１１には図示せ
ず）によって電気的に接続された状態で実装されてい
る。
【００６６】リード１５Ｌおよびダイパッド１５Ｐは、
例えば４２アロイからなり、リード１５Ｌのうちの中央
のドレイン電極用のリード１５ＬD は、ダイパッド１５
Ｐと一体的に成形されている。
【００６７】半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，
３ｂにおけるゲート電極３ａg,３ｂg は、ボンディング
ワイヤ１７を通じて、それぞれリード１５Ｌのうちの最
外側のゲート電極用のリード１５ＬG と電気的に接続さ
れている。
【００６８】また、半導体チップ５のＭＯＳ・ＦＥＴ部
３ａ，３ｂにおけるソース電極３ａs,３ｂs は、ボンデ
ィングワイヤ１７を通じて、それぞれリード１５Ｌのう
ちのソース電極用のリード１５ＬS と電気的に接続され
ている。
【００６９】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
【００７０】(1).双方向スイッチ回路３を構成する２個
のＭＯＳ・ＦＥＴ部３ａ，３ｂを、１個の半導体チップ
５に形成し、１個のパッケージに封止することができる
ので、双方向スイッチ回路３を小形にすることが可能と
なる。
【００７１】(2).双方のＭＯＳ・ＦＥＴ部３ａ，３ｂの
各々の縦形パワーＭＯＳ・ＦＥＴ３ａ1,３ｂ1 の構造、
その各々のパワーＭＯＳ・ＦＥＴ３ａ1,３ｂ1 の数、Ｍ
ＯＳ・ＦＥＴ部３ａ，３ｂの形成領域の各々の縦横寸
法、各々のソース電極３ａs,３ｂs の面積および各々の
ゲート電極３ａg,３ｂg の面積を同一とするとともに、
ゲート電極３ａg,３ｂg の配置を中央のガードリング７
を境界線として線対象としたことにより、その各々のＭ
ＯＳ・ＦＥＴ部３ａ，３ｂの電気的特性および性能をほ
ぼ同一にすることが可能となる。
【００７２】(3).ＭＯＳ・ＦＥＴ部３ａ，３ｂの外周に
ガードリング７を設けたことにより、半導体チップ５の
外部から半導体チップ５の内部に異物が侵入するのを防
止することが可能となる。
【００７３】(4).ガードリング７下層のエピタキシャル
層６ｂの上部にエピタキシャル層６ｂよりも高不純物濃
度の不純物領域１３を設けたことにより、ＭＯＳ・ＦＥ
Ｔ部３ａ，３ｂの動作中にガードリング７の下層に導通
領域が形成されてしまうのを防止することが可能とな
る。
【００７４】(5).半導体チップ５において、２個のＭＯ
Ｓ・ＦＥＴ部３ａ，３ｂの形成領域を、その各々の隣接
辺を長辺とするように配置したことにより、電流を流す
領域の面積を増大させることができるので、双方向スイ
ッチ回路３における電気抵抗を下げることが可能とな
る。
【００７５】(6).ＭＯＳ・ＦＥＴ部３ａ，３ｂの境界領
域に、エピタキシャル層６ｂよりも高不純物濃度に設定
された不純物領域１２を設けたことにより、ＭＯＳ・Ｆ
ＥＴ３ａ，３ｂ間の電気抵抗を下げることができるの
で、双方向スイッチ回路３の電気抵抗を下げることが可
能となる。
【００７６】(7).上記(2) 〜(4) により、半導体集積回
路装置の信頼性を向上させることが可能となる。
【００７７】(8).上記(1) により、保護回路１を構成す
る配線基板上のパッケージ実装密度を向上させることが
可能となる。
【００７８】（実施例２）図１３は本発明の他の実施例
である半導体集積回路装置を構成する半導体チップの平
面図、図１４は図１３の半導体チップの要部断面図、図
１５は図１３の半導体チップを封止するパッケージ本体
の斜視図、図１６は図１５のパッケージ本体内の接続状
態を示すための半導体チップの平面図、図１７〜図１９
は本実施例２の半導体集積回路装置の組立工程を説明す
るための説明図、図２０は本実施例２の変形例である半
導体集積回路装置のパッケージ本体内の接続状態を示す
ための半導体チップの平面図、図２１は図２０のＸＸＩ
−ＸＸＩ線の断面図である。
【００７９】本実施例２の半導体集積回路装置を構成す
る半導体チップ５の平面図および要部断面図をそれぞれ
図１３および図１４に示す。半導体チップ５に形成され
た回路および素子構造等については前記実施例１と同様
である。
【００８０】ただし、本実施例２においては、半導体チ
ップ５の中央、すなわち、ＭＯＳ・ＦＥＴ部３ａ，３ｂ
の形成領域の間にスクライビング領域Ｃが配置されてい
る。そして、ガードリング７は、各々のＭＯＳ・ＦＥＴ
部３ａ，３ｂの形成領域を取り囲むように形成されてい
る。また、スクライビング領域Ｃにおいてエピタキシャ
ル層６ｂの上部には、前記した不純物領域１３が形成さ
れている。
【００８１】次に、本実施例２のパッケージ構造を図１
５および図１６によって説明する。
【００８２】本実施例２においては、パッケージ構造と
して、例えば図１５に示すようなＳＯＰ（Small Outlin
e Package)形のパッケージ本体１４が用いられている。
パッケージ本体１４は、例えばエポキシ系の樹脂からな
り、その両側面からは、例えば合計６本のガルウィング
状に成形されたリード１５Ｌが突出されている。
【００８３】上記した本実施例２の半導体チップ５は、
図１６に示すように、ダイパッド１５Ｐ上に接合層（図
示せず）によって電気的に接続された状態で実装されて
いる。
【００８４】リード１５Ｌおよびダイパッド１５Ｐは、
前記実施例１と同様、例えば４２アロイからなり、両側
面の各々に複数あるリード１５Ｌのうち、中央のドレイ
ン電極用のリード１５ＬD は、ダイパッド１５Ｐと一体
的に成形されている。
【００８５】半導体チップ５におけるＭＯＳ・ＦＥＴ部
３ａ，３ｂのゲート電極３ａg,３ｂg は、ボンディング
ワイヤ１７，１７を通じて、一側面側のゲート電極用の
リード１５ＬG,１５ＬG と電気的に接続されている。
【００８６】また、半導体チップ５におけるＭＯＳ・Ｆ
ＥＴ部３ａ，３ｂのソース電極３ａs,３ｂs は、ボンデ
ィングワイヤ１７，１７を通じて、他側面側のソース電
極用のリード１５ＬS,１５Ｌs と電気的に接続されてい
る。
【００８７】次に、本実施例２の組立方法を図１７〜図
１９を用いて説明する。
【００８８】図１７は、ダイシング工程前の半導体ウエ
ハ１８の全体平面図を示している。半導体ウエハ１８の
主面上には、複数のチップ形成領域Ｄが規則的に配置さ
れている。各チップ形成領域Ｄには、ＭＯＳ・ＦＥＴ部
３ａ（またはＭＯＳ・ＦＥＴ部３ｂ）が形成されてい
る。なお、ＭＯＳ・ＦＥＴ部３ａ，３ｂは共に同一構造
なので、ここでは仮にＭＯＳ・ＦＥＴ部３ａを代表とし
て記載する。
【００８９】まず、このような半導体ウエハ１８に対し
てウエハ検査を行う。ここでのウエハ検査とは、半導体
ウエハ１８上の各チップ形成領域ＤのＭＯＳ・ＦＥＴ部
３ａに対して電気的特性等を検査し、チップ形成領域Ｄ
内のＭＯＳ・ＦＥＴ部３ａに不良が有るか否かを検査す
るための検査工程である。ここで、不良であると判定さ
れたチップ形成領域Ｄには、図１８に示すように、フェ
イルマークＭを付ける。
【００９０】続いて、半導体ウエハ１８に対してダイシ
ング処理を施す。この際、本実施例２においては、図１
９に示すように、隣接する２つのチップ形成領域Ｄ，Ｄ
を１組としてダイシングすることにより、２つのチップ
形成領域Ｄ，Ｄからなる１つの半導体チップ５を切り出
す。すなわち、２個のＭＯＳ・ＦＥＴ部３ａ，３ａ（３
ｂ）の形成された１つの半導体チップ５を切り出す。
【００９１】これにより、素子の微細化技術等のような
高度な技術を用いないでも２個のＭＯＳ・ＦＥＴ部３
ａ，３ｂを１個の半導体チップ５に設けることができる
ので、製品の製造コストを低減することが可能となって
いる。
【００９２】その後、その半導体チップ５をリードフレ
ームのダイパッド１５Ｐ（図１６参照）上に実装し、各
電極（ソース電極３ａs およびゲート電極３ａg)とリー
ド１５Ｌとをボンディングワイヤ１７を用いて電気的に
接続した後、半導体チップ５をエポキシ系の樹脂によっ
て封止し、さらにリード１５Ｌをガルウィング状等に形
成することにより、図１５に示したパッケージ本体１４
を有する半導体集積回路装置を組み立てる。
【００９３】ところで、図１９に示したように、半導体
チップ５の中には、隣接する一方のチップ形成領域Ｄが
不良となっている場合もある。この場合は、その半導体
チップ５のスクライビング領域Ｃを切断し、不良の無い
チップ形成領域Ｄを取り出し、これを１つの半導体チッ
プとする。
【００９４】そして、図２０および図２１に示すよう
に、１つのチップ形成領域Ｄからなる半導体チップ５ａ
を、接合層１６ｂを介して１つのダイパッド１５Ｐ上に
２個実装する。この場合も前記実施例１と同様、隣接す
る半導体チップ５ａの隣接辺が長辺となるように半導体
チップ５ａ，５ａを実装する。
【００９５】その後、その２個の半導体チップ５ａ，５
ａを樹脂封止することによって図１５に示したパッケー
ジ本体１４を有する半導体集積回路装置を組み立てれば
良い。
【００９６】このように、本実施例２によれば、前記実
施例１で得られた効果の他に以下の効果を得ることが可
能となる。
【００９７】(1).半導体ウエハ１８上の隣接する２個の
チップ形成領域Ｄを１つの半導体チップ５として切り出
すことにより、素子の微細化技術等のような高度な技術
を用いないでも２個のＭＯＳ・ＦＥＴ部３ａ，３ｂを１
個の半導体チップ５に設けることができるので、製品の
製造コストを低減することが可能となる。
【００９８】(2).半導体ウエハ１８上の隣接する２個の
チップ形成領域Ｄのうち、一方のチップ形成領域Ｄが不
良である場合あるいは半導体ウエハ１８全体の歩留りが
悪い場合には、個々のチップ形成領域Ｄを切り出して１
つの半導体チップ５ａとし、これを２個用意して１つの
ダイパッド１５Ｐ上に実装することにより対応すること
が可能となる。
【００９９】（実施例３）図２２は本発明の他の実施例
である半導体集積回路装置を構成する双方向スイッチ回
路の回路図、図２３は図２２の半導体集積回路装置のパ
ッケージ本体内の接続状態を示すための半導体チップの
平面図である。
【０１００】本実施例３においては、双方向スイッチ回
路の回路接続状態が前記実施例１，２と異なる。すなわ
ち、図２２に示すように、本実施例３の双方向スイッチ
回路３は、２個のＭＯＳ・ＦＥＴ部３ａ，３ｂが、双方
のソース電極３ａs,３ｂs を接続することにより双方の
ＭＯＳ・ＦＥＴ部３ａ，３ｂの寄生ダイオードＤ1,Ｄ2
が逆方向接続となるように、直列に接続されて構成され
ている。
【０１０１】この場合のパッケージ構造を図２３によっ
て説明する。この場合、ＭＯＳ・ＦＥＴ部３ａ，３ｂ
は、それぞれ別々の半導体チップ５ａ，５ａに形成され
ている。その各々の半導体チップ５ａ，５ａは、それぞ
れ分割された別々のダイパッド１５Ｐ，１５Ｐ上に実装
されている。ダイパッド１５Ｐ，１５Ｐは、リード１５
ＬD と一体的に形成され電気的に接続されている。
【０１０２】そして、各々のＭＯＳ・ＦＥＴ部３ａ，３
ｂのソース電極３ａs,３ｂs 間は、ボンディングワイヤ
１７を通じて互いに電気的に接続されている。また、各
々のＭＯＳ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３
ｂg は、ボンディングワイヤ１７を通じて互いに電気的
に接続されている。
【０１０３】本実施例３においても２個のＭＯＳ・ＦＥ
Ｔ部３ａ，３ｂが１つのパッケージ本体１４内に封止さ
れるようになっている。このため、双方向スイッチ回路
３を小形にすることが可能となっている。
【０１０４】したがって、本実施例３においても前記実
施例１の(1) 〜(4) および(8) の効果を得ることが可能
となる。
【０１０５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１０６】例えば前記実施例１〜３においては、２次
電池をＬｉイオン２次電池とした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばニッケル（Ｎｉ）−カドニウム（Ｃｄ）電池
やＮｉ水素電池でも良い。
【０１０７】また、ＭＯＳ・ＦＥＴ部の境界領域の構造
は、前記実施例１の構造に限定されるものではなく種々
変更可能であり、例えば図２４に示すように、その不純
物領域１２の下層に埋込領域１９を設けるようにしても
良い。埋込領域１９には、不純物領域１２と同一の導電
形の不純物が不純物領域１２の不純物濃度と同一程度導
入されている。これにより、双方向スイッチ回路におけ
る電気抵抗をさらに下げることが可能となる。
【０１０８】また、例えば図２５に示すように、ＭＯＳ
・ＦＥＴ部３ａ，３ｂの境界領域にガードリングを設け
ない構造としても良い。これにより、半導体チップ５の
面積を縮小することが可能となる。
【０１０９】また、パッケージの構造は、前記実施例１
〜３に限定されるものではなく種々変更可能であり、例
えば図２６に示すように、ＭＯＳ・ＦＥＴ部３ａ，３ｂ
の各々から複数のボンディングワイヤ１７によってソー
ス電極を引き出すようにしても良い。これにより、双方
向スイッチ回路の抵抗を下げることが可能となる。この
場合、ゲート電極３ａg,３ｂg が互いに点対象となるよ
うに配置している。
【０１１０】また、例えば図２７に示すように、ＭＯＳ
・ＦＥＴ部３ａ，３ｂの各々のソース電極をパッケージ
本体１４の異なる側面から引き出すようにしても良い。
【０１１１】ここで、図２７には、ＭＯＳ・ＦＥＴ部３
ａ，３ｂがそれぞれ異なる半導体チップ５ａに形成さ
れ、その各々の半導体チップ５ａが１つのダイパッド１
５Ｐ上に実装されている状態が示されているが、例えば
図２８に示すように、ＭＯＳ・ＦＥＴ部３ａ，３ｂを１
つの半導体チップ５に形成し、それを１つのダイパッド
１５Ｐ上に実装するようにしても良い。図２８のように
した場合、ＭＯＳ・ＦＥＴ部３ａ，３ｂ間の間隔を図２
７の場合よりも狭めることができるので、パッケージ本
体１４を小形にできる上、電気抵抗も下げることが可能
となる。
【０１１２】また、例えば図２９に示すように、ダイパ
ッド１５Ｐの裏面に接合層１６ｃを介して放熱体２０を
接合するようにしても良い。放熱体２０は、例えばＣｕ
等のような金属からなり、半導体チップ５で発生した熱
を外部に放散するための部材である。放熱体２０の一面
は放熱性を良好にするため、例えばパッケージ本体１４
から露出されている。
【０１１３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である２次電
池の保護回路に適用した場合について説明したが、これ
に限定されず種々適用可能であり、例えば機械式リレー
の代替等のような双方向スイッチ回路を有する回路装置
に適用することも可能である。
【０１１４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１５】(1).前記した本発明の半導体集積回路装置
によれば、双方向スイッチ回路を構成する２個のＭＩＳ
・ＦＥＴ部を１つのパッケージに収容することができる
ので、双方向スイッチ回路を有する半導体集積回路装置
を小形にすることが可能となる。
【０１１６】(2).前記した本発明の半導体集積回路装置
によれば、双方向スイッチ回路を構成する２個のＭＩＳ
・ＦＥＴ部の各々の構成要素の規格等を統一することに
よって、その各々のＭＩＳ・ＦＥＴ部の電気的特性およ
び性能をほぼ同じにすることができるので、その双方向
スイッチ回路の動作安定性を向上させることが可能とな
る。
【０１１７】(3).前記した本発明の半導体集積回路装置
によれば、２個のＭＩＳ・ＦＥＴ部形成領域をその各々
の隣接辺が長辺となるようにしたことにより、電流を流
す領域の面積を増大できるので、回路における電気抵抗
を低減することが可能となる。
【０１１８】(4).前記した本発明の半導体集積回路装置
の製造方法によれば、２個のＭＩＳ・ＦＥＴ部を、素子
や配線の微細化技術等のような高度な技術を用いないで
も１つの半導体チップ上に設けることができる上、１つ
のパッケージに収容することができるので、その双方向
スイッチ回路を有する半導体集積回路装置をコストを高
くすることなく小形にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
回路図である。
【図２】図１の半導体集積回路装置を構成する双方向ス
イッチ回路の回路図である。
【図３】図２の双方向スイッチ回路を有する半導体チッ
プの平面図である。
【図４】図３のＩＶ−ＩＶ線の断面図である。
【図５】図３の半導体チップ内の領域配置を説明するた
めの説明図である。
【図６】図３の半導体チップ内の領域配置を説明するた
めの説明図である。
【図７】図３の半導体チップの要部断面図である。
【図８】図３の半導体チップの要部断面図である。
【図９】図３の半導体チップの要部断面図である。
【図１０】図３の半導体チップを封止するパッケージ本
体の斜視図である。
【図１１】図１０のパッケージ本体の断面図である。
【図１２】図１０のＸＩＩ−ＸＩＩ線の断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの平面図である。
【図１４】図１３の半導体チップの要部断面図である。
【図１５】図１３の半導体チップを封止するパッケージ
本体の斜視図である。
【図１６】図１５のパッケージ本体内の接続状態を示す
ための半導体チップの平面図である。
【図１７】図１３の半導体集積回路装置の組立工程を説
明するための説明図である。
【図１８】図１３の半導体集積回路装置の組立工程を説
明するための説明図である。
【図１９】図１３の半導体集積回路装置の組立工程を説
明するための説明図である。
【図２０】本発明の他の実施例である半導体集積回路装
置を構成するパッケージ本体内の接続状態を示すための
半導体チップの平面図である。
【図２１】図２０のＸＸＩ−ＸＸＩ線の断面図である。
【図２２】本発明の他の実施例である半導体集積回路装
置を構成する双方向スイッチ回路の回路図である。
【図２３】図２２の半導体集積回路装置のパッケージ本
体内の接続状態を示すための半導体チップの平面図であ
る。
【図２４】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図２５】本発明の他の実施例である半導体集積回路装
置を構成する半導体チップの要部断面図である。
【図２６】本発明の他の実施例である半導体集積回路装
置を構成するパッッケージ本体内の接続状態を示すため
の半導体チップの平面図である。
【図２７】本発明の他の実施例である半導体集積回路装
置を構成するパッッケージ本体内の接続状態を示すため
の半導体チップの平面図である。
【図２８】本発明の他の実施例である半導体集積回路装
置を構成するパッッケージ本体内の接続状態を示すため
の半導体チップの平面図である。
【図２９】本発明の他の実施例である半導体集積回路装
置を構成するパッッケージ本体の断面図である。
【符号の説明】
１ 保護回路（半導体集積回路装置） ２ 制御回路 ３ 双方向スイッチ回路 ３ａ，３ｂ ＭＯＳ・ＦＥＴ部 ３ａg ，３ｂg ゲート電極 ３ａd ，３ｂd ドレイン電極 ３ａs ，３ｂs ソース電極 ３ａ1 ，３ｂ1 パワーＭＯＳ・ＦＥＴ ３ａg1，３ｂg1 ゲート電極 ３ａd1，３ｂd1 ドレイン領域 ３ａs1，３ｂs1 ソース領域 ３ａc ，３ｂc チャネル領域 ３ａOX，３ｂOX ゲート絶縁膜 ４ ヒューズ ５ 半導体チップ ５ａ 半導体チップ ６ 半導体基板 ６ａ 半導体基板層 ６ｂ エピタキシャル層 ７ ガードリング（電極部） ８ａ，８ｂ 絶縁膜 ９ 金属層 １０ 不純物領域 １１ 導体層 １２ 不純物領域 １３ 不純物領域 １４ パッケージ本体 １５Ｌ，１５ＬG ，１５ＬD ，１５ＬS リード １５Ｐ ダイパッド（ドレイン電極部） １６ａ，１６ｂ，１６ｃ 接合層 １７ ボンディングワイヤ １８ 半導体ウエハ １９ 埋込領域 ２０ 放熱体 Ａ，Ｂ ＭＯＳ・ＦＥＴ部形成領域 Ｃ スクライビング領域 Ｄ チップ形成領域 Ｍ フェイルマーク Ｉ 電流 Ｂ1 ，Ｂ2 ２次電池 Ｅ1 正極 Ｅ2 負極 ＶDD 電源端子 ＶSS 接地端子 ＶD1，ＶD2 制御端子 ＣＰ1 ，ＣＰ2 ，ＶC ，ＶM 端子 Ｒ1 〜Ｒ3 抵抗 Ｄ1 ，Ｄ2 寄生ダイオード ＴＨ1 〜ＴＨ3 接続孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/62 Ｇ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ２個のＭＩＳ・ＦＥＴ部を双方の寄生ダ
    イオードが逆方向に接続されるように直列接続してなる
    双方向スイッチ回路を有する半導体集積回路装置であっ
    て、前記２個のＭＩＳ・ＦＥＴ部の各々を、半導体基板
    の主面に形成されたソース領域と、前記ソース領域に隣
    接するように前記半導体基板の主面に形成されたチャネ
    ル領域と、前記チャネル領域上に設けられたゲート電極
    と、前記半導体基板の裏面に形成されたドレイン領域と
    を有する１または２以上の縦形構造のＭＩＳ・ＦＥＴに
    よって構成するとともに、前記２個のＭＩＳ・ＦＥＴ部
    のドレイン領域を共通とすることによって同一の半導体
    基板に設け、その同一の半導体基板を１つのドレイン電
    極部上に実装してなることを特徴とする半導体集積回路
    装置。
  2. 【請求項２】 ２個のＭＩＳ・ＦＥＴ部を双方の寄生ダ
    イオードが逆方向に接続されるように直列接続してなる
    双方向スイッチ回路を有する半導体集積回路装置であっ
    て、前記２個のＭＩＳ・ＦＥＴ部の各々を、半導体基板
    の主面に形成されたソース領域と、前記ソース領域に隣
    接するように前記半導体基板の主面に形成されたチャネ
    ル領域と、前記チャネル領域上に設けられたゲート電極
    と、前記半導体基板の裏面に形成されたドレイン領域と
    を有する１または２以上の縦形構造のＭＩＳ・ＦＥＴに
    よって構成するとともに、別々の半導体基板に設け、そ
    の別々の半導体基板を１つのドレイン電極部上に実装し
    てなることを特徴とする半導体集積回路装置。
  3. 【請求項３】 ２個のＭＩＳ・ＦＥＴ部を双方の寄生ダ
    イオードが逆方向に接続されるように直列接続してなる
    双方向スイッチ回路を有する半導体集積回路装置であっ
    て、前記２個のＭＩＳ・ＦＥＴ部の各々を、半導体基板
    の主面に形成されたソース領域と、前記ソース領域に隣
    接するように前記半導体基板の主面に形成されたチャネ
    ル領域と、前記チャネル領域上に設けられたゲート電極
    と、前記半導体基板の裏面に形成されたドレイン領域と
    を有する１または２以上の縦形構造のＭＩＳ・ＦＥＴに
    よって構成するとともに別々の半導体基板に設け、その
    別々の半導体基板を別々のドレイン電極上に実装し、前
    記２個のＭＩＳ・ＦＥＴ部のソース領域を電気的に接続
    してなることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置において、前記２個のＭＩＳ・ＦＥＴ部の各々
    を構成する前記縦形構造のＭＩＳ・ＦＥＴの構造および
    数を互いに同一としたことを特徴とする半導体集積回路
    装置。
  5. 【請求項５】 請求項１〜４のいずれか一項に記載の半
    導体集積回路装置において、前記２個のＭＩＳ・ＦＥＴ
    部の各々のソース電極の面積を同一としたことを特徴と
    する半導体集積回路装置。
  6. 【請求項６】 請求項１〜５のいずれか一項に記載の半
    導体集積回路装置において、前記２個のＭＩＳ・ＦＥＴ
    部の各々のゲート電極の面積を同一とするとともに、前
    記２個のＭＩＳ・ＦＥＴ部の各々のゲート電極を互いに
    線対象または点対象となるように配置したことを特徴と
    する半導体集積回路装置。
  7. 【請求項７】 請求項１〜６のいずれか一項に記載の半
    導体集積回路装置において、前記２個のＭＩＳ・ＦＥＴ
    部が形成された半導体基板の主面上に前記ソース領域お
    よび前記ゲート電極を取り囲むように、前記ドレイン領
    域の電位と同電位に設定された電極部を設けるととも
    に、前記２個のＭＩＳ・ＦＥＴ部が形成された半導体基
    板の主面側上部にその半導体基板に含有された不純物と
    同一導電の不純物がその半導体基板の不純物濃度よりも
    高濃度となるように導入されてなる不純物領域を設け、
    前記電極部と前記不純物領域とを電気的に接続したこと
    を特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項１〜７のいずれか一項に記載の半
    導体集積回路装置において、前記２個のＭＩＳ・ＦＥＴ
    部の形成領域を、その各々の隣接する辺が長辺となるよ
    うに配置したことを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項１〜８のいずれか一項に記載の半
    導体集積回路装置は２次電池の保護回路であり、前記双
    方向スイッチ回路は、前記２次電池が過放電または過充
    電の際に前記保護回路の一部の電気経路を遮断するため
    のスイッチ回路部であることを特徴とする半導体集積回
    路装置。
  10. 【請求項１０】 ２個のＭＩＳ・ＦＥＴ部を双方の寄生
    ダイオードが逆方向に接続されるように直列接続してな
    る双方向スイッチ回路を有する半導体集積回路装置の製
    造方法であって、半導体ウエハに形成された複数のチッ
    プ形成領域の各々に前記ＭＩＳ・ＦＥＴ部を形成する工
    程と、前記半導体ウエハのダイシング工程の際に、隣接
    するチップ形成領域を分割しないで１つの半導体チップ
    として切り出す工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
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Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217353A (ja) * 2001-01-23 2002-08-02 Matsushita Electric Ind Co Ltd リチウムイオン電池の保護装置
US7045900B2 (en) 1999-02-08 2006-05-16 Rohm Co., Ltd Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device
JP2007235150A (ja) * 2000-02-10 2007-09-13 Internatl Rectifier Corp 二方向伝導フリップチップ半導体デバイス及び半導体デバイス
JP2009117868A (ja) * 2009-02-23 2009-05-28 Hitachi Ltd 双方向スイッチモジュール
JP2009131144A (ja) * 2007-11-21 2009-06-11 Gem Services Inc 双方向逆阻止バッテリスイッチ
EP1939937A3 (en) * 2006-12-28 2010-03-03 Renesas Technology Corp. Bidirectional switch module
WO2010082500A1 (ja) * 2009-01-19 2010-07-22 ダイキン工業株式会社 双方向スイッチ回路及びそれを備えた電力変換装置
JP2010166793A (ja) * 2009-01-19 2010-07-29 Daikin Ind Ltd 双方向スイッチ及びスイッチング素子
JP2010172067A (ja) * 2009-01-20 2010-08-05 Daikin Ind Ltd 双方向スイッチ駆動回路及びマトリックスコンバータ
JP2010172078A (ja) * 2009-01-21 2010-08-05 Daikin Ind Ltd スイッチ回路
JP2010205997A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置
US7902596B2 (en) 2004-02-16 2011-03-08 Fuji Electric Systems Co., Ltd. Bidirectional semiconductor device and a manufacturing method thereof
KR20110102188A (ko) * 2010-03-08 2011-09-16 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
CN103681669A (zh) * 2012-09-13 2014-03-26 快捷半导体(苏州)有限公司 用于电池组保护mosfet的公共漏极电源夹件
JP2014068429A (ja) * 2012-09-25 2014-04-17 Bosch Corp フライバック回路
JP2014534622A (ja) * 2011-10-10 2014-12-18 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 集積回路のためのモノリシックセルおよび特にモノリシック転流セル
JP2017028213A (ja) * 2015-07-28 2017-02-02 新電元工業株式会社 半導体リレー素子及び半導体リレーモジュール
JP2017130527A (ja) * 2016-01-19 2017-07-27 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置
JP2018061009A (ja) * 2016-09-30 2018-04-12 ローム株式会社 半導体装置および半導体パッケージ
CN109524398A (zh) * 2017-09-19 2019-03-26 株式会社东芝 半导体装置以及控制系统
CN110299357A (zh) * 2018-03-23 2019-10-01 株式会社东芝 半导体装置
JP2020014265A (ja) * 2018-07-13 2020-01-23 日本電産株式会社 駆動制御装置、駆動装置およびパワーステアリング装置
JP2021009944A (ja) * 2019-07-02 2021-01-28 三菱電機株式会社 半導体装置
US11557587B2 (en) 2016-09-30 2023-01-17 Rohm Co., Ltd. Semiconductor device and semiconductor package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6043862A (ja) * 1983-08-22 1985-03-08 Hitachi Ltd 高耐圧絶縁ゲ−ト形半導体装置
JPS63110742A (ja) * 1986-10-22 1988-05-16 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JPH03235368A (ja) * 1990-02-10 1991-10-21 Toshiba Corp 半導体装置
JPH0463475A (ja) * 1990-07-03 1992-02-28 Toshiba Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6043862A (ja) * 1983-08-22 1985-03-08 Hitachi Ltd 高耐圧絶縁ゲ−ト形半導体装置
JPS63110742A (ja) * 1986-10-22 1988-05-16 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
JPH03235368A (ja) * 1990-02-10 1991-10-21 Toshiba Corp 半導体装置
JPH0463475A (ja) * 1990-07-03 1992-02-28 Toshiba Corp 半導体装置

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045900B2 (en) 1999-02-08 2006-05-16 Rohm Co., Ltd Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device
JP2007235150A (ja) * 2000-02-10 2007-09-13 Internatl Rectifier Corp 二方向伝導フリップチップ半導体デバイス及び半導体デバイス
JP2002217353A (ja) * 2001-01-23 2002-08-02 Matsushita Electric Ind Co Ltd リチウムイオン電池の保護装置
JP4674401B2 (ja) * 2001-01-23 2011-04-20 パナソニック株式会社 リチウムイオン電池の保護装置
US7902596B2 (en) 2004-02-16 2011-03-08 Fuji Electric Systems Co., Ltd. Bidirectional semiconductor device and a manufacturing method thereof
US8084812B2 (en) 2004-02-16 2011-12-27 Fuji Electric Co., Ltd. Bidirectional semiconductor device, method of fabricating the same, and semiconductor device incorporating the same
EP1939937A3 (en) * 2006-12-28 2010-03-03 Renesas Technology Corp. Bidirectional switch module
US7750463B2 (en) 2006-12-28 2010-07-06 Renesas Technology Corp. Bidirectional switch module
US8039954B2 (en) 2006-12-28 2011-10-18 Renesas Electronics Corporation Bidirectional switch module
JP2009131144A (ja) * 2007-11-21 2009-06-11 Gem Services Inc 双方向逆阻止バッテリスイッチ
US8097945B2 (en) * 2007-11-21 2012-01-17 Lynda Harnden, legal representative Bi-directional, reverse blocking battery switch
US8558368B2 (en) 2007-11-21 2013-10-15 Gem Services, Inc. Bi-directional, reverse blocking battery switch
JP2010166793A (ja) * 2009-01-19 2010-07-29 Daikin Ind Ltd 双方向スイッチ及びスイッチング素子
CN103560652A (zh) * 2009-01-19 2014-02-05 大金工业株式会社 双向开关电路
JP2010187533A (ja) * 2009-01-19 2010-08-26 Daikin Ind Ltd 双方向スイッチ回路及びそれを備えた電力変換装置
AU2010205351B2 (en) * 2009-01-19 2013-02-21 Daikin Industries, Ltd. Bidirectional switch circuit and power converter including the same
WO2010082500A1 (ja) * 2009-01-19 2010-07-22 ダイキン工業株式会社 双方向スイッチ回路及びそれを備えた電力変換装置
US9178412B2 (en) 2009-01-19 2015-11-03 Daikin Industries, Ltd. Bidirectional switch circuit configured to conduct current in reverse direction without applying an on-drive signal and power converter including the same
JP2010172067A (ja) * 2009-01-20 2010-08-05 Daikin Ind Ltd 双方向スイッチ駆動回路及びマトリックスコンバータ
JP2010172078A (ja) * 2009-01-21 2010-08-05 Daikin Ind Ltd スイッチ回路
JP2009117868A (ja) * 2009-02-23 2009-05-28 Hitachi Ltd 双方向スイッチモジュール
JP2010205997A (ja) * 2009-03-04 2010-09-16 Nissan Motor Co Ltd 半導体装置
KR20110102188A (ko) * 2010-03-08 2011-09-16 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
JP2011187650A (ja) * 2010-03-08 2011-09-22 Renesas Electronics Corp 半導体装置
JP2018032871A (ja) * 2011-10-10 2018-03-01 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 集積回路のためのモノリシックセルおよび特にモノリシック転流セル
JP2014534622A (ja) * 2011-10-10 2014-12-18 サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク（セエヌエールエス） 集積回路のためのモノリシックセルおよび特にモノリシック転流セル
US9379045B2 (en) 2012-09-13 2016-06-28 Fairchild Semiconductor Corporation Common drain power clip for battery pack protection mosfet
CN103681669A (zh) * 2012-09-13 2014-03-26 快捷半导体(苏州)有限公司 用于电池组保护mosfet的公共漏极电源夹件
JP2014068429A (ja) * 2012-09-25 2014-04-17 Bosch Corp フライバック回路
JP2017028213A (ja) * 2015-07-28 2017-02-02 新電元工業株式会社 半導体リレー素子及び半導体リレーモジュール
JP2017130527A (ja) * 2016-01-19 2017-07-27 力祥半導體股▲フン▼有限公司ＵＢＩＱ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ． 半導体装置
JP2018061009A (ja) * 2016-09-30 2018-04-12 ローム株式会社 半導体装置および半導体パッケージ
US11557587B2 (en) 2016-09-30 2023-01-17 Rohm Co., Ltd. Semiconductor device and semiconductor package
JP2019057534A (ja) * 2017-09-19 2019-04-11 株式会社東芝 半導体装置及び制御システム
JP2021119624A (ja) * 2017-09-19 2021-08-12 株式会社東芝 半導体装置及び制御システム
US11171216B2 (en) 2017-09-19 2021-11-09 Kabushiki Kaisha Toshiba Semiconductor device and control system
CN109524398A (zh) * 2017-09-19 2019-03-26 株式会社东芝 半导体装置以及控制系统
CN110299357A (zh) * 2018-03-23 2019-10-01 株式会社东芝 半导体装置
JP2019169595A (ja) * 2018-03-23 2019-10-03 株式会社東芝 半導体装置
CN110299357B (zh) * 2018-03-23 2023-11-07 株式会社东芝 半导体装置
JP2020014265A (ja) * 2018-07-13 2020-01-23 日本電産株式会社 駆動制御装置、駆動装置およびパワーステアリング装置
JP2021009944A (ja) * 2019-07-02 2021-01-28 三菱電機株式会社 半導体装置

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