CN111446237A - 半导体器件及用于生产半导体器件的方法 - Google Patents

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Abstract

本发明涉及半导体器件及用于生产半导体器件的方法。在总体方面，半导体器件可包括第一导电类型的重掺杂衬底、设置在重掺杂衬底上的第二导电类型的轻掺杂外延层，以及设置在轻掺杂外延层上的第二导电类型的重掺杂外延层。重掺杂外延层可具有大于轻掺杂外延层的掺杂浓度的掺杂浓度。重掺杂衬底的至少一部分可包括在齐纳二极管的第一端子中，并且轻掺杂外延层的至少一部分和重掺杂外延层的至少一部分可包括在齐纳二极管的第二端子中。半导体器件还可包括端接沟槽，该端接沟槽延伸穿过重掺杂外延层和轻掺杂外延层，并且终止于重掺杂衬底中。

Description

半导体器件及用于生产半导体器件的方法
技术领域
本说明书涉及电涌保护器件。更具体地讲，本说明书涉及半导体器件及用于生产半导体器件的方法。
背景技术
电路在操作期间可经历不期望的电涌(例如，电压和/或电流浪涌)，其也可被称为瞬态(例如，电压和/或电流瞬态)。此类电涌(浪涌或瞬态)可对电路的元件(诸如，集成电路(IC)、晶体管器件或其他电路元件)造成损坏。此类损坏可为不可逆的，并且因此可导致相关联的电路失效(例如，不执行或不按预期运行)。为了防止此类损坏，可在电路中包括保护器件(电保护器件)以保护电路中易受电涌损害的元件。
齐纳二极管是一种类型的保护器件，其可包括在电路中以向电路的其他元件提供对于电涌的保护。例如，齐纳二极管可在电路中实现(例如，连接在易感电路元件上可接收电涌的信号端子和电接地之间)以吸收(传导至电接地、转向电接地等)与电涌相关的电能，从而保护易感电路元件免受由于所吸收的能量导致(引起)的损坏。然而，在一些具体实施中，当前的齐纳二极管的实施方式不提供对电涌的充分保护。例如，在一些具体实施中，当前的齐纳二极管的实施方式可能没有足够的浪涌电流承载能力和/或足够低的钳位电压来提供电涌保护。
发明内容
在总体方面，半导体器件可以包括第一导电类型的重掺杂衬底。设置在重掺杂衬底上的第二导电类型的轻掺杂外延层，第二导电类型与第一导电类型相反；以及设置在轻掺杂外延层上的第二导电类型的重掺杂外延层。重掺杂外延层可具有大于轻掺杂外延层的掺杂浓度的掺杂浓度。重掺杂衬底的至少一部分可包括在齐纳二极管的第一端子中。轻掺杂外延层的至少一部分和重掺杂外延层的至少一部分可包括在齐纳二极管的第二端子中。半导体器件可进一步包括延伸穿过重掺杂外延层、延伸穿过轻掺杂外延层并且终止于重掺杂衬底中的端接沟槽。
在另一总体方面，半导体器件可包括第一导电类型的重掺杂衬底。设置在重掺杂衬底上的第二导电类型的轻掺杂外延层，第二导电类型与第一导电类型相反；以及设置在轻掺杂外延层上的第二导电类型的重掺杂外延层。重掺杂外延层可具有大于轻掺杂外延层的掺杂浓度的掺杂浓度。重掺杂衬底的至少一部分可包括在第一齐纳二极管和第二齐纳二极管的公共第一端子中。轻掺杂外延层的第一部分和重掺杂外延层的第一部分可包括在第一齐纳二极管的第二端子中。轻掺杂外延层的第二部分和重掺杂外延层的第二部分可包括在第二齐纳二极管的第二端子中。半导体器件可进一步包括延伸穿过重掺杂外延层、延伸穿过轻掺杂外延层并且终止于重掺杂衬底中的端接沟槽。端接沟槽的第一部分可将轻掺杂外延层的第一部分和重掺杂外延层的第一部分与轻掺杂外延层的第二部分和重掺杂外延层的第二部分电隔离。
在另一总体方面，半导体器件可包括第一导电类型的重掺杂衬底。设置在重掺杂衬底上的第二导电类型的轻掺杂外延层，第二导电类型与第一导电类型相反；以及设置在轻掺杂外延层上的第二导电类型的重掺杂外延层。重掺杂外延层可具有大于轻掺杂外延层的厚度的厚度。重掺杂衬底的至少一部分被包括在齐纳二极管的第一端子中。轻掺杂外延层的至少一部分和重掺杂外延层的至少一部分被包括在齐纳二极管的第二端子中。半导体器件可进一步包括延伸穿过重掺杂外延层、延伸穿过轻掺杂外延层并且终止于重掺杂衬底中的端接沟槽。
在另一总体方面，用于生产半导体器件的方法包括：在第一导电类型的重掺杂衬底上形成第二导电类型的轻掺杂外延层，第二导电类型与第一导电类型相反；在轻掺杂外延层上形成第二导电类型的重掺杂外延层，重掺杂外延层具有大于轻掺杂外延层的掺杂浓度的掺杂浓度；以及形成延伸穿过重掺杂外延层、延伸穿过轻掺杂外延层并且延伸到重掺杂衬底中的端接沟槽。重掺杂衬底的至少一部分包括在齐纳二极管的第一端子中，并且轻掺杂外延层的至少一部分和重掺杂外延层的至少一部分包括在齐纳二极管的第二端子中。
附图说明
图1是根据实施方式的示意图，其示意性地示出了包括齐纳二极管的半导体器件的平面图(例如，设计布局视图)。
图2是根据实施方式的示意图，其示意性地示出了包括两个齐纳二极管的半导体器件的平面图(例如，设计布局视图)。
图3是根据实施方式的示意图，其示意性地示出了包括齐纳二极管的半导体器件的平面图(例如，设计布局视图)。
图4A是示出根据实施方式的包括齐纳二极管的半导体器件的横剖视图的示意图。
图4B和图4C是根据相应的实施方式的与图4A的半导体器件对应的示意图。
图5A是示出根据实施方式的包括两个齐纳二极管的半导体器件的横剖视图的示意图。
图5B和图5C是根据相应的实施方式的与图5A的半导体器件对应的示意图。
图6A是示出根据实施方式的包括齐纳二极管的半导体器件的横剖视图的示意图。
图6B和图6C是根据相应的实施方式的与图6A的半导体器件对应的示意图。
图7是示出在电涌事件期间齐纳二极管的实施方式的模拟结果的曲线图。
图8是示出齐纳二极管的实施方式的击穿电压性能的模拟结果的曲线图。
图9是示出齐纳二极管的实施方式的钳位电流和钳位电压的模拟结果的曲线图。
图10是示出根据实施方式的用于生产包括齐纳二极管的半导体器件的方法的流程图。
各个附图中的相同参考标号指示相同和/或类似的元件。各种附图中示出的元件通过图示的方式示出，并且可能未必按比例绘制。另外，各种附图的比例可彼此不同，这至少部分地取决于所示的特定视图。
出于说明和讨论的目的提供了各个附图中的参考字符。对于相同视图中的类似元件，可能不会重复相同元件的参考字符。另外，对于给定元件在一个视图中示出的参考字符对于相关视图中的该元件可被省略。例如，在不同视图中示出的给定元件的参考字符可能不一定相对于这些视图中的每个进行讨论。
具体实施方式
在本描述中，公开了与当前齐纳二极管的实施方式相比可具有改善的性能特性的齐纳二极管的实施方式。例如，对于给定半导体二极管表面积(例如，二极管的硅表面积、导电表面积、p-n结面积等)，与给定半导体二极管面积的现有齐纳二极管实施方式相比，本文所描述的齐纳二极管实施方式可具有改善的峰值(浪涌)电流能力、更低的钳位电压、更低的漏电电流和/或改善的散热能力。
在下面的讨论和对应的附图中，示出和描述了齐纳二极管的各种半导体器件的实施方式。然而，简而言之，齐纳二极管的实施方式(诸如，本文所描述的那些)可使用设置(堆叠)在半导体(硅、碳化硅、氮化镓等)衬底上的两个外延层(例如，第一和第二外延层)来实现。衬底可为第一导电类型(n型或p型)，并且两个外延层可为第二导电类型(p型或n型)，其中第二导电类型与第一导电类型相反。衬底和第二外延层可以是重掺杂的，而第一外延层(例如，设置在衬底和第二外延层之间)可以是轻掺杂的。在一些实施方式中，第一外延层可具有小于第二外延层的厚度的厚度。在一些实施方式中，包括此类齐纳二极管的半导体器件可包括限定相关半导体器件(例如，半导体管芯上)中的二极管的周缘(例如，终止该二极管)的端接沟槽，其中该端接沟槽延伸穿过两个外延层并进入到衬底中。
在一些实施方式中，第一(例如，轻掺杂)外延层的厚度和/或掺杂浓度可基于齐纳二极管的所期望击穿电压(电压等级)进行选择。也就是说，可选择第一外延层的厚度和/或掺杂浓度，以便在不显著影响相应浪涌性能特征的情况下建立齐纳二极管的击穿电压。在一些实施方式中，可基于所期望钳位电压和/或浪涌电流承载能力来选择第二(例如，重掺杂)外延层的厚度和/或掺杂浓度。也就是说，可选择第二外延层的厚度和/或掺杂浓度，以便在不显著影响对应击穿电压的情况下建立齐纳二极管的电涌性能特性。因此，使用本文所描述的方法，齐纳二极管的击穿电压可主要由第一(轻掺杂)外延层建立(基本上独立于第二外延层的厚度和掺杂浓度)，而所执行的电涌可主要由第二(重掺杂)外延层建立(基本上独立于第一外延层的厚度和掺杂浓度)。
图1是根据实施方式的示意图，其示意性地示出了包括齐纳二极管110的半导体器件100的平面图(例如，设计布局视图)。在图1中，齐纳二极管(二极管)110示意性地以俯视图示出，因为其可在半导体管芯中实现。在一些实施方式中，半导体器件100可包括图1所示的那些元件之外的元件。例如，半导体器件100可包括其他电路部件，诸如，附加的齐纳二极管、晶体管器件、无源电元件(电阻器、电容器等)等。另外，二极管110可包括图1所示那些元件之外的元件，并且二极管110以举例的方式示出，并且出于举例说明的目的。
如图1所示，二极管110包括触点120，该触点可为包括在(提供电连接至)二极管110的第一端子中的金属电极。在一些实施方式中，引线键合(未示出)可连接到触点120(诸如，在半导体器件封装中，也未示出)。根据二极管110的极性(如下文进一步讨论)，触点120可为二极管110的阳极触点或阴极触点。在二极管110中，与第二端子(例如，阳极和阴极中的另一个)的触点可包括在半导体器件100的底部面(背面等)上(诸如，到半导体器件封装的引线框)，因此在图1中不可见。
同样如图1所示，半导体器件100可包括限定(终止等)二极管110的周缘的端接沟槽130。在一些实施方式中，端接沟槽130可具有设置在其中的电介质材料(例如，二氧化硅、氮化硅或任何其他电绝缘材料等)，以便将二极管110与实施二极管110的半导体管芯的其他部分电隔离(例如，其中这种隔离可防止泄漏电流和/或与半导体器件100中所包括的其他电路元件的干扰)。在一些实施方式中，端接沟槽130可为填充有多晶硅材料的介电衬里沟槽。
图1还包括剖面线4A-4A。剖面线4A-4A对应于包括在半导体器件400中的齐纳二极管410的横剖视图，如图4A所示，并在下文中进一步讨论。出于参考和与图4A的比较，在图1中的二极管110的视图中，二极管110的上部(例如，第二)高掺杂外延层(对应于图4A中的外延层416)是可见的。
图2是根据实施方式的示意图，其示意性地示出了包括两个齐纳二极管210a和210b的半导体器件200的平面图(例如，设计布局视图)。在一些实施方式中，二极管210a和210b可串联连接(例如，经由包括在半导体器件200的衬底中的公共阳极或公共阴极)。与图1中的二极管110一样，图2中的二极管210a和210b示意性地以俯视图示出，因为它们可在半导体管芯中实现。在一些实施方式中，与半导体器件100一样，半导体器件200可包括图2所示的那些元件之外的元件。例如，半导体器件200可包括其他电路部件，诸如，附加的齐纳二极管、晶体管器件、无源电元件(电阻器、电容器等)等。另外，二极管210a和210b可包括图2所示那些元件之外的元件，并且二极管210a和210b以举例的方式示出，并且出于举例说明的目的。
如图2所示，二极管210a包括触点220，该触点可为包括在(提供电连接至)二极管210a的端子(例如，阳极端子或阴极端子)中的金属电极。图2中的二极管210b包括触点225，该触点可为包括在(提供电连接至)二极管210b的端子(例如，阳极端子或阴极端子)中的金属电极。在一些实施方式中，引线键合(未示出)可连接到触点220和225(诸如，在半导体器件封装中，也未示出)。在一些实施方式中，触点220和225可为倒装芯片或芯片级封装触点(例如，可包括焊料凸块、焊料印刷等)。根据二极管210a和210b的极性(如下文进一步讨论)，触点220和225可为相应二极管210a和210b的阳极触点或阴极触点。
同样如图2所示，半导体器件200可包括端接沟槽230，其包括第一部分230a、第二部分230b和第三部分230c。端接沟槽230的第一部分230a可将二极管210a与二极管210b隔离(电隔离)。例如，端接沟槽230的第一部分230a可将包括在二极管210a中的外延层(例如，第一和第二外延层的第一部分)与包括在二极管210b中的外延层(例如，第一和第二外延层的第二部分)电隔离。
在半导体器件200中，端接沟槽230的第一部分230a与端接沟槽230的第二部分230b相结合，限定(终止等)二极管210a的周缘。同样在半导体器件200中，端接沟槽230的第一部分230a与端接沟槽230的第三部分230c相结合，限定(终止等)二极管210b的周缘。在一些实施方式中，端接沟槽230可具有设置在其中的电介质材料(例如，二氧化硅等)，以便将二极管210a和210b彼此电隔离，以及与实现二极管210a和210b的半导体管芯的其他部分电隔离(例如，其中这种隔离可防止泄漏电流(例如，二极管之间、二极管和其他元件之间等)和/或与半导体器件200中包括的其他电路元件的干扰)。
图2还包括剖面线5A-5A。剖面线5A-5A对应于包括在半导体器件500中的齐纳二极管510a和510b的横剖视图，如图5A所示，并且在下文中进一步讨论。出于参考和与图5A的比较，在图2中的二极管210a和210b的视图中，上部(例如，第二)高掺杂外延层(对应于图5A中的外延层516的相应部分)的相应部分在图2是可见的。
图3是根据实施方式的示意图，其示意性地示出了包括齐纳二极管310的半导体器件300的平面图(例如，设计布局视图)。在图3中，二极管310示意性地以俯视图示出，因为其可在半导体管芯中实现。在一些实施方式中，与半导体器件100和200一样，半导体器件300可包括图3所示的那些元件之外的元件。例如，半导体器件300可包括其他电路部件，诸如，附加的齐纳二极管、晶体管器件、无源电元件(电阻器、电容器等)等。另外，二极管310可包括图3所示那些元件之外的元件，并且二极管310以举例的方式示出，并且出于举例说明的目的。
如图3所示，二极管310包括触点320和触点325(例如，其中指示用于形成触点325的金属层的内边缘和外边缘)，其可各自为分别包括在(提供相应的电连接至)二极管310的第一端子和第二端子中的金属电极。在一些实施方式中，触点325可与二极管310的背面(例如，衬底)接触，诸如，图6A所示的触点625。在一些实施方式中，引线键合(未示出)可连接到触点320和325(诸如，在半导体器件封装中，也未示出)。在一些实施方式中，触点320和325可为倒装芯片或芯片级触点(例如，可包括焊料凸块、焊料印刷等)。根据二极管310的极性(如下文进一步讨论)，触点320可为二极管310的阳极触点或阴极触点，并且触点325可为二极管310的阴极触点或阳极触点中的另一者。
同样如图3所示，器件300可包括限定(终止等)二极管310的周缘的端接沟槽330，例如，类似于图1中的端接沟槽130。在一些实施方式中，端接沟槽330可具有设置在其中的电介质材料(例如，二氧化硅等)，以便将二极管310与在其中实现二极管310的半导体管芯的其他部分电隔离(例如，其中这种隔离可防止泄漏电流和/或与半导体器件300中所包括的其他电路元件的干扰)。
如图3所示，半导体器件300还可包括背面接触沟槽345。如图6A中进一步所示，在一些实施方式中，用于形成触点325的金属层可限定从器件300的顶部面到器件300的背面(例如，到重掺杂衬底)的低电阻连接。也就是说，在一些实施方式中，用于形成触点325的金属层的一部分(例如，第一部分)可设置在背面接触沟槽345中。进一步，用于形成触点325的金属层的第二部分可设置在背面接触沟槽345的侧壁上，并且用于形成触点325的金属层的第三部分可设置在器件300的上部表面上。在图3的示例性实施方式中，端接沟槽330和背面接触沟槽345的边缘使用虚线示出，虚线指示它们位于用于形成触点325的金属层的下方(例如，被其覆盖)。
图3还包括剖面线6A-6A。剖面线6A-6A对应于包括在半导体器件600中的齐纳二极管610的横剖视图，如图6A所示，并且在下文中进一步讨论。就参考图6A而言，在图3中的二极管310的视图中，二极管310的上部(例如，第二)高掺杂外延层(与图6A中的外延层616对应)是可见的。
图4A为根据实施方式的包括齐纳二极管410的半导体器件400的横剖视图。如上所述，图4A中的半导体器件400和二极管410的横剖视图，其大致对应于沿着图1中的剖面线4A-4A的半导体器件100和二极管110的实施方式的视图。换句话讲，在一些实施方式中，图4A的二极管410可用于实现图1的二极管110。
如图4A所示，半导体器件400包括二极管410、包括在(是其一部分)二极管410的第一端子(例如，阳极或阴极)中的触点420、包括在(是其一部分)二极管410的第二端子(例如，阴极或阳极中的另一个)中的触点425(背面触点)。在一些实施方式中，触点420和425可包括形成在二极管410的相应半导体层上并且与二极管410的相应半导体层(例如，衬底412和外延层416)电耦接的金属电极和/或金属层。同样如图4A所示，半导体器件400包括端接沟槽430，其可类似于图1所示的端接沟槽130(例如，可围绕和/或限定二极管410的周缘)。在一些实施方式中，端接沟槽430可具有设置在其中的电介质(例如，二氧化硅等)，以提供二极管410的电端接和电隔离。
在该示例性实施方式中，二极管410可包括衬底412的至少一部分，该衬底可为第一导电类型的重掺杂衬底。例如，在一些实施方式中，衬底412可以是n++型衬底(并且包括在二极管410的阳极中)，或者可以是p++型衬底(并且包括在二极管410的阴极中)。在一些实施方式中，衬底412可具有1x1018cm-3和1x1020cm-3之间的掺杂浓度。
如图4A所示，二极管410还包括具有厚度为T1的第二导电类型的第一外延层414的至少一部分，以及具有厚度为T2的第二导电类型的第二外延层416的至少一部分。第二导电类型可以是n型或p型，并且在给定的实施方式中，为与衬底412相反的导电类型。换句话讲，在衬底412为n型的二极管410的实施方式中，第一外延层414和第二外延层416将为p型(并且包括在二极管410的阴极中)，而在衬底412为p型的二极管410的实施方式中，第一外延层414和第二外延层416将为n型(并包括在二极管410的阳极中)。示出此类实施方式的等效电路图在图4B和图4C示出以及如下文所述。
第一外延层414的掺杂浓度可小于第二外延层416的掺杂浓度(例如，外延层414可被称为轻掺杂的并且外延层416可称为重掺杂的)。在一些实施方式中，第一外延层414的掺杂浓度范围可为1x1015cm-3到1x1019cm-3。在一些实施方式中，第二外延层416的掺杂浓度范围可为1x1018cm-3到1x1020cm-3。掺杂外延层414和416的使用可提供优于包括扩散和/或植入结构(例如，扩散和/或植入的阳极或阴极结构)的现有齐纳二极管实施方式的性能优点。例如，与包括扩散结构的现有实施方式相比，可减少二极管410(和本文所描述的其他二极管结构)的渗漏，因为用于驱动和/或活化此类扩散结构的掺杂剂杂质的热处理操作可能不会执行，此操作导致这些杂质的分布(扩散)从而导致渗漏増加。
在一些实施方式中，(第一外延层414的)厚度T1可小于(第二外延层416的)厚度T2。在一些实施方式中，厚度T1可在0.5微米(μm)和10μm的范围内，而厚度T2可在3μm和30μm的范围内。如上所述，可至少部分地选择外延层414的厚度T1和掺杂浓度以建立二极管410的所期望击穿电压。如上所述，可至少部分地选择外延层416的厚度T2和掺杂浓度，以建立二极管410的所期望钳位电压和/或浪涌电流承载能力。在一些实施方式中，外延层416的厚度(与第一外延层414的厚度相结合)和二极管410的PN结(衬底410和第一外延层412之间)的所得深度(例如，T1+T2)可改善二极管410的散热能力(例如，由于包括在二极管410中的外延层414和外延层416的部分的所得体积)。
如图4A所示，端接沟槽430可邻近并接触(例如，直接接触)包括在二极管410中的第一外延层414的部分，并且与包括在二极管410中的外延层416的部分接触(例如，直接接触)。同样如图4A所示，端接沟槽430可延伸到衬底412中至深度D1并且接触(例如，直接接触)衬底412并且(至少部分)围绕二极管410延伸。也就是说，端接沟槽430可限定半导体器件400中的二极管410的周缘。在一些实施方式中，深度D1可在0.5μm至40μm的范围内。
端接沟槽430(和本文所描述的其他二极管实施方式的端接沟槽)可提供优于先前实施方式的改善的性能。例如，端接沟槽430可改善二极管430的电隔离，这可以降低二极管的泄露和/或例如通过防止来自二极管410(例如，图4A中的二极管410的左侧和/或右侧)的侧向电流来降低二极管410与半导体器件400中包括的其他器件的干扰。
在一些实施方式中，本文所描述的齐纳二极管的实施方式(诸如，二极管410)还可通过减少由于半导体层之间的晶格失配导致的错配位引起的漏电电流而提供优于先前实施方式的改善的性能。例如，在先前的实施方式中，此类位错可在PN结界面处发生(存在)。由于此类位错可在相关二极管的耗尽区处或其内部成核，因此它们可増加二极管的泄漏电流。虽然在本文所描述的二极管实施方式中可发生位错，但已根据经验观察到这种位错发生在416的表面上作为交叉影线。在一些实施方式中，这些位错可源自轻掺杂第一外延层(例如，外延层414)与重掺杂外延层(例如，外延层416)之间的界面，并导致交叉影线。因为此类位错不位于PN结处(例如，外延层414和衬底412之间的界面)，所以它们的成核与二极管耗尽区(例如，通过外延层414)隔离(分离)，因此可能不会对相关二极管的泄漏电流作出贡献(显著地贡献)。
如图4A中所示，半导体器件400还包括介电层440和介电层450。在该示例性实施方式中，介电层440为用于形成触点420的外延层416和金属层之间的层间电介质。另外在该实例中，介电层450为钝化层，其可被形成为限定开口，该开口可用于与触点420形成引线键合(或其他电连接)。
图4B和图4C是根据相应的实施方式的与图4A的半导体器件对应的示意图。因此，进一步参考图4A来描述图4B和图4C。如图4A中，图4B和图4C中类似的参考标号用于指示类似的元件。
在图4B所示的实施方式中所示，触点420为二极管410的阳极触点，并且触点425为二极管410的阴极触点。因此，在该实施方式中，二极管410的衬底412可以是n型(n++)，而外延层414和416可以是p型(分别是p-和p++)。如图4B所示，触点425可与端子427和端子429电耦接。在一些实施方式中，端子427可与可产生电涌的器件(例如，电路元件等)耦接，而端子429可与被二极管410保护而不受此类电涌的器件(例如，集成电路等)连接。在一些实施方式中，端子427和429(以及它们各自的连接)可反向。在一些实施方式中，二极管410可保护连接到端子427和429两者的电路元件免受电涌。
在图4C所示的实施方式中所示，触点420为二极管410的阴极触点，并且触点425为二极管410的阳极触点。也就是说，在图4C的实施方式中，与图4B中的实施方式相比，二极管410的极性相反。因此，在该实施方式中，二极管410的衬底412可以是p型(p++)，而外延层414和416可以是n型(分别是n-和n++)。与图4B所示的实施方式中的触点425相同，在图4C所示的实施方式中，图4B中的触点420可与端子427和端子429电耦接(例如，电等效、直接耦接等)。在一些实施方式中，端子427同样可与可产生电涌的器件(例如，电路元件等)耦接，而端子429同样可与保护不受此类电涌的器件(例如，集成电路等)连接。在一些实施方式中，图4C中的端子427和429(以及它们各自的连接)如图4B可反向。在一些实施方式中，二极管410可保护连接到端子427和429两者的电路元件免受电涌。
图5A是根据实施方式的包括两个齐纳二极管510a和510b的半导体器件500的横剖视图。在一些实施方式中，二极管510a和510b可包括与二极管410类似的方面，并实现类似的有益效果，诸如本文所描述的性能改善。此类方面包括外延层的厚度、导电类型、端接沟槽的深度、衬底和外延层的掺杂浓度、阴极和阳极端子的布置、端接沟槽的布置和结构(例如，相对于二极管510a和510b)、用于形成与二极管510a和510b的触点的金属层等。因此，为了简洁起见，本文将不再相对于图5A(或图5B和图5C)来描述此类细节。
虽然二极管410可防御正电涌和负电涌两者，但其可能不适用于其中使用相反极性的信号的电路，因为二极管410只能在一个方向上阻断电压(例如，在设备400的正常操作期间，而不是在浪涌事件期间)。相比之下，串联连接的二极管510a和510b可同时防御正电涌和负电涌，并且还可用于其中使用两种极性的信号的电路中，设备500的串联连接的二极管可在设备的正常操作期间在两个方向上阻断电压。
如上所述，图5A中的半导体器件500以及二极管510a和510b的横剖视图大致对应于图2中的沿剖面线5A-5A的半导体器件200以及二极管210a和210b的实施方式的视图。换句话讲，在一些实施方式中，图5A的二极管510a和510b可用于实现图2中的二极管210a和210b。
如图5A中所示，半导体器件500包括二极管510a、包括在(或是其一部分)二极管510a的第一端子(例如，阳极或阴极)中的触点520、二极管510b以及包括在(或是其一部分)二极管510b的第一端子(例如，阳极或阴极)中的触点525。在图5A中，二极管510a和510b(取决于它们的极性)可具有包括在衬底512(例如，重掺杂衬底)中的共同阳极或共同阴极。
同样如图5A所示，半导体器件500包括端接沟槽，该端接沟槽包括第一部分530a、第二部分530b和第三部分530c。图5A中的端接沟槽可类似于图2所示的端接沟槽230。也就是说，第一部分530a可将二极管510a与二极管510b隔离(电隔离)。第一部分530a与第二部分530b相结合可限定二极管510a的周缘。另外，第一部分530a与第三部分530c相结合可限定二极管510b的周缘。进一步，端接沟槽530的第二部分530b结合端接沟槽530的第三部分510c可限定器件500的双二极管结构(包括二极管510a和510b)的周缘(例如，端接周缘)。
在该示例性实施方式中，二极管510a和510b可各自包括(第一导电类型的)衬底512的相应部分，其中根据二极管510a和510的极性，衬底512可包括(限定等)二极管510a和510b的公共阳极或公共阴极。二极管510a和510b，如图5A所示，还包括(第二导电类型的)第一(例如轻掺杂)外延层514的相应部分，以及(第二导电类型的)第二(例如，重掺杂)外延层516的相应部分。示出了二极管510a和510b的不同极性的实施方式的等效电路图在图5B和图5C示出以及如下文所述。
在图5A的示例性实施方式中所示，半导体器件500还包括介电层540和介电层550。在该示例性实施方式中，介电层540为用于形成触点520和525的外延层516和金属层之间的层间电介质。另外在该实例中，介电层550为钝化层，其可被形成为限定开口，该开口可用于与触点520和525形成引线键合或其他电连接(诸如，焊料凸块等)。
图5B和图5C是根据相应的实施方式对应于图5A的半导体器件500的示意图。因此，进一步参考图5A来描述图5B和图5C。与图5A的参考标号一样，图5B和图5C中的类似参考标号用于指示类似的元件。
在图5B所示的实施方式中所示，触点520为二极管510a的阳极触点，并且触点525为二极管510b的阳极触点，其中二极管510a和510b在衬底512中具有共同的阴极触点。因此，在该实施方式中，衬底512可以是n型(n++)，而外延层514和516可以是p型(分别为p-和p++)。
在图5C所示的实施方式中所示，触点520为二极管510a的阴极触点，并且触点525为二极管510b的阴极触点，其中二极管510a和510b在衬底512中具有共同的阳极触点)。换句话讲，与图5B的实施方式相比，二极管510a和510b的极性相反。因此，在该实施方式中(图5C)，衬底512可以是p型(p++)，而外延层514和516可以是n型(分别为n-和n++)。
如图5B和图5C中所示，触点520可与端子527和端子529电耦接。在一些实施方式中，端子527可与可产生电涌的器件(例如，电路元件等)耦接，而端子529可与被二极管510a和510b保护而不受此类电涌(正和负)的器件(例如，集成电路等)连接。在一些实施方式中，端子527和529(以及它们各自的连接)可反向。在一些实施方式中，二极管510a和510b可保护连接到端子527和529两者的电路元件免受电涌。
图6A为根据实施方式的包括齐纳二极管610的半导体器件600的横剖视图。在一些实施方式中，二极管610可包括与二极管410、510a和510b类似的方面，并且实现类似的有益效果，诸如本文所描述的性能改善。此类方面包括外延层的厚度、导电类型、端接沟槽的深度、衬底和外延层的掺杂浓度、阴极和阳极端子的布置、端接沟槽的布置和结构(例如，相对于二极管610)，用于形成与二极管610的触点的金属层等。因此，为了简洁起见，本文将不会再次相对于图6A(或图6B和图6C)来描述此类细节。类似于二极管410，二极管610可防御负电涌。
如上所述，图6A中的半导体器件600和二极管610的横剖视图大致对应于图3中的沿剖面线6A-6A的半导体器件300和二极管310的实施方式的视图。换句话讲，在一些实施方式中，二极管610可用于实现二极管310。
如图6A中所示，半导体器件600包括二极管610、包括在(是其一部分)二极管610的第一端子(例如，阳极或阴极)中的触点620，以及包括在(是其一部分)二极管600的第二端子(例如，阴极或阳极中的另一个)中的触点625(与二极管610的背面或衬底接触)。
同样如图6A所示，半导体器件600包括端接沟槽630。端接沟槽630可类似于图3所示的端接沟槽330。也就是说，可限定二极管610的周缘，以及将二极管610与半导体器件600的其他元件电隔离。
在该示例性实施方式中，二极管610包括(第一导电类型的)(例如，重掺杂)衬底612的一部分。如图6A所示，二极管610还包括(第二导电类型的)第一(例如，轻掺杂)外延层614的一部分，以及(第二导电类型的)第二(例如，重掺杂)外延层616的一部分。示出了二极管610的不同极性的实施方式的等效电路图在图6B和图6C示出以及如下文所述。
在图6A的示例性实施方式中所示，半导体器件600还包括介电层640和介电层650。在该示例性实施方式中，介电层640为用于形成触点620和625的外延层616和金属层之间的层间电介质。另外在该实例中，介电层650为钝化层，其可被形成为限定开口，该开口可用于与触点620和625形成引线键合或其他电连接(诸如，焊料凸起等)。如图6A中所示，用于形成触点625的金属层可具有设置在背面接触沟槽645(例如，在重掺杂衬底612上)、背面接触沟槽645的侧壁(例如，接触外延层614和616)以及器件600的上表面中(或上)的部分。
图6B和图6C是根据相应实施方式对应于图6A的半导体器件600的示意图。因此，进一步参考图6A来描述图6B和图6C。与图6A中的参考标号一样，图6B和图6C中的类似参考标号用于指示类似的元件。
在图6B所示的实施方式中，触点620为二极管610的阴极触点，而触点625为二极管610的阳极触点。如图6C所示，触点620为阳极触点，而触点625为二极管610的阴极触点(例如，与图6B相比，图6C中二极管610的极性为反向)。因此，在图6B中，衬底612可以是n型(n++)，而外延层614和616可以是p型(分别为p-和p++)。如图6C所示，衬底612可以是p型(p++)，而外延层614和616可以是n型(分别为n-和n++)。
如图6B和图6C中所示，触点625和620可分别与端子627和端子629电耦接。在一些实施方式中，端子627可与可产生电涌的器件(例如，电路元件等)耦接，而端子629可与被二极管610保护而不受此类电涌的器件(例如，集成电路等)连接。在一些实施方式中，端子627和629(以及它们各自的连接)可反向。在一些实施方式中，二极管610可保护连接到端子627和629两者的电路元件免受电涌。
图7为曲线图700，其示出了在电涌事件期间齐纳二极管实施方式的(归一化)模拟结果。曲线图700示出了与当前二极管实施方式(由迹线750示出)的模拟结果相比，用于二极管410或二极管610(由迹线710示出)的实施方式的浪涌电流和钳位电压的模拟结果。图7中所示的模拟结果针对具有相同工作峰值反向电压等级和相同PN结面积的齐纳二极管器件。
从曲线图700可以看出，对于给定的钳位电流，迹线710具有比迹线750较低的钳位电压。因此，图7中所示的模拟结果表明，二极管410或二极管610(迹线710)的实现方式比现有实施方式(迹线750)具有更高的最大浪涌电流存活率和较低的钳位电压(对于给定的浪涌电流)。因此，二极管410的实施方式可提供比现有实施方式更好的电涌防御。
图8为曲线图800，其示出了齐纳二极管实施方式的泄漏和击穿电压性能的(归一化)模拟结果。曲线图800示出了与现有二极管实施方式(由迹线850示出)的模拟结果相比的二极管510a和510b(由迹线810示出)的实施方式的模拟结果。图8中所示的模拟结果针对具有类似掺杂浓度和二极管(PN)结面积的齐纳二极管器件，其中在现有实施方式中二极管的端接比二极管510a和510b的实施方式更浅。
从曲线图800可以看出，在给定电压(例如，阴极到阳极电压)下二极管510a和510b(迹线810)的实现方式具有较低的泄漏电流(在击穿之前的电流)，并且因此具有更高的击穿电压。因此，本文所描述的齐纳二极管结构(其具有延伸穿过两个外延层并延伸到衬底中的端接沟槽)可提供优于现有实施方式的改善的渗漏和击穿电压性能。
图9为曲线图900，其示出了齐纳二极管实施方式的钳位电流和钳位电压的(归一化)模拟结果。图9中所示的模拟结果示出了用于实施二极管410(或二极管610)以针对重掺杂外延层416的各种厚度(T2，如相对于图3所讨论)的钳位电压和峰值工作(浪涌)电流。在图9的模拟结果中，使用外延层416的相同掺杂浓度(其中每个器件的轻掺杂外延层414具有相同的厚度和相同的掺杂浓度)。迹线910a、910b、910c和910d分别对应于6μm、10μm、14μm和20μm的厚度T2。从图9可以看出，増加外延层416的厚度T2可提供钳位电压(例如，减小)和峰值工作电流(例如，増大)两者的改善。在曲线图900中，峰值工作电流对应于曲线图900的右侧上的迹线910a-910d中的每一个的末端。这些改善至少部分是由于从外延层416的増加的厚度(T2)引起的电阻的减小和/或改善的热耗散。
图10是示出根据实施方式用于生产包括齐纳二极管的半导体器件的方法1000的流程图。虽然方法1000示出了用于产生图4中的二极管410的实施方式的过程，但应当理解，图10的处理操作也可用于产生其他二极管的实施方式，诸如本文所描述的那些。出于说明目的，将进一步参考图4来描述方法1000。
在操作1010处，方法1000包括提供重掺杂衬底412。在操作1020处，该方法包括在(例如，直接地在)衬底412上形成轻掺杂外延层414。在操作1030处，方法1000包括在(例如，直接地在)外延层414上形成重掺杂外延层416。在操作1040处，方法1000包括形成周缘沟槽430。在操作1050处，该方法包括在周缘沟槽430中形成(设置)介电材料。在一些实施方式中，操作1050可包括执行热氧化工艺(例如，以氧化端接沟槽130的表面)，然后进行电介质沉积工艺。如图10所示，操作1050还可包括形成介电层440。在操作1060处，方法1000包括在介电层440中形成接触开口并形成用于触点425的金属层。在操作1070处，方法1000可包括形成介电层450并形成触点420和425的电连接(例如，在半导体器件封装中)。
本文所述的各种装置和技术可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包括但不限于例如硅(Si)、砷化镓(GaAs)、碳化硅(SiC)等。
还应当理解，当元件诸如层、区域或衬底被提及在另一个元件上、连接到另一个元件、电连接到另一个元件、耦接到另一个元件、或电耦接到另一个元件时，该元件可直接在另一个元件上、连接另一个元件、或耦接到另一个元件，或可存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦合到另一个元件或层时，不存在中间元件或层。
虽然在整个具体实施方式中可能不会使用术语直接在…上、直接连接到…、或直接耦合到…，但是被示为直接在元件上、直接连接或直接耦合的元件能以此类方式提及。本申请的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语邻近可包括横向邻近(或横向相邻)、竖直邻近(或竖直相邻)、或者水平邻近(或水平相邻)，其中相邻可指示中间元件可被设置在被描述为邻近的元件之间。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入实施方式的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式能包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (13)

1.一种半导体器件，包括：
第一导电类型的重掺杂衬底；
第二导电类型的轻掺杂外延层，所述轻掺杂外延层设置在所述重掺杂衬底上，所述第二导电类型与所述第一导电类型相反；以及
所述第二导电类型的重掺杂外延层，所述重掺杂外延层设置在所述轻掺杂外延层上，所述重掺杂外延层具有大于所述轻掺杂外延层的掺杂浓度的掺杂浓度，
所述重掺杂衬底的至少一部分包括在齐纳二极管的第一端子中，并且
所述轻掺杂外延层的至少一部分和所述重掺杂外延层的至少一部分包括在所述齐纳二极管的第二端子中，
所述半导体器件还包括端接沟槽，所述端接沟槽：
延伸穿过所述重掺杂外延层；
延伸穿过所述轻掺杂外延层；并且
延伸到所述重掺杂衬底中。
2.根据权利要求1所述的半导体器件，还包括设置在所述端接沟槽中的介电材料或多晶硅材料中的至少一者。
3.根据权利要求1所述的半导体器件，其中，所述端接沟槽邻近并至少部分地围绕所述轻掺杂外延层的所述至少一部分和所述重掺杂外延层的所述至少一部分设置。
4.根据权利要求1所述的半导体器件，其中，所述第一导电类型为p型，所述第二导电类型为n型，所述齐纳二极管的所述第一端子为阳极端子，并且所述齐纳二极管的所述第二端子为阴极端子。
5.根据权利要求1所述的半导体器件，其中，所述重掺杂外延层具有大于所述轻掺杂外延层的厚度的厚度。
6.一种半导体器件，包括：
第一导电类型的重掺杂衬底；
第二导电类型的轻掺杂外延层，所述轻掺杂外延层设置在所述重掺杂衬底上，所述第二导电类型与所述第一导电类型相反；以及
所述第二导电类型的重掺杂外延层，所述重掺杂外延层设置在所述轻掺杂外延层上，所述重掺杂外延层具有大于所述轻掺杂外延层的掺杂浓度的掺杂浓度，
所述重掺杂衬底的至少一部分包括在第一齐纳二极管和第二齐纳二极管的公共第一端子中，并且
所述轻掺杂外延层的第一部分和所述重掺杂外延层的第一部分包括在所述第一齐纳二极管的第二端子中，
所述轻掺杂外延层的第二部分和所述重掺杂外延层的第二部分包括在所述第二齐纳二极管的第二端子中，
所述半导体器件还包括端接沟槽，所述端接沟槽：
延伸穿过所述重掺杂外延层；
延伸穿过所述轻掺杂外延层；并且
延伸到所述重掺杂衬底中，
所述端接沟槽的第一部分将所述轻掺杂外延层的所述第一部分和所述重掺杂外延层的所述第一部分与所述轻掺杂外延层的所述第二部分和所述重掺杂外延层的所述第二部分电隔离。
7.根据权利要求6所述的半导体器件，还包括设置在所述端接沟槽中的介电材料。
8.根据权利要求6所述的半导体器件，其中：
所述端接沟槽的第二部分邻近并至少部分地围绕所述轻掺杂外延层的所述第一部分和所述重掺杂外延层的所述第一部分设置；并且
所述端接沟槽的第三部分邻近并至少部分地围绕所述轻掺杂外延层的所述第二部分和所述重掺杂外延层的所述第二部分设置。
9.根据权利要求6所述的半导体器件，其中：
所述第一导电类型为n型；
所述第二导电类型为p型；
所述第一齐纳二极管和所述第二齐纳二极管的所述公共第一端子为公共阴极端子；
所述第一齐纳二极管的所述第二端子为第一阳极端子；并且
所述第二齐纳二极管的所述第二端子为第二阳极端子。
10.根据权利要求6所述的半导体器件，其中，所述重掺杂外延层具有大于所述轻掺杂外延层的厚度的厚度。
11.一种半导体器件，包括：
第一导电类型的重掺杂衬底；
第二导电类型的轻掺杂外延层，所述轻掺杂外延层设置在所述重掺杂衬底上，所述第二导电类型与所述第一导电类型相反；以及
所述第二导电类型的重掺杂外延层，所述重掺杂外延层设置在所述轻掺杂外延层上，所述重掺杂外延层具有大于所述轻掺杂外延层的厚度的厚度，
所述重掺杂衬底的至少一部分包括在齐纳二极管的第一端子中，并且
所述轻掺杂外延层的至少一部分和所述重掺杂外延层的至少一部分包括在所述齐纳二极管的第二端子中，
所述半导体器件还包括端接沟槽，所述端接沟槽：
延伸穿过所述重掺杂外延层；
延伸穿过所述轻掺杂外延层；并且
延伸到所述重掺杂衬底中。
12.根据权利要求11所述的半导体器件，其中，所述端接沟槽邻近并围绕所述轻掺杂外延层的所述至少一部分和所述重掺杂外延层的所述至少一部分设置。
13.一种用于生产半导体器件的方法，所述方法包括：
在第一导电类型的重掺杂衬底上形成第二导电类型的轻掺杂外延层，所述第二导电类型与所述第一导电类型相反；
在所述轻掺杂外延层上形成所述第二导电类型的重掺杂外延层，所述重掺杂外延层具有大于所述轻掺杂外延层的掺杂浓度的掺杂浓度；以及
形成端接沟槽，所述端接沟槽：
延伸穿过所述重掺杂外延层；
延伸穿过所述轻掺杂外延层；并且
延伸到所述重掺杂衬底中，
所述重掺杂衬底的至少一部分包括在齐纳二极管的第一端子中，并且
所述轻掺杂外延层的至少一部分和所述重掺杂外延层的至少一部分包括在所述齐纳二极管的第二端子中。
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