KR102574583B1 - 트리거 디바이스를 갖는 보호 디바이스 및 그 형성 방법 - Google Patents

트리거 디바이스를 갖는 보호 디바이스 및 그 형성 방법 Download PDF

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다미안 소즈카
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Abstract

반도체 디바이스는 싸이리스터를 구비하는 수직형 보호 디바이스 및 기판에 배치되는 수평형 트리거 엘리먼트를 포함한다. 수평형 트리거 엘리먼트는 수직형 보호 디바이스를 트리거하기 위한 것이다.

Description

트리거 디바이스를 갖는 보호 디바이스 및 그 형성 방법{PROTECTION DEVICES WITH TRIGGER DEVICES AND METHODS OF FORMATION THEREOF}
본 발명은 2015년 4월 13일자로 출원된 미국 가출원 62/146,777을 우선권 주장하며, 상기 가출원은 본 명세서에 참조로서 포함된다.
기술분야
본 발명은 전반적으로 반도체 디바이스에 관한 것이, 특정한 실시형태에서는, 트리거 디바이스를 갖는 보호 디바이스 및 그 형성 방법에 관한 것이다.
배경
전기적 과부하(Electrical Overstress; EOS)는, 전류 또는 전압에 대한 디바이스 또는 집적 회로(integrated circuit; IC)의 자신의 최대 정격 절대값(absolute maximum rating)을 넘어서는 노출로서 간주된다. EOS는, 높은 파괴 전압으로 나타나는 전압 오버슈트로 인해 발생할 수 있다.
EOS의 한 타입으로서 정전 방전(Electrostatic Discharge; ESD)이 있는데, 이는 상이한 정전 전위에 있는 바디 또는 표면 사이의 정전 전하의 전송으로 알려져 있다. ESD는 하전체(charged body)로부터의 전하의 급작스러운 방전에 기인하여 발생할 수 있다. ESD는, 상이하게 하전된 물체가 서로 근접하게 되는 경우 또는 이들 사이의 유전체가 파괴되는 경우 발생하는데, 종종 가시적인 스파크를 생성한다. ESD는 1 ns에서 200 ns까지의 아주 짧은 시간의 기간에 0.1 A 내지 30 A의 통상적인 범위에 있는 고전류 이벤트이다.
EOS의 다른 타입은, 빠른 과도 전압 서지(transient voltage surge)와 관련된 것이다. 가장 격렬한 과도 현상은 번개와 산업적 서지에 관련된다. 과도 과전압 이벤트는 보통, 수 마이크로초에서 수 밀리초까지의 짧은 지속시간을 가지지만, ESD 이벤트보다는 더 길다. 과도 전압 서지 파형은 진동형(oscillatory) 혹은 충동형(impulsive)이 될 수 있다. 통상적으로, 파형은 보통 0.5 ㎲ 내지 10 ㎲ 정도의 상승 파면을 갖는다. 과도 과전압은 1 kV에서 50 kV까지의 범위에 이를 수도 있다.
ESD 보호를 위해서는 애벌란시 다이오드가 일반적으로 사용되지만, 반면 감소된 클램핑 전압을 위해서는 스냅백을 갖는 트랜지스터 구조체(음의 차동 저항 영역)가 사용된다. 래치업 이후 유지 전압이 아주 낮기 때문에 더 낮은 클램핑 전압이 필요로 되는 특수 목적을 위해서는 실리콘 제어 정류기(Silicon Controlled Rectifier; SCR) 또는 싸이리스터가 사용된다. 지금까지는 온칩 ESD 보호를 위해 SCR이 사용되었는데, 이는 이들이 면적당 강건성이 높기 때문이다. 이들의 면적 효율성 및 온 상태 동안의 낮은 클램핑 전압 때문에, 시스템 레벨 ESD에 대한 별개의 보호 디바이스로서 싸이리스터가 또한 사용될 수 있다.
개요
본 발명의 일 실시형태에 따르면, 반도체 디바이스는, 기판에 배치된 수평형 트리거 엘리먼트(lateral trigger element) 및 싸이리스터를 포함하는 수직형 보호 디바이스를 포함한다. 수평형 트리거 엘리먼트는 수직형 보호 디바이스를 트리거하기 위한 것이다.
본 발명의 한 실시형태에 따르면, 반도체 디바이스는, 기판에 배치된 수평형 트리거 엘리먼트 및 수직형 보호 디바이스를 포함한다. 수직형 보호 디바이스는 기판의 제1 주면(major surface)에 있는 애노드/캐소드 단자, 기판에 배치된 트리거 입력 단자, 및 캐소드/애노드 단자를 포함한다. 수평형 트리거 엘리먼트는 수직형 디바이스의 애노드/캐소드 단자에 연결되는 제1 단자 영역, 및 제1 단자 영역으로부터 수평 방향으로(laterally) 이격되고 트리거 입력 단자에 연결되는 제2 단자 영역을 포함한다.
본 발명의 한 실시형태에 따르면, 반도체 디바이스를 형성하는 방법이 제공되는데, 그 방법은 기판에 수직형 보호 디바이스를 형성하는 것 및 수직형 보호 디바이스를 트리거하기 위한 수평형 트리거 엘리먼트를 기판에 형성하는 것을 포함한다. 그 방법은, 수평형 트리거 엘리먼트를 수직형 보호 디바이스와 전기적으로 연결하기 위한 전기적 경로를 기판에 형성하는 것을 더 포함한다.
이하, 본 발명, 및 그 이점의 더 완전하게 이해하도록 첨부의 도면과 함께 하기의 설명을 참조한다.
도 1은 본 발명의 실시형태에 따른, 회로를 보호하기 위해 사용되는 ESD 디바이스를 개략적으로 나타낸 도면,
도 2a 내지 도 2e는, 본 발명의 실시형태에 따른 ESD 디바이스를 나타내는 도면,
도 3a는, 본 발명의 대안의 실시형태에 따른, 수직형 디바이스를 트리거하기 위해 연결되는 수평형 트리거 디바이스의 개략 단면도이고, 도 3b 내지 도 3d는, 본 발명의 대안의 실시형태에 따른, 수직형 디바이스를 트리거하기 위해 연결되는 PIN 다이오드를 포함하는 수평형 트리거 디바이스의 개략 단면도,
도 4a는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 한 실시형태의 단면도이고, 도 4b 및 도 4d는 일 실시형태에서의 ESD 보호 디바이스의 가능한 상부 개략도이며, 도 4c는 대응하는 회로 개략도,
도 5는, 수평형 트리거 엘리먼트가 기판 상호 접속부에 의해 이면측 금속화부(back side metallization)에 연결되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도,
도 6a 및 도 6b는, 도핑된 영역의 수평 위치(lateral location)가 수평형 트리거 엘리먼트를 향상시키기 위해 수정되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도,
도 7a 내지 도 7d는, 수평형 트리거 엘리먼트의 베이스 영역이 별개로 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태를 나타내며, 도 7a 내지 도 7c는 단면도이고 도 7d는 상면도,
도 8a 내지 도 8c는, 복수의 상호 접속부가 카운터 도핑 영역(counter doped region)을 통해 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도,
도 9는, 상호 접속부가 비아로서 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 상부 단면도,
도 10a 내지 도 10f는, 본 발명의 실시형태에 따른 여러 제조 단계에서의, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 반도체 보호 디바이스,
도 11은, 수평형 트리거 엘리먼트가 상호 접속부에 의해 이면측 금속화부(back side metallization)에 연결되며 분리 구조체를 더 포함하는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도,
도 12a는 두 개의 디바이스 - 제1 디바이스는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하고 제2 디바이스는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하며 제1 디바이스와 제2 디바이스는 반대로 배향되고, 기판은 비아를 통해 전면측(front side)에 연결됨 - 를 포함하는 양방향 과도 전압 억제 디바이스(bidirectional transient voltage suppressor device)의 대안의 실시형태의 단면도이고, 도 12b는 양방향 과도 전압 억제 디바이스의 대응하는 회로를 나타내는 도면,
도 13은 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 단방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도로, 기판은 상호 접속부를 통해 전면측에 연결되는 도면,
도 14a 내지 도 14l은, 본 발명의 실시형태에 따른 여러 제조 단계에서의, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 반도체 보호 디바이스를 나타내는 도면,
도 15는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타내는 도면,
도 16은 블로킹 다이오드를 다른 컴포넌트와 분리하기 위한 분리 트렌치를 포함하는 대안의 실시형태를 나타내는 도면,
도 17은, 본 발명의 한 실시형태에 따른, 복수의 도전성 상호 접속부의 각각을 둘러싸는 카운터 도핑 영역(counter-doped region)을 나타내는 도면,
도 18은 두 개의 디바이스를 포함하는 양방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도,
도 19는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 단방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도를 나타내는 것으로, 기판은 상호 접속부를 통해 전면측에 연결되는 도면,
도 20a는, 본 발명의 실시형태에 따른, 금속 트렌치 상호 접속부를 갖지 않는 수직형 디바이스의 단면 개략도를 나타내는 도면,
도 20b는, 본 발명의 실시형태에 따른, 금속 트렌치 상호 접속부를 갖지 않고, 모든 콘택을 동일면 위에 갖는 대안의 디바이스의 단면 개략도를 나타낸다.
예시적인 실시형태의 상세한 설명
다양한 실시형태의 제조 과정 및 사용을 하기에서 상세하게 설명한다. 그러나, 본 발명은, 매우 다양한 특정한 상황들에서 실시화될 수 있는 많은 응용가능한 신규한 개념을 제공한다는 것이 이해되어야 한다. 설명되는 특정 실시형태는, 본 발명을 만들고 사용하는 특정 방식의 예시에 불과하며, 본 발명을 제한하지는 않는다.
본 발명은 특정한 상황에서의 바람직한 실시형태, 즉 정전 방전 보호에 적용되는 실리콘 제어 정류기(silicon controlled rectifier; SCR) 구조체와 관련하여 설명될 것이다. 그러나, 본 발명은 다른 반도체 구조체뿐만 아니라 과도 전압 보호 디바이스를 포함하는 서지 보호와 같은 다른 애플리케이션에도 또한 적용될 수도 있다.
ESD 보호 디바이스뿐만 아니라 TVS 보호 디바이스는 ESD 타겟과 관련하여 조절하기가 어렵다. 예를 들면, 보호 디바이스의 다른 메트릭을 변경하지 않으면서 항복 전압(breakdown voltage)을 변경하는 것은 어렵다. 본 발명의 실시형태는, 수직형 보호 디바이스와는 독립적인 별개의 수평형 트리거 디바이스를 사용하는 것에 의해 이들 한계를 극복한다. 수평형 트리거 디바이스는 수직형 보호 디바이스를 트리거하기 위해 사용되며 더 빠르게 그리고 더 낮은 임계 전압에서 별도로 스위칭하도록 설계될 수도 있다. 본 발명의 실시형태는, 기판 내에 배치된 금속 상호 접속부의 사용에 의해 수평형 트리거 디바이스를 이면측 콘택뿐만 아니라 수직형 보호 디바이스의 트리거 입력과 연결하는 것에 의해 종래 설계의 문제점을 극복한다.
도 1은 보호 디바이스의 개략도를 설명하기 위해 사용될 것이다. 본 발명의 실시형태의 구조적 개략 구현예는 도 2를 사용하여 설명될 것이고 한편 특별한 예시적 실시형태는 도 4를 사용하여 설명될 것이다. 도 5 내지 도 9, 도 11 내지 도 13, 도 15 내지 도 20은 추가적인 구조적 실시형태를 설명하며 한편 도 10 및 도 14는 본 발명의 한 실시형태에 따른 보호 디바이스의 형성 방법을 설명하기 위해 사용될 것이다.
도 1은, 본 발명의 실시형태에 따른, 회로를 보호하는데 사용되는 ESD 디바이스를 개략적으로 나타내고 있다.
도 1에 도시된 바와 같이, ESD 디바이스(21)는 보호될 회로부(11)에 병렬로 연결된다. 보호될 회로부(11)는 임의의 타입의 고속 데이터 인터페이스/회로일 수 있을 것이다. 예는, 로직, 아날로그, 혼합 신호, 메모리, 내부 버퍼를 포함하는 전력 회로, 드라이버 등등을 포함한다.
도 1을 참조하면, ESD 디바이스(21)는, ESD 펄스가 패드(5) 상에서 발생하면 트리거된다. ESD 펄스의 부재시, ESD 디바이스(21)는 "오프" 위치에 있게 되고 어떠한 전류도 도통시키지 않는다. 패드(5)가 ESD 펄스에 노출되면(zapped), ESD 디바이스(21)는 ESD 스트레스 전압에 의해 "온"으로 트리거되고 ESD 전류를 패드로부터 그라운드(기판 전압(VSS))로 도통시키게 된다. 따라서, ESD 이벤트로부터의 전하는 회로부(11)를 보호하는 병렬 ESD 회로를 통해 흩어지게 된다.
효과적인 ESD 보호를 위해, ESD 디바이스(21)는, 보호되고 있는 회로부(11)의 항복 전압보다 낮은 전압에서 트리거되어야만 한다. 예를 들면, MOS 트랜지스터의 경우, 이 항복 전압은 통상적으로 게이트 산화물 항복 전압이다. 그러므로, ESD 디바이스(21)는, 회로부(11)의 파괴를 방지하기 위해서는, 짧은 시간 안에, 항복 전압보다 낮은 전압에서 턴온되어야만 한다. 또한, ESD 디바이스(21)의 유지 전압 및 "온" 저항은 보호의 강건성에 영향을 끼칠 것이다. 더 낮은 유지 전압 및 더 작은 저항은 더 강건한 보호를 제공한다. 그러나, 몇몇 종래의 디바이스에서는, 정상 동작 상태 하에서의 자신의 동작을 방해하는 것을 방지하기 위해, 유지 전압은 회로부(11)의 동작 전압(VDD)보다 더 높을 수도 있다.
결과적으로, ESD 회로부는 보호될 회로의 요건과 매칭되어야 한다. 예를 들면, 고전압 디바이스를 보호할 ESD 디바이스(21)는, 저전압 디바이스를 보호할 ESD 디바이스보다, 더 높은 트리거 및 유지 전압을 갖는다.
그러나, 고전압 회로부를 보호하기 위해 요구되는 고전압 ESD 보호 디바이스는 통상적으로 많은 단점을 갖는다. 이들 많은 디바이스의 디바이스 거동은, 상이한 전력 컴포넌트의 상이한 개개의 요건을 충족하도록 쉽게 조정될 수 없다.
다양한 실시형태에서, ESD 디바이스(21)는, 일 실시형태에서는 싸이리스터일 수도 있는 반도체 제어 정류기(SCR) 디바이스(41)에 연결되는 트리거 엘리먼트(31)를 포함한다. 패드(5)에서의 전압이 트리거 디바이스의 임계치보다 더 작으면, SCR(41)은 도통하지 않는다. 비도통 상태에서, SCR(41)은, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT) PNP 디바이스, 및 BJT NPN 디바이스를 포함하는 바이폴라 래치로서 모델링될 수 있다.
트리거 엘리먼트(31)는, 패드(5)에서의 전압이 소정의 임계치를 초과할 때마다, 트리거 전류(ITRIG)가 흐르게 한다. 트리거 전류(ITRIG)의 존재는, 패드(5)에서의 전압이 SCR(41)의 임계 전압보다 작더라도, SCR(41)로 하여금 큰 전류(IESD)(36)를 도통시키게 한다.
SCR(41)이 래치되면, SCR(41)은 순방향 바이어스 PIN 다이오드로서 모델링될 수 있다. 따라서, ITRIG가 더 이상 인가되지 않더라도, 순방향 전류가 유지 전압으로 알려진 임계 값 아래로 떨어질 때까지, SCR(41)은 계속 ON 상태를 유지할 수 있다(IESD는 계속 흐를 것이다).
다양한 실시형태에서, SCR(41)은 수직형 디바이스를 포함하고, 한편 트리거 엘리먼트(31)는 SCR(41)에서의 전류 흐름에 수직인 수평형 전류 흐름을 갖는 수평형 디바이스(lateral device)를 포함한다. 다양한 실시형태에서, 트리거 엘리먼트(31)와 SCR(41) 사이의 접속은, ESD 디바이스(21)의 기판 내에 배치된 금속 상호 접속부를 사용하여 이루어진다. 유익하게는, 트리거 엘리먼트(31)는 어떠한 추가적인 마스크 없이 형성된다.
도 2a는, 본 발명의 한 실시형태에 따른 ESD 디바이스를 나타낸다.
도 2a는 수직형 디바이스(61) 및 수평형 트리거 엘리먼트(69)를 포함하는 본 발명의 한 실시형태를 나타낸다. 다양한 실시형태에서, 수직형 디바이스(61)에서의 전류의 흐름은 Y 축을 따른 수직형 방향을 포함하고 한편 수평형 트리거 엘리먼트(69)에서의 전류의 흐름은 X 축을 따른 수평 방향을 포함한다.
다양한 실시형태에서, 수평형 트리거 엘리먼트(69)는, PN 다이오드, PIN 다이오드, 및 제너 다이오드와 같은 다이오드, 바이폴라 트랜지스터, MOS 트랜지스터 등등을 포함하는 임의의 적절한 디바이스를 포함할 수도 있다.
도 2a를 참조하면, 일 실시형태에서, 수직형 디바이스(61)는 SCR 디바이스를 포함하는데, SCR 디바이스는 p타입 애노드(62), n타입 캐소드(68), n타입 n 베이스 SCR 영역(64), 및 p타입 p 베이스 SCR 영역(66)을 포함할 수도 있다. 대안의 실시형태에서, 수직형 디바이스(61)는, 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor; IGBT)를 포함하는 바이폴라 트랜지스터, 접합 전계 효과 트랜지스터, MOS 전계 효과 트랜지스터, 및 ESD, TVS 및 다른 보호 디바이스를 위해 사용되는 다른 디바이스 중 하나 이상을 포함할 수도 있다.
일 실시형태에서, SCR 디바이스는 실리콘 기반 디바이스를 포함한다. 대안의 실시형태에서, SCR 디바이스는 갈륨 질화물(GaN), 실리콘 카바이드(SiC), 또는 다른 광폭 대역갭 반도체 재료의 하나 이상의 층 상에 형성될 수도 있다. 하나 이상의 실시형태에서, SCR 디바이스의 하나 이상의 층은 기판 상에 배치된 GaN 또는 SiC 층 상에 형성될 수도 있다. 대안적으로, 다른 실시형태에서, SCR 디바이스의 모든 층은 GaN 또는 SiC 층 내에 형성될 수도 있다. 다양한 실시형태에서, SCR 디바이스는 이종 에피택셜 반도체(hetero-epitaxial semiconductor) 상에 형성될 수도 있다. 대안의 실시형태에서, 상부 층은, 예를 들면, 수평형 트리거 엘리먼트(69)의 응답 시간을 향상시키기 위해, 상이한 반도체 재료를 포함할 수도 있다. 예시로서, 수평형 트리거 엘리먼트(69)는, 수직형 디바이스(61)를 포함하는 광폭 대역갭 반도체 디바이스에 배치되는 폭이 좁은 대역 갭 안에 형성될 수도 있다.
도 2a에서, 수평형 트리거 엘리먼트(69)는, p타입 애노드(62), n타입 n 베이스 SCR 영역(64)의 일부, 및 p타입 콜렉터(63)를 포함하는 PNP 바이폴라 트랜지스터를 포함한다. 다양한 실시형태에서, p타입 애노드(62) 및 p타입 콜렉터(63)는, 예를 들면, 1019 cm-3 내지 1021 cm-3 사이의 도핑 농도를 갖는 강하게 도핑된 영역을 포함한다.
수평형 트리거 엘리먼트(69)의 임계 전압 또는 트리거 전압은 n타입 n 베이스 SCR 영역(64)의 수평 폭(X1)과 도핑, 및 P/N 접합의 접합 급격성(junction abruptness)에 의해 제어된다. p타입 애노드(62) 및 p타입 콜렉터(63)를 형성하기 위한 저에너지 주입의 가능한 사용에 따른 더 낮은 열적 버짓(thermal budget) 때문에, 수평 P/N 접합의 접합 급격성은 수직형 디바이스(61)의 도핑과는 독립적으로 제어될 수도 있다.
도 2a를 참조하면, 다양한 실시형태에서, p타입 콜렉터(63)는 배선(interconnection; 65)을 통해 n타입 캐소드(68)에 연결되는데, 배선(65)은 p타입 콜렉터(63)와 n타입 캐소드(68) 사이의 P/N 접합을 단락하기 위한 금속 접속부를 통해 형성된다. 따라서, 수직형 디바이스(61)의 턴온 이전에, 수평형 트리거 엘리먼트(69)는 ESD 펄스 또는 TVS 서지의 시작 부분이 패드(5)로부터 그라운드로 방전하는 것을 돕는다.
도 2a에 도시된 바와 같이, p타입 콜렉터(63)는 또한, 션트 저항기(67) 및 배선(65)을 통해 p타입 p 베이스 SCR 영역(66)에 연결된다. 수평형 트리거 엘리먼트(69)를 트리거하기 이전에, n타입 n 베이스 SCR 영역(64)과 p타입 p 베이스 SCR 영역(66) 사이의 P/N 접합은 역 바이어스되어 수직형 디바이스(61)를 통한 임의의 도통을 방지한다. 그러나, ESD 펄스 또는 TVS 서지로 인해 수평형 트리거 엘리먼트(69)를 트리거하는 것은, p타입 p 베이스 SCR 영역(66)의 전위를 풀업한다. 따라서, n타입 n 베이스 SCR 영역(64)과 p타입 p 베이스 SCR 영역(66) 사이의 P/N 접합은 순방향 바이어스로 되어 수직형 디바이스(61)로 하여금 전류의 도통을 시작하게 한다. 수직형 디바이스(61)는, 주어진 디바이스 영역에 대한 전류 도통에 이용가능한 큰 단면적 때문에, 훨씬 큰 전류를 도통시키도록 구성된다.
유익하게는, 수직형 디바이스(61)는, 전류 유지, 트리거 전압에 대한 최적화가 없는 최대 방전 전류, 및 빠른 스위칭 응답과 같은 ESD 또는 TVS 디바이스 특성에 대해 독립적으로 최적화될 수도 있는데, 이들 기능이 수평형 트리거 엘리먼트(69)에 의해 별개로 핸들링되기 때문이다. 유익하게는, n타입 n 베이스 SCR 영역(64) 및 p타입 p 베이스 SCR 영역(66)의 층은 향상된 성능을 위해 최적화될 수도 있다. 예를 들면, n타입 n 베이스 SCR 영역(64) 및 p타입 p 베이스 SCR 영역(66)의 도핑 프로파일은 각각의 전류 이득 및 베이스의 턴온 속도에 대한 강한 영향력을 갖는다.
도 2b 및 도 2c는 추가적인 진성 영역(intrinsic region)을 포함하는 대안의 실시형태를 나타낸다.
도 2b에서, 수평형 트리거 엘리먼트(69)는, p타입 애노드(62), 진성 영역의 일부, n타입 n 베이스 SCR 영역(64)과 접촉하는 n타입 수직형 영역(64B) 및 p타입 콜렉터(63)를 포함하는 PNP 바이폴라 트랜지스터를 포함한다. 도 2c는, n타입 수직형 영역(64B)이 n타입 n 베이스 SCR 영역(64)과 접촉하지 않는 대안의 실시형태를 나타낸다.
도 2d는, 수평형 PNP 바이폴라 트랜지스터의 출력에 연결되는 MOS 트랜지스터 또는 IGBT(69A)를 포함하는 추가적인 수평형 트리거 엘리먼트를 포함하는 대안의 실시형태를 나타낸다. 도 2d의 실시형태는, 도 2a 내지 도 2c의 실시형태 중 임의의 것과 결합될 수도 있다.
도 2e는, 수평형 PNP 바이폴라 트랜지스터의 출력에 연결되는 다이오드 스트링(69B)을 포함하는 추가적인 수평형 트리거 엘리먼트를 포함하는 대안의 실시형태를 나타낸다. 도 2e의 실시형태는, 도 2a 내지 도 2d의 실시형태 중 임의의 것과 결합될 수도 있다.
도 3a는, 본 발명의 대안의 실시형태에 따른, 수직형 디바이스를 트리거하기 위해 연결되는 수평형 트리거 디바이스의 개략적인 단면도를 나타낸다.
이 실시형태는 예시로서 다이오드를 사용하여 형성되는 수평형 다이오드(79)를 나타낸다. 수평형 다이오드(79)는, 패드(5)에 큰 전위가 인가될 때 순방향 바이어스되고 수직형 디바이스(71)를 트리거하기 위해 사용될 수도 있다. 수평형 다이오드(79)는 p타입 애노드(72) 및 n타입 캐소드(78)를 포함한다. 0.6V 내지 0.7V 사이에서 통상적으로 변하는 실리콘 다이오드의 낮은 빌트인 전위(built-in potential) 때문에, 실리콘 수평형 다이오드(79)는, 상이한 재료 시스템이 사용되지 않는 한, 바람직한 디바이스가 아닐 수도 있다. 예를 들면, 실리콘 카바이드의 더 큰 밴드 갭 때문에, SiC 다이오드의 빌트인 전위는 대략 3V일 수도 있다.
도 3b는, 본 발명의 대안의 실시형태에 따른, 수직형 디바이스를 트리거하기 위해 연결되는 PIN 다이오드를 포함하는 수평형 트리거 디바이스의 개략적인 단면도를 나타낸다.
도 3a에 도시된 다이오드(79)는 쉽게 트리거될 수도 있고, 정상적인 동작 상태 하에서, 패드(5)로부터 그라운드로의 누설 전류로 나타날 수도 있다. 다이오드(79)는 일 실시형태에서 PIN 다이오드(89)로서 수정될 수도 있다. PIN 다이오드(89)는 p타입 애노드(72), 진성 영역(83), 및 n타입 캐소드(78)를 포함한다. 진성 영역(83) 또는 아주 낮은 도핑 영역은, 프로세싱 동안 쉽게 제어될 수 있는 제3 거리(X3)만큼 p타입 애노드(72)를 n타입 캐소드(73)로부터 분리한다.
도 3c는, 본 발명의 대안의 실시형태에 따른, 수직형 디바이스를 트리거하기 위해 연결되는 PIN 다이오드를 포함하는 수평형 트리거 디바이스의 개략적인 단면도를 나타낸다.
이 실시형태에서, 진성 영역(83A)은 PIN 다이오드의 p타입 애노드(72)와 n타입 캐소드(73) 사이뿐만 아니라 p타입 애노드(72)와 n타입 베이스 SCR 영역(74) 사이에서 연장한다. n타입 베이스 SCR 영역(74)의 일부도 또한, PIN 다이오드의 p타입 애노드(72)와 n타입 캐소드(73) 사이에서 연장한다.
도 3d는, 본 발명의 대안의 실시형태에 따른, 수직형 디바이스를 트리거하기 위해 연결되는 PIN 다이오드를 포함하는 수평형 트리거 디바이스의 개략적인 단면도를 나타낸다.
이 실시형태에서, 진성 영역(83B)은 PIN 다이오드의 p타입 애노드(72)와 n타입 캐소드(73) 사이에서 완전히 연장한다. 이전 실시형태와 마찬가지로, 진성 영역(83B)은 p타입 애노드(72)와 n타입 베이스 SCR 영역(74) 사이에 배치된다.
도 4a는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 한 실시형태의 단면도를 나타낸다. 도 4b는 일 실시형태에서의 ESD 보호 디바이스의 가능한 개략적인 상면도를 나타내고, 도 4c는 대응하는 회로 개략도를 나타내고, 도 4d는 일 실시형태에서의 ESD 보호 디바이스의 가능한 상부 개략도를 나타낸다.
도 4a를 참조하면, ESD 보호 디바이스는, 기판 내에 형성되는 수직형 디바이스(125), 수평형 트리거 엘리먼트(115), 및 블로킹 다이오드(135)를 포함한다.
기판(100)은 하나 이상의 애피택셜 층을 포함할 수도 있고, 다양한 실시형태에서 실리콘, 갈륨 질화물, 실리콘 카바이드, 또는 다른 광폭 대역갭 반도체 재료를 포함할 수도 있다. 기판(100)은, 다양한 실시형태에서, 하나 이상의 이종 애피택셜 층을 포함하는 하나 이상의 애피택셜 층을 포함할 수도 있다.
다양한 실시형태에서, 기판(100)은 p타입 또는 n타입 도핑을 포함할 수도 있다.
남은 기판(110)을 남기면서 기판(100)에 제1 도핑 영역(120)이 배치되는데, 남은 기판(110)은, 이면측 박형화 및 금속화 이후에 남게 되는 기판(100)이다. 제1 도핑 영역(120)은 일 실시형태에서는 큰 웰(well) 영역일 수도 있거나(도 4b 및 도 4d 참조) 또는 몇몇 실시형태에서는 매입 층(buried layer)일 수도 있다. 다양한 실시형태에서, 제1 도핑 영역(120)은 남은 기판(110)과는 반대의 도핑 타입을 갖는다. 예를 들면, 남은 기판(110)이 제1 도핑 타입을 가지면, 제1 도핑 영역(120)은 제1 도핑 타입과는 반대인 제2 도핑 타입을 갖는다. 남은 기판(110)은, 예를 들면, 일 실시형태에서, 1018 cm-3 내지 9x1019 cm-3 사이의 하이 도핑을 포함할 수도 있다.
제1 도핑 영역(120)에 제2 도핑 영역(130)이 배치된다. 제2 도핑 영역(130)은 하나 이상의 실시형태에서 웰 영역으로서 형성될 수도 있다. 하나 이상의 실시형태에서, 제2 도핑 영역(130)은 약 1 ㎛ 내지 약 5 ㎛일 수도 있다. 대안적으로, 제2 도핑 영역(130)은 1 ㎛ 내지 3 ㎛ 사이일 수도 있다. 하나 이상의 실시형태에서, 제2 도핑 영역(130)은, 일 실시형태에서, 1015 cm-3 내지 1019 cm-3, 및 1017 cm-3 내지 1018 cm-3의 도핑 농도를 가질 수도 있다.
도 4a를 참조하면, 제2 도핑 영역(130) 내에 제3 도핑 영역(150)이 배치된다. 제3 도핑 영역(150)은 제2 도핑 영역(130)과 동일한 도핑 타입을 가질 수도 있다. 대안적으로, 몇몇 실시형태에서, 제3 도핑 영역(150)은 또한, 제2 도핑 영역(130)과는 상이한 도핑 타입을 가질 수도 있다. 그러나, 제3 도핑 영역(150)은 제2 도핑 영역(130)보다 더 낮은 전도도를 갖는다. 따라서, 제3 도핑 영역(150)은, 일 실시형태에서, 제2 도핑 영역(130)보다 더 낮은 도핑으로 도핑될 수도 있다. 또한, 몇몇 실시형태에서, 제3 도핑 영역(150)은 심지어 진성일 수도 있다. 하나 이상의 실시형태에서, 제3 도핑 영역(150)은 1012 cm-3 내지 1019 cm-3의 도핑 농도를 가질 수도 있다. 대안적으로, 제3 도핑 영역(150)은 다양한 실시형태에서 1012 cm-3 내지 1014 cm-3, 1014 cm-3 내지 1016 cm-3, 또는 1016 cm-3 내지 1018 cm-3 사이의 도핑을 가질 수도 있다. 하나 이상의 실시형태에서, 제3 도핑 영역(150)은 약 1 ㎛ 내지 8 ㎛ 인 두께(t150)를 가지며, 제2 도핑 영역(130)의 수직형 두께(t130)는 약 0.1 ㎛ 내지 3 ㎛이다.
제4 도핑 영역(140)은 제2 도핑 영역(130)에 인접하게 배치되고 제1 도핑 영역(120)의 일부에 의해 분리된다. 제4 도핑 영역(140)은 일 실시형태에서 제2 도핑 영역(130)과 동일한 도핑을 가질 수도 있다. 대안적으로, 다른 실시형태에서, 제4 도핑 영역(140)은 또한, 제2 도핑 영역(130)과는 상이한 도핑을 가질 수도 있다. 다양한 실시형태에서, 제4 도핑 영역(140)은 낮은 도핑 영역일 수도 있고, 일 실시형태에서는, 제3 도핑 영역(150)과 유사한 도핑을 가질 수도 있다.
제5 도핑 영역(160)의 하나 이상이 제3 도핑 영역(150)에 배치되며 제3 도핑 영역(150)과 P/N 접합을 형성하는데, 제5 도핑 영역(160)이 제3 도핑 영역(150)과는 반대의 도핑을 가지기 때문이다. 제5 도핑 영역(160)은, 상부 절연 층(112)에 배치된 상호 접속부(114)를 통해 금속 상호 접속부 층(116)에 연결된다.
하나 이상의 실시형태에서, 제5 도핑 영역(160)은, 제3 도핑 영역(150)의 수직형 두께(t150)의 5% 내지 50%인 수직형 두께를 갖는다. 예를 들면, 일 실시형태에서, 제5 도핑 영역(160)의 수직형 두께는, 제3 도핑 영역(150)의 수직형 두께의 20%에서 40%까지의 범위에 이른다. 예를 들면, 일 실시형태에서, 제5 도핑 영역(160)의 수직형 두께는, 0.02 ㎛에서 0.05 ㎛까지의 범위에 이른다. 다양한 실시형태에서, 제5 도핑 영역(160)은 강하게 도핑된 영역이고 적어도 1019 cm-3, 그리고 약 1019 cm-3 내지 1021 cm-3의 피크 도핑 농도를 포함한다.
하나 이상의 실시형태에서, 금속 상호 접속부 층(116) 위에, 필요에 따라, 패시베이션 층 및 하나 이상의 콘택 패드가 형성될 수도 있다.
제6 도핑 영역(180)은 제4 도핑 영역(140)에 배치되고 제4 도핑 영역(140)과 동일한 도핑을 갖는다. 일 실시형태에서, 제5 도핑 영역(160) 및 제6 도핑 영역(180)은 상이한 마스킹 단계 및 그에 따라 상이한 주입 프로세스를 사용하여 형성된다. 제5 도핑 영역(160)은 또한, 상호 접속부(114)를 통해 금속 상호 접속부 층(116)에 연결된다. 따라서, 제5 도핑 영역(160)은 제6 도핑 영역(180)에 연결되고, 이들 둘 다는 보호될 노드(예를 들면, 도 1의 패드(5))에 연결된다.
제7 도핑 영역(175)은 제1 도핑 영역(120)으로부터 제5 도핑 영역(160)을 향해 연장한다. 제7 도핑 영역(175)은 제5 도핑 영역(160)과 동일한 도핑 타입을 가지며, 제5 도핑 영역(160)과 동일한 마스크 단계에서 형성될 수도 있다.
예시로서, 일 실시형태에서, 남은 기판(110)은 n타입 도핑을 가지며, 제1 도핑 영역(120)은 p타입 도핑을 가지며, 제2 도핑 영역(130), 제3 도핑 영역(150), 제4 도핑 영역(140), 및 제6 도핑 영역(180)은 n타입 도핑을 갖는다. 제5 도핑 영역(160) 및 제7 도핑 영역(175)은 p타입 도핑을 갖는다.
이면측 금속 층(122)은 남은 기판(110) 아래에 배치되고 그라운드와 같은 기준 전위에 연결된다. 이면측 금속 층(122)은 몇몇 실시형태에서 실리사이드 층을 통해 남은 기판(110)에 연결될 수도 있다. 이면측 금속 층(122)은, 티타늄 질화물(TiN)과 같은 금속 질화물 층, 구리 층(Cu), 금주석(gold tin; AuSn), 또는 알루미늄 층(Al)을 포함할 수도 있다.
기판(100) 내에 복수의 도전성 상호 접속부(190)가 형성된다. 단지 예로서, 도 4a 및 다른 도면에서는, 도전성 상호 접속부(190)가 2개 도시되어 있다. 다양한 실시형태에서는, 더 적은(단지 하나) 또는 더 많은 수의 도전성 상호 접속부(190)가 형성될 수도 있다. 하나 이상의 실시형태에서, 복수의 도전성 상호 접속부(190)는 제1 도핑 영역(120)에 형성된다. 또한, 복수의 도전성 상호 접속부(190)는 제1 도핑 영역(120)을 넘어 그리고 남은 기판(110) 안으로 연장한다.
하나 이상의 실시형태에서, 복수의 도전성 상호 접속부(190)는, 남은 기판(110)과의 쇼트키 콘택을 형성하기 위해, 금속 층을 포함한다. 복수의 도전성 상호 접속부(190)는 다양한 실시형태에서 구리, 티타늄, 실리사이드, 탄탈, 텅스텐 및 다른 금속 재료를 포함할 수도 있다. 복수의 도전성 상호 접속부(190)는 또한, 예로서, 도전성 금속 질화물 및 금속 실리사이드를 포함할 수도 있다. 복수의 도전성 상호 접속부(190)는 하나 이상의 실시형태에서 탄소의 도전성 형태 예컨대 그래핀(graphene)을 포함할 수도 있다.
복수의 도전성 상호 접속부(190)는, 복수의 도전성 상호 접속부(190)의 금속 재료가 하나 이상의 층과 단락하는 것을 방지하기 위해 측벽 절연층 또는 스페이서를 포함할 수도 있다. 따라서, 복수의 도전성 상호 접속부(190)와 접촉하는 도핑된 영역은 남은 기판(110)에 전기적으로 단락된다.
도 4b가 두 개의 대칭적 디바이스인 서브유닛 A(SU-A) 및 서브유닛 B(SU-B)를 나타내지만, 본 발명의 실시형태는 단지 하나의 유닛, 예를 들면, 좌측 부분(SU-A) 또는 우측 부분(SU-B)만을 포함할 수도 있다는 것을 유의한다. 이 실시형태를 더 간단한 개략적 표현으로 도시하는 도 2를 또한 참조하라.
도 4d는 일 실시형태에서의 ESD 보호 디바이스의 대안의 가능한 상부 개략도를 나타낸다. 도 4b와는 달리, 이 실시형태는 원형의 디바이스 구조체를 나타낸다.
따라서, 도 4c에 더 도시된 바와 같이, 도 4a의 디바이스는 제1 도핑 영역(120)과 제4 도핑 영역(140) 사이에 형성되는 다이오드(135)를 포함한다. 다이오드(135)의 캐소드는 보호될 I/O 노드에 연결되고 한편 다이오드(135)의 애노드는 복수의 도전성 상호 접속부(190)를 통해 등전위에 연결된다. 복수의 도전성 상호 접속부(190)의 부재시, 다이오드(135)는, 바이폴라 트랜지스터를 형성하기 위해, 다른 P/N 접합을 통해 남은 기판(110)에 연결된다. 대조적으로, 복수의 도전성 상호 접속부(190)를 사용하는 것에 의해, 다이오드(135)는 회로에서 실현된다.
하나의 예시적인 실시형태에서, 수직형 디바이스(125)는 n타입 남은 기판(110), p타입 제1 도핑 영역(120), n타입 제2 도핑 영역(130), 낮게 도핑된 n타입(n-) 제3 도핑 영역(150), n타입(n-) 제4 도핑 영역(140), p타입(p+)제5 도핑 영역(160), n타입(n+) 제6 도핑 영역(180), p타입(p+) 제7 도핑 영역(175)을 포함한다. 대안의 실시형태에서, 도핑 타입은 반대로 될 수도 있다. 추가적으로 대안의 실시형태에서, 낮게 도핑된 n타입 제3 도핑 영역(150) 및 제4 도핑 영역(140)은 애피택셜 성장에 의해 생성되며 동일한 도핑을 갖는다.
또한, 도 4a와 함께 도 4c를 참조하면, 수직형 디바이스(125)는, 남은 기판(110), 제1 도핑 영역(120), 및 제2 도핑 영역(130) 사이에 형성되는 제1 바이폴라 트랜지스터, 및 제1 도핑 영역(120), 제2 도핑 영역(130) 및 제3 도핑 영역(150) 사이에 형성되는 제2 바이폴라 트랜지스터를 포함하는 싸이리스터, 및 제5 도핑 영역(160)을 포함한다.
수평형 트리거 엘리먼트(115)는 제5 도핑 영역(160)과 제7 도핑 영역(175) 사이에 형성되는 바이폴라 트랜지스터에 의해 형성된다. 제2 도핑 영역(130) 및 제3 도핑 영역(150)은 수평형 트리거 엘리먼트(115)를 형성하는 바이폴라 트랜지스터의 베이스 영역을 형성한다. 수평형 트리거 엘리먼트(115)의 제7 도핑 영역(175)의 단자(도 4c의 회로 엘리먼트)를 형성하는, 수평형 트리거 엘리먼트(115)의 제7 도핑 영역(175)은, 복수의 도전성 상호 접속부(190) 중 하나 이상을 통해 남은 기판(110)에 연결된다. 또한, 제7 도핑 영역(175)은 저항기(145)의 저항을 갖는 제1 도핑 영역(120)의 일부를 통해 수직형 디바이스(125)의 트리거 입력 엘리먼트에 연결된다.
유익하게는, SCR 디바이스를 형성하는, 제1 도핑 영역(120), 제2 도핑 영역(130), 및 제3 도핑 영역(150)은, 수평형 트리거 엘리먼트(115)를 변경하지 않고 독립적으로 최적화되거나 또는 변경될 수 있다. 또한, 제7 도핑 영역(175)은 SCR의 층에 영향을 주지 않으면서 독립적으로 변경될 수도 있다. 따라서, 본 발명의 실시형태를 사용하여, 수평형 트리거 엘리먼트(115)는 독립적으로 최적화될 수도 있고 동시에 수직형 디바이스(125)가 독립적으로 최적화될 수도 있다. 예를 들면, 제7 도핑 영역(175)은, 수평형 트리거 엘리먼트(115)의 트리거 전압을 감소시키고 스위칭 시간을 더 빠르게 하기 위해, 제2 도핑 영역(130)과 가파른(sharp) P/N 접합을 생성하도록 최적화될 수도 있다. 대안적으로, 제7 도핑 영역(175)의 레이아웃은, 그것을 제5 도핑 영역(160)에 더 가까이 가져가는 것에 의해 변경될 수도 있다. 특히, 급격한 접합은 수직형 접합보다는 수평 방향에서 더 쉽게 형성될 수도 있다. 예를 들면, 아주 가파른 수평 방향의 접합은, 특히, 제5 도핑 영역(160)과 같은 얕은 영역에 대한 주입 및 어닐 프로세스를 사용하여 형성될 수 있다.
도 5는, 수평형 트리거 엘리먼트가 기판 상호 접속부에 의해 이면측 금속화부에 연결되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타낸다.
이전 실시형태와는 달리, 이 실시형태에서, 상호 접속부는 기판 관통 상호 접속부(through substrate interconnect; 290)로서 기판(100)을 관통하여 연장한다. 따라서, 이 실시형태에서는, 수평형 트리거 엘리먼트(115)와 이면측 금속화부(이면측 금속 층(122)) 사이에 추가적인 저항이 도입되지 않는다.
도 6a 및 도 6b는, 도핑된 영역의 수평 위치가 수평형 트리거 엘리먼트를 향상시키기 위해 수정되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타낸다.
이전 실시형태와 유사하게, 상호 접속부(190)는 기판(100)과 접촉하도록 형성된다. 대안적으로, 이 실시형태의 일 구현예는 기판 관통 상호 접속부(290)를 포함할 수도 있는데, 수평형 트리거 엘리먼트(도 6a에서는 615A로 그리고 도 6b에서는 615B로 라벨링됨)는 기판 관통 상호 접속부(290)에 의해 이면측 금속 층(122)에 연결된다.
또한, 제5 도핑 영역(160) 및 제7 도핑 영역(175)의 레이아웃이 변경될 수도 있다. 예를 들면, 도 6a에서, 제5 도핑 영역(160)은 일 예시에서 제7 도핑 영역(175)을 향해 수평 방향으로 연장할 수도 있다. 다른 예에서, 도 6b에서, 제7 도핑 영역(175)은 제5 도핑 영역(160)을 향해 연장할 수도 있다.
도 7a는, 수평형 트리거 엘리먼트의 베이스 영역이 개별적으로 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타낸다.
수평형 트리거 엘리먼트의 최적화의 다른 예시로서, 수평형 트리거 엘리먼트(115)의 베이스 영역(780)은, 예를 들면, 주입 프로세스를 사용하여 독립적으로 형성될 수도 있다. 따라서, 베이스 영역(780)의 카운터 도핑은, SCR 디바이스(수직형 디바이스(125))의 파라미터 중 어느 것도 변경하지 않으면서 제어될 수도 있다.
도 7b 및 도 7c는, 수평형 트리거 엘리먼트의 베이스 영역이 개별적으로 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 다른 대안의 실시형태의 단면도를 나타낸다. 상이한 실시형태에 도시된 바와 같이, N+ 불순물 영역(715)이 상이한 프로파일을 가지도록 형성될 수도 있다. 예를 들면, 일 실시형태에서, N+ 불순물 영역(715)은, 제2 도핑 영역(130)과 제3 도핑 영역(150) 사이의 계면과 개략적으로 정렬될 수도 있다. 도 7c에 도시된 다른 실시형태에서, 불순물 영역(715)은 제7 도핑 영역(175)과 정렬될 수도 있다.
도 7d는 도 7a 내지 도 7c에서 설명되는 대안의 실시형태의 상면도를 나타낸다. 이제 명확한 바와 같이, 불순물 영역(715)(도 7a의 베이스 영역(780))의 위치에 주입되고 따라서 단면도에서 비대칭으로 보이게 되는 구조체의 형성을 가능하게 한다.
도 8a 내지 도 8c는, 복수의 상호 접속부가 카운터 도핑 영역을 통해 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타낸다.
그러나, 도 8a에 도시된 바와 같이, 복수의 상호 접속부(890)는, 금속 재료(891)가 제2 도핑 영역(130) 및 제1 도핑 영역(120)과 단락하는 것을 방지하기 위한 절연 스페이서 층(892)을 포함한다. 그러나, 금속 재료(891)는 제7 도핑 영역(175)과 접촉되어야 하는데, 이것은, 일 실시형태에서, 예를 들면, 금속 콘택(893)을 사용하여 기판(100) 위에 형성될 수도 있다.
대안적으로, 도 8b에 도시된 바와 같은 다른 실시형태에서, 금속 재료(891)는, 절연 스페이서 층(892)을 형성한 이후 그러나 금속 재료(891)를 채우기 이전에, 제7 도핑 영역(175) 내에 더 큰 콘택 비아를 에칭하는 것에 의해, 제7 도핑 영역(175)과 접촉될 수도 있다. 따라서, 금속 재료(891)는, 제7 도핑 영역(175)과의 더 낮은 저항 콘택을 형성하는 더 큰 개구(894) 내에 충진될 수도 있다. 몇몇 실시형태에서, 절연 스페이서 층(892)은, 남은 기판(110)과 제1 도핑 영역(120) 사이에 형성되는 P/N 다이오드의 단락을 가능하게 하기 위해, 트렌치의 더 낮은 부분에는 형성되지 않을 수도 있다. 대안의 실시형태, 절연 스페이서 층(892)은, 도 17을 사용하여 또한 설명되는 바와 같이 카운터 도핑 영역일 수도 있다.
도 8b에서는, 상호 접속부의 일부만이 절연 스페이서 층(892)을 포함하지만, 다른 실시형태에서는, 상호 접속부(190) 및 상호 접속부(890) 모두가 이러한 절연 스페이서 층(892)을 포함할 수도 있다.
도 8c는, 상호 접속부가 기판 관통 비아로서 형성되고 절연 스페이서 층을 포함하는 대안의 실시형태를 나타낸다.
도 9는, 상호 접속부가 홀 또는 비아로서 형성되는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 상부 단면도를 나타낸다.
트렌치로서(연속적으로) 형성되는 상호 접속부(190)를 나타내는 도 4b 또는 도 4d와는 달리, 이 실시형태에서, 상호 접속부는 콘택으로서 패턴화되고 따라서 복수의 비아(990)를 형성하게 된다. 이전 실시형태에서 설명되는 바와 같이, 복수의 비아(990)는, 기판(100)을 완전히 관통하여 연장하는 기판 관통 비아이거나 또는 남은 기판(110)까지만 연장하는 부분 비아일 수도 있다.
도 10a 내지 도 10f는, 본 발명의 실시형태에 따른 여러 제조 단계에서의, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 반도체 보호 디바이스를 나타낸다.
도 10a에 도시된 바와 같이, 일 실시형태에서, 반도체 도핑 영역이 기판(100)에 형성된다. 기판(100)은 다양한 실시형태에서 하나 이상의 이종 애피택셜 층을 포함할 수도 있다. 기판(100)은 다양한 실시형태에서 실리콘 웨이퍼, 게르마늄 웨이퍼, 기판 상에 갈륨 질화물 층을 포함하는 갈륨 질화물 웨이퍼, 기판 상에 실리콘 카바이드 층을 포함하는 실리콘 카바이드 웨이퍼, 및 다른 반도체 기판을 포함할 수도 있다.
기판(100)은 웨이퍼 제조(wafer preparation) 동안 에피택셜 프로세스를 사용하여 형성되는 애피택셜 층(110A)을 포함할 수도 있다. 앞서 설명된 바와 같이, 일 실시형태에서, 제1 도핑 영역(120)은 p타입 도핑이 되도록 형성된다. 제1 도핑 영역(120)은 깊은 주입(deep implantation)을 사용하여 형성되는 매입 층일 수도 있다. 대안적으로, 제1 도핑 영역(120)은 애피택셜 층(110A) 위에서 애피택셜하게 성장될 수도 있다.
제2 도핑 영역(130)은, 마스킹 층을 오픈한(opening) 이후 주입 프로세스를 사용하여 제1 도핑 영역(120) 내에 형성될 수도 있다. 제3 도핑 영역(150) 및 제4 도핑 영역(140)은 일 실시형태에서 주입 단계를 사용하여 함께 형성될 수도 있다. 제4 도핑 영역(140) 및 제3 도핑 영역(150)은, 다른 실시형태에서, 진성 또는 약하게 도핑된(n-/p-) 반도체의 애피택셜 성장에 의해 형성될 수도 있다. 제6 도핑 영역(180)은 n타입 도핑을 갖도록 제4 도핑 영역(140) 내에 형성될 수도 있다. 제5 도핑 영역(160) 및 제7 도핑 영역(175)은 p타입 도핑을 가지며 동시에 주입될 수도 있다.
도 10b를 참조하면, 마스킹 층(191)이 기판(100) 위에 형성되고 패턴화된다. 마스킹 층(191)은, 하나 이상의 실시형태에서, 종래의 리소그래피 기술을 사용하여 구조화될 수도 있다.
구조화된 마스킹 층(191)을 에칭 마스크로서 사용하여, 기판(100)은 개구(192)를 형성하도록 에칭된다. 예를 들면, 개구(192)를 형성하기 위해, 일 실시형태에서, 깊은(deep) 반응성 이온 에칭 프로세스가 사용될 수도 있다. 몇몇 실시형태에서, 보쉬(Bosch) 에칭이 사용될 수도 있는데, 이 경우 프로세스는 에칭과 증착(deposition) 사이를 전환한다. 증착 단계는 후속하는 에칭 단계에서, 측벽을 보호하고 측벽의 수평의 에칭을 방지한다.
다음으로 도 10c에 도시된 바와 같이, 개구(192)가 도전성 재료로 충진된다. 일 실시형태에서, 도전성 재료는, 금속 합금, 순수 금속, 금속 화합물, 및/또는 금속간 화합물(intermetallic)과 같은 금속 재료를 포함할 수도 있다. 예는, 알루미늄, 구리, 티타늄, 텅스텐, 탄탈, 하프늄 등등을 포함한다.
하나 이상의 예에서, 금속 라이너(metallic liner; 195)가 증착되고, 후속하여 충진 재료가 증착된다. 몇몇 실시형태에서, 금속 라이너(195)는, 티타늄 질화물, 텅스텐 질화물, 하프늄 질화물, 및/또는 탄탈 질화물과 같은 금속 질화물일 수도 있다. 다른 실시형태에서, 카바이드가 또한 사용될 수도 있다.
다양한 실시형태에서, 금속 라이너(195)는, 원자 층 증착 프로세스, 화학 증착 프로세서, 물리적 증착 프로세스, 스퍼터링, 증발, 및 기타 프로세스를 사용하여 증착될 수도 있다.
충진 재료(196)(도 10d)는 옵션적으로 개구(192) 내에 증착될 수도 있다. 충진 재료는, 다양한 실시형태에서, 도전성 재료일 수도 있거나 또는 절연성 재료일 수도 있다. 예를 들면, 일 실시형태에서, 개구(192) 내에 스핀 온 글래스(spin on glass)가 증착될 수도 있다. 대안적으로, 다른 실시형태에서, 충진 재료는, 텅스텐, 구리, 알루미늄 등등과 같은 도전성 재료일 수도 있다.
충진 재료(196)는, 예를 들면, 화학적 기계적 연마 프로세스를 사용하여 기판(100)으로부터 제거된다(도 10e). 기판(100) 위에 절연 층(112)이 증착된다. 하나 이상의 실시형태에서, 절연 층(112)은, 실리콘 이산화물, 실리콘 질화물 등등과 같은 하나 이상의 절연 층을 포함할 수도 있다. 디바이스의 단자를 형성하는 기판(100)의 도핑된 영역과 접촉하기 위해, 절연 층(112) 내에 복수의 상호 접속부(114)가 형성된다. 예를 들면, 제5 도핑 영역(160)은 상호 접속부(114)에 연결된다. 절연 층(112) 위에 금속 상호 접속부 층(116)이 형성된다.
다양한 실시형태에서, 절연 층(112) 위에 하나 이상의 금속화 층이 형성된다. 일 예에서, 금속 상호 접속부 층(116)은 알루미늄 패드를 포함한다. 다른 예에서는, 하나 이상의 실시형태에서 필요로 될 때마다, 금속 상호 접속부 층(116) 위에 패시베이션 층 및 하나 이상의 콘택 패드가 형성될 수도 있다.
후속 프로세싱은, 기술분야에서 통상의 지식을 가진 자에게 공지되어 있는 바와 같은 종래의 프로세스를 따를 수도 있다. 예를 들면, 기판(100)은 이면측으로부터 박형화될 수도 있고 남은 기판의 이면측 상에 이면측 금속화 층이 증착될 수도 있다.
도 11은, 수평형 트리거 엘리먼트가 상호 접속부에 의해 이면측 금속화부에 연결되며 분리 구조체를 더 포함하는, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타낸다.
도 11을 참조하면, 내부 절연부(212) 및 외부 절연부(213)는 블로킹 다이오드(135)를 둘러싸는 기판(100)에 배치될 수도 있다. 일 실시형태에서, 내부 절연부(212) 및 외부 절연부(213)는 제6 도핑 영역(180)을 둘러싸는 링으로서 형성되고 제4 도핑 영역(140)에 배치될 수도 있다.
도 12a는 두 개의 디바이스를 포함하는 양방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도를 나타낸다. 도 12b는 대응하는 회로도를 나타낸다.
제1 디바이스(301)는 수직형 디바이스(125) 및 수평형 트리거 엘리먼트(115)를 포함하고 제2 디바이스(302)는 수직형 디바이스(125') 및 수평형 트리거 엘리먼트(115')를 포함한다. 제1 디바이스(301)의 수직형 디바이스(125) 및 제2 디바이스(302)의 수직형 디바이스(125')는, 이전 실시형태에서의 남은 기판(110)과 유사하게 도핑되는 기판 영역(310)을 공유한다. 그러나, 최종 칩 전체가 전면측 상에 콘택을 구비하기 때문에, 기판 영역(310)은 상호 접속부(190)를 통해 전면측에 연결된다. 예시로서, 옵션적 절연 영역(265)은 산화물 절연 영역일 수도 있다. 그러나, 절연 영역(265)은 필수적인 것은 아니며, 인접한 디바이스 사이에서 충분한 프로세스 공차(process tolerance)가 달성가능하면, 제거될 수도 있다.
따라서, 도 12a 및 도 12b의 실시형태는 양방향 디바이스이다.
도 13은 수직형 디바이스(125) 및 수평형 트리거 엘리먼트(115)를 포함하는 단방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도를 나타내고, 기판 영역(310)은 상호 접속부(190)를 통해 전면측에 연결된다.
도 12a의 실시형태와는 달리, 이 실시형태는 단방향이며, 동작에 있어서는, 앞서 설명된 도 4(또는 도 11)와 유사하다. 그러나, 이 실시형태에서, 상호 접속부(190)는 기판(100)의 전면측 상의 패드에 접속되고 따라서, ESD 디바이스의 콘택 둘 다가 기판(100)의 동일 측상에 있게 된다. 상호 접속부(190)는 기판 영역(310)에 낮은 옴접촉을 제공한다.
도 1 내지 도 13에서 설명되는 본 발명의 실시형태는 웰 설계(well design)를 사용하여 또는 상향식(bottom-up) 설계로 형성될 수도 있다. 후속하는 도면은 상향식 프로세스를 사용하는 실시형태를 추가로 설명하기 위해 사용될 것이다. 따라서, 상향식 프로세스의 추가 상세가 설명될 것이고 후속하여 대응하는 구조적 실시형태가 설명될 것이다.
도 14a 내지 도 14l은, 본 발명의 실시형태에 따른 여러 제조 단계에서의, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 반도체 보호 디바이스를 나타낸다.
웰 디자인 및 애피택셜 설계 둘 다를 포함하는 일반적 실시형태를 나타낸 도 10과는 대조적으로, 도 14의 실시형태는 상향식 프로세스를 사용하는 애피택셜 프로세스를 구체적으로 나타낸다.
이 실시형태에서는, 도 14a에 도시된 바와 같이, 반도체 웨이퍼(1410)는 제1 도핑 타입을 갖는 반도체 기판(예를 들면, n타입 기판)이고 앞선 실시형태에서 상술된 바와 같은 다양한 반도체 재료를 포함할 수도 있다.
도 14b를 참조하면, 제1 애피택셜 프로세스는, 제2 도핑 타입의 층(예를 들면, p타입 층)을 포함하는 제1 애피택셜 층(1420)을 애피택셜하게 증착시키기 위해 사용된다. 다양한 실시형태에서, 제1 애피택셜 층(1420)은 약 1 ㎛ 내지 5 ㎛의 두께를 포함할 수도 있고 예시로서 약 2 ㎛의 두께를 포함할 수도 있다. 제1 애피택셜 층(1420)은 층(앞선 실시형태에서 상술된 제1 도핑 영역(120))과 유사할 수도 있고, 도 14b에 도시된 바와 같이, 제1 애피택셜 층(1420)의 적어도 일부는 제1 도핑 영역(120)을 포함한다. 다양한 실시형태에서, 제1 애피택셜 프로세스는 동종 애피택셜 층(homo-epitaxial layer)을 성장시키기 위해 사용되지만, 그러나, 몇몇 실시형태에서는, 이종 애피택셜 층이 또한 성장될 수도 있다.
도 14c는 제2 애피택셜 프로세스를 사용하여 제2 애피택셜 층(1430)을 형성한 이후의 디바이스를 나타낸다. 제1 애피택셜 프로세스 및 제2 애피택셜 프로세스는 성장 프로세스 동안 도펀트 가스의 플로우를 변경하는 것에 의해 연속적으로 수행될 수도 있다. 제2 애피택셜 층(1430)은 상기의 다양한 실시형태에서 설명되는 제2 도핑 영역(130)을 형성하기 위한 영역을 포함한다. 제2 애피택셜 층(1430)은 다양한 실시형태에서 반도체 웨이퍼(1410)와 동일한 도핑 타입을 가질 수도 있다.
도 14d를 참조하면, 수직형 싸이리스터를 형성하지 않는 제2 애피택셜 층(1430)의 일부는 카운터 도핑될 수도 있다. 예를 들면, 주입 마스크를 형성한 이후, 제2 도핑 타입 도펀트는 제2 애피택셜 층(1430) 안으로 주입될 수도 있다. 어닐링 프로세스 이후, 제2 도핑 영역(130) 주위에 제1 카운터 도핑 영역(121)이 형성된다.
다음으로 도 14e에 도시된 바와 같이, 제3 애피택셜 프로세스를 사용하여 제2 애피택셜 층(1430) 위에 제3 애피택셜 층(1450)이 성장될 수도 있다. 제1 및 제2 애피택셜 프로세스와 유사하게, 하나 이상의 실시형태에서, 제3 애피택셜 프로세스는 블랭킷 프로세스(blanket process)일 수도 있다, 즉 애피택셜 층은 웨이퍼의 전체 면에 걸쳐 글로벌하게 성장된다. 제3 애피택셜 층(1450)은 낮게 도핑된 영역일 수도 있고 심지어, 예를 들면, 제3 애피택셜 층(1450) 내에 포함되는, 제3 도핑 영역(150)과 관련하여 상술된 바와 같이, 진성 영역일 수도 있다.
도 14f를 참조하면, 제3 애피택셜 층(1450)은 이온 주입 및 어닐링을 사용하여 도핑뿐만 아니라 카운터 도핑될 수도 있고, 이 이후 제1 도핑 타입을 갖는 주입 영역(131) 및 제2 도핑 타입을 갖는 제2 카운터 도핑 영역(132)이 형성된다.
도 10a를 사용하여 앞서 설명된 바와 같이, 다음으로 도 14g에 도시된 바와 같이, 제6 도핑 영역(180)은 제1 도핑 타입(예를 들면, n타입 도핑)을 가지고 형성된다. 제2 도핑 타입(예를 들면, p타입 도핑)을 갖는 제5 도핑 영역(160) 및 제7 도핑 영역(175)이 형성된다.
후속하는 도 14h는 앞서 설명된 제조 프로세스의 도 10b에 대응한다. 따라서, 도 10b에서 앞서 설명된 바와 같이, 구조화된 마스킹 층(191)을 사용하여 개구(192)가 형성된다.
도 14i는 도 10c에 대응하며 금속 라이너(195)를 갖는 개구(192)의 충진을 나타내고, 도 14j는 도 10d에 대응하며 충진 재료(196)를 이용한 후속 충진을 도시한다.
도 14k는 도 10e에 대응하는 것으로, 웨이퍼(1410) 위에서부터 과도한 충진 재료(196)를 제거하기 위한 평탄화 프로세스 이후의 디바이스를 나타낸다.
도 14l은 도 10f에 대응하는 것으로, 하나 이상의 금속화 층 형성 이후의 디바이스를 나타낸다. 예를 들면, 디바이스의 단자를 형성하는 기판(100)의 도핑된 영역과 접촉하기 위해, 절연 층(112) 내에 복수의 상호 접속부(114)가 형성된다. 절연 층(112) 위에 금속 상호 접속부 층(116)이 형성된다. 전면측 프로세싱 이후, 웨이퍼(1410)의 이면측은, 더 얇은 남은 기판(110)을 형성하기 위해 이면측으로부터 박형화된다.
도 15 내지 도 19는 도 14에서 설명되는 프로세스 플로우를 사용하는 구조적 실시형태를 나타낸다. 도 15 내지 도 20은 앞서 설명된 특정 실시형태의 예이다.
도 15는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 ESD 보호 디바이스의 대안의 실시형태의 단면도를 나타낸다. 도 15는, 도 4a에 도시된 일반적인 실시형태의 특정 실시형태이며 따라서 ESD 보호 디바이스의 대응하는 상부 개략도는 도 4b 및 도 4d에 도시된 것과 동일할 수도 있다. 대응하는 회로 개략도는 도 4c를 사용해서 설명된다.
도 15를 참조하면, 기판(100)은, 후속하여 설명되는 프로세스 플로우로부터 명확하게 되는 바와 같은 상향식 프로세스에서 서로의 위에 성장되는 복수의 애피택셜 영역을 포함한다. 따라서, 이 실시형태에서, 제1 도핑 영역(120), 제2 도핑 영역(130), 제3 도핑 영역(150) 각각은 애피택셜 층으로서 형성된다. 따라서, 본 발명의 실시형태는, 제2 도핑 영역(130)을 포함하는 애피택셜 층의 일부를 카운터 도핑하는 것에 의해 형성되는 제1 카운터 도핑 영역(121)을 포함한다. 이 실시형태에서, 복수의 도전성 상호 접속부(190)는 카운터 도핑 영역에 의해 제3 도핑 영역(150)과 접촉하는 것이 방지된다. 따라서, 복수의 도전성 상호 접속부(190)는 제2 카운터 도핑 영역(132)을 통해 형성되는데, 제2 카운터 도핑 영역(132)은 복수의 도전성 상호 접속부(190)의 각각을 주입 영역(131) 및 제3 도핑 영역(150)으로부터 분리하고 따라서 절연하며, 주입 영역(131) 및 제3 도핑 영역(150)은 제2 도핑 영역(130)과는 반대인 동일한 도핑 타입을 갖는다.
도 16은 블로킹 다이오드(135)를 다른 컴포넌트와 분리하기 위한 분리 트렌치를 포함하는 대안의 실시형태를 나타낸다. 도 11에서 설명되는 바와 같이, 내부 절연부(212) 및 외부 절연부(213)는 블로킹 다이오드(135)를, 예를 들면, 동심원 디자인으로, 둘러싸는 (남은 기판(110) 위의) 기판(100)에 형성될 수도 있다. 추가적으로, 분리 트렌치는 수평형 다이오드의 더 큰 커패시턴스를 감소시킨다.
도 17은 도 8a에 대응하는 것으로, 본 발명의 한 실시형태에 따른, 복수의 도전성 상호 접속부(190)의 각각을 둘러싸는 카운터 도핑 영역을 나타낸다. 절연 영역을 사용하는 도 8a와 마찬가지로, 카운터 도핑된 주변 영역(counter-doped surrounding region; 901)은 금속 재료(891)의 주입 영역(131) 및 제3 도핑 영역(150)과의 단락을 방지한다. 유익하게는, 이 디바이스는 또한, 더 적은 수평 공간이 필요로 되는 것으로 인해 상당한 영역 절감으로 나타나게 된다, 즉, 제2 카운터 도핑 영역(132)은 수평 방향으로 축소될 수도 있거나 또는 심지어 몇몇 실시형태에서는 제거될 수도 있다.
도 18은 도 12a에 대응하는 것으로, 두 개의 디바이스를 포함하는 양방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도이다. 도 12b는 대응하는 회로도를 나타낸다.
도 12a와 마찬가지로, 좌측 디바이스(1801)는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하고 우측 디바이스(1802)는 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는데, 좌측 디바이스(1801)와 우측 디바이스(1802)는 반대로 배향되고, 기판은 비아를 통해 전면측에 연결된다.
개개의 디바이스(좌측 디바이스(1801) 및 우측 디바이스(1802))의 각각은 도 17에서 도시되는 단면과 유사할 수도 있다(그러나 도 12a와 마찬가지로 이면측 콘택이 없다). 인접한 좌측 디바이스(1801)와 우측 디바이스(1802) 사이의 거리(t151)는 적절한 분리를 유지하도록 제어될 수도 있다. 또한, 제2 도핑 영역(130)의 일부는, 좌측 디바이스(1801)의 제1 카운터 도핑 영역(121)을 우측 디바이스(1802)의 제1 카운터 도핑 영역(121)으로부터 더 잘 분리하기 위해 사용된다.
도 19는 도 13에 대응하는 것으로, 수직형 디바이스 및 수평형 트리거 엘리먼트를 포함하는 단방향 과도 전압 억제 디바이스의 대안의 실시형태의 단면도를 나타내며, 기판은 상호 접속부를 통해 전면측에 연결된다.
도 14에서 설명되는 상향식 프로세스를 사용하는 경우, 기판(100)의 모든 영역은 블랭킷 애피택셜 층을 포함한다. 결과적으로, 기판 영역(310)으로부터 전면측으로의 복수의 도전성 상호 접속부(190)는 P/N 접합(기판 영역(310)과 제1 도핑 영역(120)뿐만 아니라 제1 도핑 영역(120)과 제2 도핑 영역(130))을 통한 단락을 형성한다.
따라서, 이 실시형태에서, 복수의 도전성 상호 접속부(190)의 각각은, 기판에서 그라운드로의 상호 접속부(substrate to ground interconnect)가 P/N 단락을 형성하지 않는 도 13과는 달리 P/N 단락을 포함한다. 이 경우, I/O에서 기판으로의 상호 접속부(I/O to substrate interconnect)의 각각 뿐만 아니라 기판에서 그라운드로의 상호 접속부 각각은 적어도 하나의 P/N 단락을 형성한다.
도 20a는, 본 발명의 실시형태에 따른, 금속 트렌치 상호 접속부를 갖지 않는 디바이스의 단면 개략도를 나타낸다.
보호 디바이스는, 앞선 실시형태에서 설명되는 바와 같이, 수평형 트리거 엘리먼트(115), 수직형 디바이스(125), 및 블로킹 다이오드(135)를 포함한다. 수평형 트리거 엘리먼트(115)는 바이폴라 트랜지스터로서 형성된다, 예를 들면, PNP 트랜지스터가 제5 도핑 영역(160)과 제7 도핑 영역(175) 사이에 형성된다. 제7 도핑 영역(175) 아래에 추가적인 웰 영역(131)이 배치될 수도 있다. 따라서, 수평형 트리거 엘리먼트(115)의 한 단자는 그라운드에 연결되고 다른 단자는 I/O 노드에 연결된다. 블로킹 다이오드(135)는 이 실시형태에서 수평형 다이오드로서 형성된다.
트렌치 상호 접속부를 설명하는 앞선 실시형태와는 달리, 이 실시형태에서는, 하부의 남은 기판(110)과 접촉하기 위해 싱커 영역(sinker region)이 사용된다. 싱커 영역은 매입 싱커 영역(622)을 포함하는데, 이것은 제2 도핑 영역(130)을 형성하는 애피택셜 층을 성장시키기 이전에 제1 도핑 영역(120)을 형성하는 애피택셜 층을 주입하는 것에 의해 형성될 수도 있다. 싱커 영역은 주입된 싱커 영역(650)을 더 포함하는데, 이것은 분리 트렌치(612)에 의해 분리되는 제3 도핑 영역(150)의 일부이다.
도 20b는, 본 발명의 실시형태에 따른, 금속 트렌치 상호 접속부를 갖지 않는 대안의 디바이스의 단면 개략도를 나타낸다.
도 20a에서 설명되는 피쳐 외에, 이 실시형태에서는, 남은 기판(110)이 싱커 영역을 통해 기판(100)의 전면측에 접촉된다. 따라서, 이 실시형태에서는, 모든 콘택이 기판(100)의 동일 면 위에 형성된다.
도 20a 및 도 20b에서 설명되는 실시형태는, 앞서 설명된 것과 동일한 회로 개략도를 갖는데, 예를 들면, 도 4c를 참조한다.
제1 실시형태에서, 반도체 디바이스는, 기판에 배치된 수직형 보호 디바이스 및 기판에 배치된 수평형 트리거 엘리먼트를 포함한다. 수평형 트리거 엘리먼트는 수직형 보호 디바이스를 트리거하기 위해 사용될 수 있다.
몇몇 실시형태에서, 기판은 벌크 반도체 영역 위에 배치된 복수의 애피택셜 층을 포함한다.
몇몇 실시형태에서, 수직형 보호 디바이스는 싸이리스터를 포함하고 수평형 트리거 엘리먼트는 바이폴라 트랜지스터를 포함한다.
몇몇 실시형태에서, 수직형 보호 디바이스는 절연 게이트 바이폴라 트랜지스터를 포함한다. 수평형 트리거 엘리먼트는 바이폴라 트랜지스터를 포함한다.
몇몇 실시형태에서, 수평형 트리거 엘리먼트는 PIN 다이오드를 포함한다.
몇몇 실시형태에서, 수평형 트리거 엘리먼트는 바이폴라 트랜지스터와 MOS 트랜지스터 또는 바이폴라 트랜지스터와 절연 게이트 바이폴라 트랜지스터를 포함한다.
몇몇 실시형태에서, 수평형 트리거 엘리먼트는 바이폴라 트랜지스터 및 다이오드 스트링을 포함한다.
몇몇 실시형태에서, 반도체 디바이스는 기판에 배치된 개구 및 수평형 트리거 엘리먼트를 수직형 보호 디바이스와 전기적으로 연결하는 금속 도전층을 더 포함한다.
몇몇 실시형태에서, 개구는 트렌치를 포함한다.
몇몇 실시형태에서, 금속 도전층은 금속 질화물 층을 포함한다.
몇몇 실시형태에서, 금속 도전층은 개구의 측벽을 따라 배치된다.
몇몇 실시형태에서, 반도체 디바이스는 개구 내의 금속 도전층 위에 배치된 충진 재료를 더 포함한다.
몇몇 실시형태에서, 반도체 디바이스는 개구에 배치된 절연 측벽 스페이서를 더 포함한다. 금속 도전층은 측벽 스페이서에 의해 개구의 측벽으로부터 절연된다.
몇몇 실시형태에서, 반도체 디바이스는 개구의 측벽의 적어도 일부는 라이닝하는(lining) 카운터 도핑 영역을 더 포함한다.
몇몇 실시형태에서, 개구는, 블로킹 다이오드와 수평형 트리거 디바이스 사이에 배치된 주입 카운터 도핑 영역에 배치된다.
몇몇 실시형태에서, 개구는 관통 개구(through opening)이고 기판을 완전히 관통해서 연장한다.
몇몇 실시형태에서, 반도체 디바이스는 기판에 배치된 제2 수직형 보호 디바이스를 더 포함한다. 제2 수평형 트리거 엘리먼트가 기판에 배치된다. 제2 수평형 트리거 엘리먼트는 제2 수직형 보호 디바이스를 트리거하기 위해 사용된다. 제2 개구가 기판에 배치되고 제2 수평형 트리거 엘리먼트를 제2 수직형 보호 디바이스와 전기적으로 연결하는 금속 도전층을 포함한다.
몇몇 실시형태에서, 수직형 보호 디바이스는, 제1 콘택 패드 및 제2 콘택 패드를 포함하는 2 단자 디바이스를 형성하기 위해, 제2 수직형 보호 디바이스에 연결된다. 제1 콘택 패드 및 제2 콘택 패드는 기판의 동일 측 위에 배치된다.
몇몇 실시형태에서, 반도체 디바이스는 수직형 보호 디바이스에 인접하게 배치된 수직형 다이오드를 더 포함한다.
몇몇 실시형태에서, 반도체 디바이스는 수직형 다이오드와 수직형 보호 디바이스 사이에 배치된 분리 영역을 더 포함한다.
몇몇 실시형태에서, 반도체 디바이스는 기판의 전면측에 제1 콘택 패드를 더 포함한다. 제1 콘택 패드는 수직형 보호 디바이스의 제1 단자에 연결된다. 기판은 전면측에서 제2 콘택 패드에 연결된다.
몇몇 실시형태에서, 기판에 배치된 수직형 보호 디바이스의 단자 영역은, 도핑된 싱커 영역 및 금속 라인을 통해 전면측에 있는 제2 콘택 패드에 연결된다.
몇몇 실시형태에서, 기판에 배치된 수직형 보호 디바이스의 단자 영역은, 기판에 배치된 금속 상호 접속부를 통해 전면측에 있는 제2 콘택 패드에 연결된다.
몇몇 실시형태에서, 애노드/캐소드 단자가, 보호될 노드에 연결되고 캐소드/애노드 단자가 기준 전위 노드에 연결된다.
몇몇 실시형태에서, 캐소드/애노드 단자는 기판의 제2 주면에 있고 캐소드/애노드 단자는 기판의 제1 주면에 있다.
다른 실시형태에서, 반도체 디바이스는 기판에 배치된 보호 디바이스를 포함한다. 보호 디바이스는 기판의 제1 주면에서 애노드/캐소드 단자를 포함한다. 트리거 입력 단자가 기판에 배치된다. 보호 디바이스는 또한 캐소드/애노드 단자를 포함한다. 트리거 엘리먼트가 기판에 배치된다. 트리거 엘리먼트는 보호 디바이스의 애노드/캐소드 단자에 연결되는 제1 단자 영역, 및 제1 단자 영역으로부터 수평 방향으로 이격되고 트리거 입력 단자에 연결되는 제2 단자 영역을 포함한다.
몇몇 실시형태에서, 애노드/캐소드 단자는, 보호될 노드에 연결되고 캐소드/애노드 단자는 기준 전위 노드에 연결된다.
몇몇 실시형태에서, 캐소드/애노드 단자는 기판의 제2 주면에 있다.
몇몇 실시형태에서, 캐소드/애노드 단자는 기판의 제1 주면에 있다.
몇몇 실시형태에서, 반도체 디바이스는 기판에 배치된 도핑된 싱커 영역을 더 포함한다. 제2 단자 영역은 도핑된 싱커 영역을 통해 트리거 입력 단자에 연결된다.
몇몇 실시형태에서, 반도체 디바이스는 기판에 배치된 도전성 엘리먼트를 더 포함한다. 제2 단자 영역은 도전성 엘리먼트를 통해 트리거 입력 단자에 연결된다.
몇몇 실시형태에서, 도전성 엘리먼트는 금속 재료로 충진되는 트렌치 또는 홀을 포함한다.
몇몇 실시형태에서, 도전성 엘리먼트는 또한, 트리거 엘리먼트를 보호 디바이스의 캐소드/애노드 단자와 연결한다.
몇몇 실시형태에서, 보호 디바이스는 수직형 싸이리스터를 포함한다.
다른 실시형태는 반도체 디바이스를 형성하는 방법을 제공한다. 수직형 보호 디바이스가 기판에 형성된다. 수직형 보호 디바이스를 트리거하기 위한 수평형 트리거 엘리먼트가 기판에 형성된다. 수평형 트리거 엘리먼트를 수직형 보호 디바이스와 전기적으로 연결하기 위한 전기적 경로가 기판에 형성된다.
몇몇 실시형태에서, 기판은 복수의 애피택셜 층을 포함한다.
몇몇 실시형태에서, 기판에 전기적 경로를 형성하는 것은, 기판의 두 영역을 접속하는 도핑된 싱커 영역을 형성하는 것을 포함한다.
몇몇 실시형태에서, 방법은 개구의 측벽을 라이닝하는 카운터 도핑 영역을 형성하는 것을 더 포함한다.
몇몇 실시형태에서, 기판에 전기적 경로를 형성하는 것은, 기판 안으로 연장하는 제1 개구를 형성하는 것 및 제1 개구를 금속 도전층으로 충진하는 것을 포함한다. 금속 도전층은 수평형 트리거 엘리먼트를 수직형 보호 디바이스와 전기적으로 연결한다.
몇몇 실시형태에서, 금속 도전층은 제1 개구를 완전히 충진한다.
몇몇 실시형태에서, 금속 도전층은 제1 개구의 측벽을 따라 배치된다.
몇몇 실시형태에서, 방법은, 제1 개구 내의 금속 도전층의 위에 제1 재료를 충진하는 것을 더 포함한다.
몇몇 실시형태에서, 방법은 제1 개구의 측벽 상에 절연 측벽 스페이서를 형성하는 것을 더 포함한다. 금속 도전층은 측벽 스페이서에 의해 제1 개구의 측벽으로부터 절연된다.
몇몇 실시형태에서, 방법은, 기판 안으로 연장하는 제2 개구를 형성하는 것 및 제2 개구를 금속 도전층으로 충진하는 것을 더 포함한다. 수직형 보호 디바이스는 기판의 주면 위에 배치된 제1 콘택 패드에 연결된다. 금속 도전층은 수직형 보호 디바이스를, 기판의 주면 위에 배치된 제2 콘택 패드와 전기적으로 연결한다.
다른 실시형태에서, 반도체 디바이스는, 기판에 배치된 싸이리스터를 포함하는 수직형 보호 디바이스 및 기판에 또한 배치된 수평형 트리거 엘리먼트를 포함한다. 수평형 트리거 엘리먼트는 수직형 보호 디바이스를 트리거하기 위해 사용될 수 있다.
다른 실시형태에서, 반도체 디바이스는, 기판에 배치된 수직형 보호 디바이스 및 기판에 또한 배치된 수평형 트리거 엘리먼트를 포함한다. 수평형 트리거 엘리먼트는 수직형 보호 디바이스를 트리거하기 위해 사용될 수 있다. 금속 상호 접속부가 수평형 트리거 엘리먼트를 수직형 보호 디바이스와 연결할 수 있다.
몇몇 실시형태에서, 금속 상호 접속부는 기판에 배치된 개구를 포함한다. 개구는, 수평형 트리거 엘리먼트를 수직형 보호 디바이스와 전기적으로 연결하는 금속 도전층을 포함한다.
다른 실시형태에서, 반도체 디바이스는, 기판에 배치된 제1 수직형 보호 디바이스 및 기판에 배치된 수평형 트리거 엘리먼트를 포함한다. 수평형 트리거 엘리먼트는 제1 수직형 보호 디바이스를 트리거하기 위해 사용될 수 있다. 제2 수직형 보호 디바이스가 기판에 배치된다. 제1 수직형 보호 디바이스는, 제1 극성을 갖는 정전 방전(ESD) 펄스에 대한 보호를 제공하도록 구성되고 제2 수직형 디바이스는 제1 극성에 반대인 제2 극성을 갖는 ESD 펄스에 대한 보호를 제공하도록 구성된다.
몇몇 실시형태에서, 제1 수직형 보호 디바이스는 싸이리스터를 포함한다. 제2 수직형 보호 디바이스는 다이오드를 포함하고 수평형 트리거 엘리먼트는 바이폴라 트랜지스터를 포함한다.
본 발명이 예시적인 실시형태를 참조로 설명되었지만, 이 설명은 제한적인 의미로 간주되도록 의도된 것은 아니다. 본 설명을 참조하면, 기술분야에서 숙련된 자에게는, 예시적인 실시형태의 다양한 수정예와 조합예뿐만 아니라 본 발명의 다른 실시형태가 명백할 것이다. 예를 들면, 도 1 내지 도 20에서 상술된 실시형태는 하나 이상의 실시형태에서 서로 결합될 수도 있다. 따라서, 첨부의 청구범위는 임의의 이러한 수정예 또는 실시형태를 포괄한다는 것이 의도된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판에 싸이리스터를 포함하는 제 1 수직형 보호 디바이스를 형성하는 단계와,
    상기 기판의 상기 제 1 수직형 보호 디바이스를 트리거링하기 위한 제 1 수평형 트리거 엘리먼트를 형성하는 단계와,
    상기 제 1 수평형 트리거 엘리먼트를 상기 제 1 수직형 보호 디바이스와 전기적으로 연결하도록 상기 기판에 전기적 경로를 형성하는 단계를 포함하며,
    상기 제 1 수평형 트리거 엘리먼트는 상기 기판의 상부 주면에 평행한 제 1 면에서 전류 흐름을 활성화시키도록 구성되며, 상기 제 1 수직형 보호 디바이스는 상기 제 1 면에 수직인 제 2 면에서 전류 흐름을 활성화시키도록 구성되는
    방법.
  2. 제 1 항에 있어서,
    상기 기판에 전기적 경로를 형성하는 단계는,
    상기 기판의 두 영역을 연결하는 도핑된 싱커 영역(sinker region)을 형성하는 단계를 포함하는
    방법.
  3. 제 1 항에 있어서,
    상기 기판에 전기적 경로를 형성하는 단계는,
    상기 기판 내로 연장하는 제 1 개구를 형성하는 단계와,
    제 1 금속 도전 층으로 상기 제 1 개구를 충진하는 단계를 포함하며,
    상기 제 1 금속 도전 층은 상기 제 1 수평형 트리거 엘리먼트를 상기 제 1 수직형 보호 디바이스와 전기적으로 연결하는
    방법.
  4. 제 3 항에 있어서,
    상기 제 1 금속 도전 층은 상기 제 1 개구의 측벽을 따라 배치되는
    방법.
  5. 제 4 항에 있어서,
    상기 제 1 개구 내의 상기 제 1 금속 도전 층 위에 충진 재료를 충진하는 단계를 더 포함하는
    방법.
  6. 제 3 항에 있어서,
    상기 제 1 개구의 측벽에 절연 측벽 스페이서를 형성하는 단계를 더 포함하고,
    상기 제 1 금속 도전층은 상기 절연 측벽 스페이서에 의하여 상기 제 1 개구의 측벽으로부터 절연되는
    방법.
  7. 제 3 항에 있어서,
    상기 제 1 개구의 측벽을 라이닝하는(lining) 카운터 도핑 영역(counter-doped region)을 형성하는 단계를 더 포함하는,
    방법.
  8. 제 3 항에 있어서,
    상기 기판 내로 연장하는 제 2 개구를 형성하는 단계와,
    상기 제 2 개구를 제 2 금속 도전층으로 충진하는 단계를 더 포함하며,
    상기 제 1 수직형 보호 디바이스는 상기 기판의 주면 위에 배치된 제1 콘택 패드에 연결되고,
    상기 제 2 금속 도전층은 상기 제 1 수직형 보호 디바이스를, 상기 기판의 주면 위에 배치된 제 2 콘택 패드와 전기적으로 연결하는
    방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판에 수직형 보호 디바이스를 형성하는 단계 - 상기 반도체 기판은 상기 반도체 기판의 상부 주면과 복수의 도핑된 영역을 포함하는 상부 영역과, 상기 반도체 기판의 하부 주면을 포함하는 아래 영역을 포함하고, 상기 수직형 보호 디바이스는 상기 복수의 도핑된 영역 중 제 1 도핑된 영역을 포함하는 제 1 단자와, 상기 아래 영역 내의 제 2 도핑된 영역을 포함하는 제 2 단자를 포함하고, 상기 제 1 도핑된 영역은 상기 상부 주면과 인접함 - 와,
    상기 반도체 기판에 수평형 트리거 엘리먼트를 형성하는 단계 - 상기 수평형 트리거 엘리먼트는 상기 제 1 도핑된 영역을 상기 수직형 보호 디바이스와 공유하며, 상기 상부 주면과 인접한 제 3 도핑된 영역으로 수평적으로 연장됨 - 와,
    상기 반도체 기판의 상기 상부 주면 내의 개구에 금속 상호접속부를 형성하는 단계 - 상기 금속 상호접속부는 상기 상부 주면으로부터 상기 아래 영역으로 연장되고, 상기 수평형 트리거 엘리먼트의 상기 제 3 도핑된 영역과 연결된 제 1 말단과 상기 수직형 보호 디바이스의 상기 제 2 도핑된 영역과 직접 연결된 제 2 말단을 포함함 - 를 포함하는
    방법.
  10. 제 9 항에 있어서,
    상기 개구에 금속 상호접속부를 형성하는 단계는,
    상기 상부 주면에 상기 반도체 기판 내로 연장하는 개구를 형성하는 단계와,
    상기 개구의 측벽에 절연 측벽 스페이서를 형성하는 단계와,
    금속 도전층으로 상기 개구를 충진하는 단계 - 상기 금속 도전층은 상기 수평형 트리거 엘리먼트를 상기 수직형 보호 디바이스와 전기적으로 연결하고, 상기 금속 도전층은 상기 절연 측벽 스페이서에 의하여 상기 개구의 측벽으로부터 절연됨 - 를 포함하는
    방법.
  11. 제 9 항에 있어서,
    상기 개구에 상기 금속 상호접속부를 형성하는 단계는,
    상기 상부 주면에 상기 반도체 기판 내로 연장하는 상기 개구를 형성하는 단계와,
    상기 개구를 금속 도전층으로 충진하는 단계를 포함하며,
    상기 금속 도전층은 상기 개구의 측벽을 따라 배치되고, 상기 수평형 트리거 엘리먼트를 상기 수직형 보호 디바이스와 전기적으로 연결시키는
    방법.
  12. 제 9 항에 있어서,
    상기 개구에 상기 금속 상호접속부를 형성하는 단계는,
    상기 반도체 기판의 상기 하부 주면의 상기 제 1 도핑된 영역을 통하여, 상기 상부 주면에 상기 반도체 기판 내로 연장하는 상기 개구를 형성하는 단계 - 상기 제 1 도핑된 영역은 상기 하부 주면을 포함함 - 와,
    상기 개구를 금속 도전층으로 충진하는 단계 - 상기 금속 도전층은 상기 수평형 트리거 엘리먼트를 상기 수직형 보호 디바이스와 전기적으로 연결시킴 - 와,
    상기 하부 주면 아래에 이면측 금속층을 형성하는 단계를 포함하는
    방법.
  13. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 기판의 제 1 도핑된 영역 위에 제 2 도핑 유형을 갖는 제 2 도핑된 영역을 형성하는 단계 - 상기 제 1 도핑된 영역은 제 1 도핑 유형을 갖고, 상기 제 1 도핑 유형은 상기 제 2 도핑 유형의 반대이며, 상기 제 2 도핑된 영역은 상기 반도체 기판의 상부 주면을 포함함 - 와,
    상기 제 2 도핑된 영역에 상기 제 1 도핑 유형을 갖는 제 3 도핑된 영역을 형성하는 단계와,
    상기 제 3 도핑된 영역에 상기 제 2 도핑 유형을 갖는 제 4 도핑된 영역을 형성하여, 상기 상부 주면으로부터 상기 제 4, 제 3 및 제 2 도핑된 영역을 통하여 상기 제 1 도핑된 영역으로 흐르는 수직형 보호 디바이스의 제 1 전류 경로를 형성하는 단계와,
    상기 제 3 도핑된 영역에 상기 제 2 도핑 유형을 갖는 제 5 도핑된 영역을 형성하는 단계 - 상기 제 5 도핑된 영역이 상기 제 2 도핑된 영역에 물리적으로 접촉하여 상기 제 4 도핑된 영역으로부터 상기 제 5 도핑된 영역으로 흐르는 수평형 트리거 디바이스의 제 2 전류 경로를 형성함 - 와,
    상기 반도체 기판의 상기 상부 주면 상의 개구에 금속 상호접속부를 형성하는 단계 - 상기 개구는 상기 상부 주면으로부터 상기 제 2 도핑된 영역을 통하여 상기 제 1 도핑된 영역으로 연장하고, 상기 금속 상호접속부는 상기 제 5 도핑된 영역을 상기 제 1 도핑된 영역으로 연결함 - 를 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 개구는 상기 제 3 도핑된 영역 및 상기 제 5 도핑된 영역을 통하여 더 연장하는
    방법.
  15. 제 13 항에 있어서,
    상기 개구는 상기 제 1 도핑된 영역을 통하여 연장하고,
    상기 금속 상호접속부 및 상기 제 1 도핑된 영역은 상기 반도체 기판의 하부 주면 아래에 형성된 이면측 금속층에 연결되고, 상기 제 1 도핑된 영역은 상기 하부 주면을 포함하는
    방법.
  16. 제 13 항에 있어서,
    상기 금속 상호접속부를 형성하는 단계는,
    상기 개구의 측벽에 절연 스페이서 층을 형성하는 단계와,
    상기 개구를 금속 재료로 충진하는 단계를 포함하는
    방법.
  17. 제 13 항에 있어서,
    상기 제 3 도핑된 영역을 형성하는 단계는,
    상기 제 2 도핑된 영역에 상기 제 1 도핑 유형의 제 1 도펀트를 주입함으로써 상기 제 3 도핑된 영역을 형성하여, 상기 제 3 도핑된 영역에 상기 제 1 도핑 유형의 과잉 도펀트 집중(excess dopant concentration)을 생성하는 단계와,
    상기 제 3 도핑된 영역 내의 상기 제 2 도핑 유형의 제 2 도펀트를 주입함으로써 제 6 도핑된 영역을 형성하여, 상기 제 6 도핑된 영역 내의 상기 제 1 도펀트의 상기 과잉 도펀트 집중을 감소시키는 단계를 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 제 2 도펀트를 주입함으로써 상기 제 6 도핑된 영역을 형성하는 단계는,
    상기 제 6 도핑된 영역 내의 상기 제 1 도펀트의 상기 과잉 도펀트 집중을 감소시켜, 상기 제 6 도핑된 영역 내의 상기 제 1 도핑 유형의 도펀트의 제 1 집중이 상기 제 6 도핑된 영역 내의 상기 제 2 도핑 유형의 도펀트의 제 2 집중과 실질적으로 동일하게 하는 단계를 포함하는
    방법.
  19. 제 13 항에 있어서,
    상기 제 4 도핑된 영역이 상기 제 5 도핑된 영역과 직접 연결되는
    방법.
  20. 제 13 항에 있어서,
    상기 상부 주면에 의하여 경계를 갖는 상기 제 3 도핑된 영역의 일부는 상기 제 5 도핑된 영역으로부터 상기 제 4 도핑된 영역을 분리시키고,
    상기 수평형 트리거 디바이스의 상기 제 2 전류 경로는 상기 제 4 도핑된 영역으로부터 상기 제 3 도핑된 영역의 상기 일부를 통하여 상기 제 5 도핑된 영역으로 흐르는
    방법.
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