TW202017143A - 低電容瞬態電壓抑制器 - Google Patents

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Abstract

本發明係揭露一種低電容瞬態電壓抑制器。瞬態電壓抑制器（TVS）元件將穿通可控矽整流器（SCR）應用於高壓側轉向二極體和/或低壓側轉向二極體，其中的穿通可控矽整流器結構可實現保護節點處的低電容。在某些實施方式中，可通過串聯連接兩個或複數個正向偏置二極體來調整瞬態電壓抑制器元件的擊穿電壓。可以針對單向或雙向應用，配置低電容瞬態電壓抑制器元件。在某些實施方式中，該元件包含MOS觸發可控矽整流器，作為高壓側轉向二極體。可以通過調節MOS電晶體的閾值電壓，來調節瞬態電壓抑制器元件的擊穿電壓。

Description

低電容瞬態電壓抑制器
本發明涉及一種低電容瞬態電壓抑制器。
電壓和電流瞬態是電子系統中積體電路發生故障的主要原因。瞬態由系統內部和外部的各類來源生成。例如，瞬態的共用源包含電源的切換操作、交流線路波動、雷擊浪湧和靜電放電（ESD）。
通常採用瞬態電壓抑制器（TVS）來保護積體電路免受該電路中因產生瞬態或者過電壓條件所造成的損害。過電壓保護對於消費設備或者物聯網設備來說很重要，因為這些電子設備經常受到人力裝卸，從而易受靜電放電或者瞬態電壓事件影響，造成設備損害。
尤其是電子元件的電源針腳和資料針腳都需要得到保護，免受靜電放電事件或切換和雷電瞬態事件造成的過電壓條件影響。通常情況下，電源針腳需要高浪湧保護，但容許具有較高電容的保護元件。而另一方面，可以在高資料速度下運行的資料針腳要求保護元件能提供具有低電容的浪湧保護，以免干擾受保護資料針腳的資料速度。
應用於高速情況下輸入/輸出（I/O）端子的現有瞬態電壓抑制器保護解決方案可以存在於垂直和橫向類型的半導體電路結構。在單向瞬態電壓抑制器中，靜電放電事件期間的輸入/輸出電流流動通過低電容高壓側轉向二極體，進入大型反向阻斷結；或者電流流動通過低電容低壓側轉向二極體後接地。如果是雙向瞬態電壓抑制器保護，則通過將低電容正向偏壓二極體與堵塞用大型反向偏壓結串聯連接，可以實現低電容。在高速情況下，則需要降低瞬態電壓抑制器保護元件的擊穿電壓、電容和鉗位元電壓。
本發明提供一種低電容瞬態電壓抑制器，可調整瞬態電壓抑制器元件的擊穿電壓，將穿通可控矽整流器（SCR）應用於高壓側轉向二極體和/或低壓側轉向二極體，可實現保護節點處的低電容。
為了達到上述目的，本發明提供一種瞬態電壓抑制器元件，包含：一個第一高壓側轉向二極體，具有一個耦合於第一保護節點的陽極端子和一個陰極端子；以及一個第一低壓側轉向二極體，具有一個耦合於第一保護節點的陰極端子和一個陽極端子；該第一低壓側轉向二極體包含穿通可控矽整流器，而該穿通可控矽整流器包含交替P型和N型區域，所述的N型區域位於一對P型區域之間，且在零伏偏置電壓下被基本耗盡。
該瞬態電壓抑制器元件形成在至少包含一個第一導電類型的第一外延層的半導體層上，包含半導體層中形成的複數個有源區域，而有源區域經隔離結構相互隔離；第一高壓側轉向二極體形成於第一有源區域中，而第一低壓側轉向二極體形成於第二有源區域中；且第一低壓側轉向二極體的該穿通可控矽整流器形成於第二有源區域中，且包含：與第一導電類型相反的第二導電類型的第一摻雜區域，形成於第一外延層中；形成於第一外延層中的第二導電類型第一阱，與第一摻雜區域分隔開來，且該第一阱不偏置於任何電位；以及在第一阱形成的第一導電類型第二摻雜區域，其中的第一摻雜區域、第一外延層、第一阱和第二摻雜區域形成穿通可控矽整流器；第一摻雜區域形成穿通可控矽整流器的陽極，第二摻雜區域形成其陰極；部分第一外延層處於第一摻雜區和第一阱之間，且在零伏偏置電壓下被耗盡。
第一低壓側轉向二極體的穿通可控矽整流器還包含：形成於第一阱中且與第二摻雜區域相分隔的第二導電類型的第三摻雜區域，該第三摻雜區域不偏置於任何電位。
第一低壓側轉向二極體的穿通可控矽整流器還包含：一個形成於鄰近第一阱的第一外延層中的第一導電類型的第二阱區域，它定位於第一摻雜區域和第一阱之間。
第一高壓側轉向二極體包含PN結二極體。
第一高壓側轉向二極體包含穿通可控矽整流器，該整流器包含交替P型和N型區域，而其中一對P型區域之間的N型區域在零伏偏置電壓下被基本耗盡。
第一高壓側轉向二極體包含MOS觸發的可控矽整流器，而該整流器包含交替P型和N型區域，以及於此集成的連接二極體的MOS電晶體，用來觸發可控矽整流器接通。
MOS電晶體的閾值電壓被調節至瞬態電壓抑制器元件的擊穿電壓。
第一高壓側轉向二極體的陰極端子和第一低壓側轉向二極體的陽極端子接入地電位，所述的瞬態電壓抑制器元件為單向元件。
瞬態電壓抑制器元件包含雙向瞬態電壓抑制器元件，而雙向瞬態電壓抑制器元件還包含：一個第二高壓側轉向二極體，具有一個耦合於第二保護節點的陽極端子和一個陰極端子；以及一個第二低壓側轉向二極體，具有一個耦合於第二保護節點的陰極端子和一個陽極端子；該二極體包含穿通可控矽整流器，而該整流器包含交替P型和N型區域，其中位於一對P型區域之間的N型區域在零伏偏置電壓下被基本耗盡，其中第一高壓側轉向二極體的陰極端子耦合於第二低壓側轉向二極體的陽極端子，而第二高壓側轉向二極體的陰極端子耦合於第一低壓側轉向二極體的陽極端子。
所述的瞬態電壓抑制器元件還包含：耦合於第一高壓側轉向二極體陰極端子和第一低壓側轉向二極體陽極端子之間的鉗位元裝置，該裝置包含集成有二極體可控矽整流器SCR的連接二極體的NMOS電晶體，該整流器具有陽極、陰極和柵極，當施加於第一或第二保護節點之一的電壓超出第一電壓電平時，作為回應，連接二極體的NMOS電晶體觸發可控矽整流器處電流，而可控矽整流器在鉗位元電壓下，於相應保護節點處對電壓予以鉗位元。
高壓側轉向二極體包含：串聯的複數個PN結二極體；複數個PN結二極體的第一PN結二極體，具有耦合於第一保護節點的陽極端子和耦合於下一串聯PN結二極體的陰極端子；以及複數個PN結二極體的最後PN結二極體，具有一個耦合於之前串聯PN結二極體的陽極端子和一個陰極端子。
瞬態電壓抑制器元件封裝在晶片級半導體封裝構造中，且瞬態電壓抑制器元件還包含：耦合於高壓側轉向二極體陽極和低壓側轉向二極體陰極的金屬墊，金屬墊作為保護節點；金屬墊被配置為銅柱墊，以接收形成於其上的銅柱凸塊；形成於金屬墊上的介電層；以及形成於介電層中的開口，以接收形成於金屬墊上的銅柱凸塊。
開口包含複數個形成於介電層中的開口，這些開口可用於接收形成於金屬墊上的一個或複數個銅柱凸塊。
金屬墊包含複數個相互分隔的金屬墊部分，每一個都具有形成於其上的開口，可用於接收形成於金屬墊部分上的一個或複數個銅柱凸塊。
第一高壓側轉向二極體包含形成於第一有源區域中的MOS觸發可控矽整流器，該整流器包含：形成於第一外延層中的第二導電類型的第四摻雜區域；形成於第一外延層中，與第四摻雜區域分隔開來的第二導電類型的第五摻雜區域，該區域的摻雜級低於第四摻雜區域的摻雜級；至少部分形成於第五摻雜區域的第一導電類型的第六摻雜區域；形成於第五摻雜區域中，與第六摻雜區域分隔開來的第一導電類型的第七摻雜區域；在半導體層上方形成，並通過柵極介電層與半導體層絕緣的導電柵極，導電柵極定位於第六摻雜區域和第七摻雜區域之間；其中的導電柵極、第六摻雜區域和第七摻雜區域形成MOS電晶體；該電晶體的第五摻雜區域為MOS電晶體管體，第六摻雜區域電連接至導電柵極，形成連接二極體的MOS電晶體；而且其中的第四摻雜區域、第一外延層、第五摻雜區域和第七摻雜區域形成可控矽整流器，連接二極體的MOS電晶體處於接通狀態，可觸發可控矽整流器以使其接通。
MOS觸發可控矽整流器還包含：形成於鄰近第五摻雜區域的第一外延層中的第一導電類型的第三阱區域，該區域定位於第四摻雜區域和第五摻雜區域之間。
本發明還提供一種瞬態電壓抑制器元件，包含：一個半導體層包含：第一導電類型的第一外延層，形成於該外延層上的與第一導電類型相反的第二導電類型的第一掩埋層，以及形成於第一掩埋層上的第二導電類型的第二外延層；形成於半導體層中的複數個有源區域，該有源區域經由隔離結構相互隔離；形成於第一有源區域中的高壓側轉向二極體，具有一個耦合於第一保護節點的陽極端子和一個陰極端子；形成於複數個有源區域的第二有源區域中的低壓側轉向二極體，具有一個耦合於第二保護節點的陰極端子和一個陰極端子；其中，第一低壓側轉向二極體包含穿通可控矽整流器，該穿通可控矽整流器包含：形成於第二外延層中第一導電類型的第一摻雜區域；形成於第二外延層中，與第一摻雜區域分隔的第一導電類型的第一阱，該第一阱不偏置於任何電位；以及形成於第一阱中的第二導電類型的第二摻雜區域，其中的第一摻雜區域、第二外延層、第一阱和第二摻雜區域形成穿通可控矽整流器，第一摻雜區域形成該整流器的陽極，第二摻雜區域形成該整流器的陰極，部分第二外延層處於第一摻雜區和第一阱之間，且在零伏偏置電壓下被耗盡。
第一低壓側轉向二極體的穿通可控矽整流器還包含：形成於鄰近第二摻雜區域、第一阱中的第一導電類型的第三摻雜區域，該區域不偏置於任何電位。
第一高壓側轉向二極體包含形成於第一有源區域中的MOS觸發可控矽整流器，該可控矽整流器包含：形成於第一外延層中的第二導電類型的第四摻雜區域；形成於第一外延層中，與第四摻雜區域相分隔的第二導電類型的第五摻雜區域，該區域具有低於第四摻雜區域的摻雜級；至少部分形成於第五摻雜區域中的第一導電類型的第六摻雜區域；形成於第五摻雜區域中，與第六摻雜區域相分隔的第一導電類型的第七摻雜區域；形成於於半導體層上方，經由柵極介電層與半導體層絕緣的導電柵極，該柵極定位於第六摻雜區域和第七摻雜區域之間。
其中的導電柵極、第六摻雜區域和第七摻雜區域形成MOS電晶體，其第五摻雜區域構成MOS電晶體的管體，第六摻雜區域電連接至導電柵極，形成連接二極體的MOS電晶體；且其中第四摻雜區域、第一外延層、第五摻雜區域和第七摻雜區域形成可控矽整流器，而連接二極體的MOS電晶體接通後可觸發可控矽整流器接通。
MOS電晶體的閾值電壓被調節至瞬態電壓抑制器元件的擊穿電壓。
高壓側轉向二極體包含：串聯的複數個PN結二極體，其中，第一個PN結二極體具有耦合於第一保護節點的陽極端子和耦合於下一串聯PN結二極體的陰極端子，最後一個PN結二極體具有一個耦合於前一串聯PN結二極體陰極端子的陽極端子和一個陰極端子。
第一高壓側轉向二極體包含穿通可控矽整流器，該穿通可控矽整流器又包含交替P型和N型區域，而N型區域在一對P型區域之間，在零伏偏置電壓下被基本耗盡。
瞬態電壓抑制器（TVS）元件將穿通可控矽整流器（SCR）應用於高壓側轉向二極體和/或低壓側轉向二極體，其中的穿通可控矽整流器結構可實現保護節點處的低電容。在某些實施方式中，可通過串聯連接兩個或複數個正向偏置二極體來調整瞬態電壓抑制器元件的擊穿電壓。可以針對單向或雙向應用，配置低電容瞬態電壓抑制器元件。在某些實施方式中，該元件包含MOS觸發可控矽整流器，作為高壓側轉向二極體。可以通過調節MOS電晶體的閾值電壓，來調節瞬態電壓抑制器元件的擊穿電壓。
在本發明實施方案中，低電容瞬態電壓抑制器（TVS）元件將穿通可控矽整流器（SCR）結構應用於高壓側轉向二極體和/或低壓側轉向二極體，且穿通可控矽整流器於此二極體處實現保護節點處的低電容。此外，在某些實施方式中，可以藉由連接兩個或複數個串聯的正向偏壓二極體，調整瞬態電壓抑制器元件的擊穿電壓。可針對單向或雙向應用，配置低電容瞬態電壓抑制器元件。具體一點說，在某些實施方式中，藉由完全或幾乎完全耗盡接入工作電壓範圍內保護節點的P-N結，瞬態電壓抑制器元件可實現保護節點處的低電容。在這種方式下，瞬態電壓抑制器元件不向受保護資料針腳提供不合需要的寄生電容，尤其是在高速應用中使用資料針腳時。
在本發明中，瞬態電壓抑制器（TVS）保護元件指的是保護受保護節點免受過電壓瞬態條件影響的保護元件，這些影響包含電壓浪湧、電壓尖峰等。瞬態電壓抑制器保護元件（“TVSdevice”）的運行方式：當超出瞬態電壓抑制器元件擊穿電壓的浪湧電壓被施加於保護節點時，將過剩電流從保護節點處分流。瞬態電壓抑制器元件可以是單向元件，也可以是雙向元件。單向瞬態電壓抑制器具有不對稱電流-電壓特點，通常應用於保護其訊號為單向的電路節點—亦即始終高於或低於一定基準電壓（如接地）的訊號。例如，可以應用單向瞬態電壓抑制器來保護其正常訊號為0V至5V正電壓的電路節點。
另一方面，雙向瞬態電壓抑制器具有對稱電流-電壓特點，通常應用於保護其訊號為雙向或者其電壓電平高於和低於基準電壓（如接地）的電路節點。例如，可以應用雙向瞬態電壓抑制器來保護其正常訊號在接地上下對稱變化的電路節點，如從-12V至12V。在這種情況下，雙向瞬態電壓抑制器保護電路節點免受浪湧電壓影響，後者在變化時會低於-12V或高於12V。
運行中瞬態電壓抑制器元件處於阻斷模式下，且不導電，除非保護節點處電壓低於瞬態電壓抑制器元件的擊穿電壓時有可能發生的洩漏電流，此時的電壓有時被稱作反向關態電壓。也就是說，當保護節點處電壓處於該節點正常電壓範圍內時，瞬態電壓抑制器元件不導電且處於阻斷模式下。但是，在阻斷模式期間，瞬態電壓抑制器元件向保護節點提供電容。當保護節點與高速資料針腳相關聯時，處於阻斷模式或不導電模式下的瞬態電壓抑制器元件的電容應該足夠低，以免阻礙資料針腳的高速運行。
在某些實施方式中，本發明瞬態電壓抑制器元件在阻斷模式下實現小於0.2pf的低電容值。此外，本發明瞬態電壓抑制器元件可實現1伏或更小的低擊穿電壓。本發明低電容和低擊穿電壓瞬態電壓抑制器元件可以有利地用於保護高速電子應用中的高速資料針腳或輸入-輸出（I/O）端子，例如USB3.1資料匯流排、HDMI-2.0資料匯流排或者VbyOne電纜中的資料針腳。舉例來說，資料訊號可具有0.4V電壓振幅。
本發明瞬態電壓抑制器元件給傳統型瞬態電壓抑制器元件帶來許多優勢。首先，本發明瞬態電壓抑制器元件的構造可確保浪湧電流的電流路徑按橫向流動，僅藉由瞬態電壓抑制器元件的半導體元件結構。橫向電流流動通過降低電流路徑中電阻來改進瞬態電壓抑制器元件的鉗位元電壓。其次，可以藉由堆疊兩個或複數個串聯的正向偏壓二極體，調整瞬態電壓抑制器元件的擊穿電壓至所需數值。
圖1是本發明實施方案中雙向瞬態電壓抑制器元件的電路圖。參見圖1，瞬態電壓抑制器元件10（“TVSdevice10”）包含兩套轉向二極體，後者經耦合後可為兩個輸入-輸出（I/O）端子I/O1和I/O2提供浪湧保護。每套轉向二極體包含一高壓側轉向二極體和一低壓側轉向二極體。更具體地說，第一高壓側轉向二極體DH1和第一低壓側轉向二極體DL1以第一接點12被耦合於第一I/O端子I/O1，用作保護節點。同時，第二高壓側轉向二極體DH2和第二低壓側轉向二極體DL2以第二接點14被耦合於第二I/O端子I/O2，用作保護節點。第一I/O端子I/O1接入第一高壓側轉向二極體DH1的陽極和第一低壓側轉向二極體DL1的陰極。類似地，第二I/O端子I/O2接入第二高壓側轉向二極體DH2的陽極和第二低壓側轉向二極體DL2的陰極。第一高壓側轉向二極體DH1的陰極端子接入第一節點N1，後者也是第二低壓側轉向二極體DL2的陽極。第二高壓側轉向二極體DH2的陰極端子接入第二節點N2，後者也是第一低壓側轉向二極體DL1的陽極。
在本發明實施方案中，應用穿通可控矽整流器結構（本文中稱作“PT-SCR”）執行瞬態電壓抑制器元件10的每一低壓側轉向二極體。在本說明中，SCR是電流控制的元件，包含四層或四片替代P型和N型半導體材料，形成NPNP或PNPN結構。SCR的陽極是NPNP或PNPN結構的最外P型層，而其陰極是NPNP或PNPN結構的最外N型層；同時，SCR的柵極接入最靠近陰極的P型層。SCR可用符號表示為在其陰極端子處具有柵極端子的PN結二極體。如本文中應用，穿通可控矽整流器指的是其中兩個P型區域之間的N型區域基本耗盡至零伏偏置電壓的SCR。也就是說，由於N型區域耗盡，被N型區域分隔的兩個P型區域被一起電短路至零伏偏置電壓。PT-SCR結構可確保保護節點處的低電容。
在運行時，當正充電被施加於相對第二I/O端子I/O2的第一I/O端子I/O1，電流從第一端子I/O1出發，流動經過第一高壓側轉向二極體DH1、第二低壓側轉向二極體DL2（PT-SCR），進入第二端子I/O2。類似地，當負充電被施加於相對第二I/O端子I/O2的第一I/O端子I/O1，其作用與正充電施加於相對第一端子I/O1的第二端子I/O2等效，電流從第二端子I/O2出發，流動經過第二高壓側轉向二極體DH2、第一低壓側轉向二極體DL1（PT-SCR），進入第一端子I/O1。
換言之，施加於任一I/O端子的正充電電壓將對充電I/O端子的高壓側轉向二極體（DH1或DH2）進行正向偏置；而當充電電壓達到或超出低壓側轉向二極體（DL2或DL1）的穿通可控矽整流器的擊穿電壓（BV）時，充電電流會觸發可控矽整流器，相應低壓側轉向二極體的可控矽整流器結構開啟以傳導電流。充電電流通過另一I/O端子退出。施加於任一I/O端子的負充電電壓將導致同一電流傳導運行，就如同正充電電壓被施加於另一I/O端子。
圖2是本發明實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。特別地，圖2中的瞬態電壓抑制器保護元件圖解說明了某些實施中圖1瞬態電壓抑制器元件10的構造。圖2的橫斷面視圖圖解說明了瞬態電壓抑制器元件10的電路元件，包含第一高壓側轉向二極體DH1和第二低壓側轉向二極體DL2。可以理解：圖2僅圖解說明了部分瞬態電壓抑制器保護元件，且瞬態電壓抑制器保護元件包含未在圖2橫斷面視圖中顯示的其他元件。
參見圖2，在P+基片102上製作瞬態電壓抑制器保護元件100（“TVSdevice100”）。在本實施中，於P+基片102上形成P型外延層104。然後，於P型外延層104上形成N型掩埋層（NBL）106。於N型掩埋層106上形成N型外延層（N-Epi層）108。由此建構起形成瞬態電壓抑制器元件100所需的半導體結構。
在本實施中，可應用溝道隔離結構120來界定並隔離用於形成分離電路元件的半導體結構區域。在本實施中，溝道隔離結構120成形為加注有多晶矽層118的氧化物襯裡溝道，且溝道延伸至P+基片102。在其他實施中，溝道隔離結構120成形為加注有氧化物的溝道。
在溝道隔離結構120因此形成後，可界定形成高壓側轉向二極體和低壓側轉向二極體的半導體結構中區域。在本實施中，第一高壓側轉向二極體DH1成形為PN結二極體，後者的陽極由重摻雜第一P+區域110形成，陰極由重摻雜第一N+區域112形成，兩者都形成於N型外延層108中。如此配置後，瞬態電壓抑制器元件100向接入第一P+區域110的第一I/O端子I/O1提供低電容，因為N型外延層108為輕摻雜。
在本實施中，N阱（Well）區域114成形於第一N+區域112下方，從而形成深結。N阱區域114形成的深結具有降低鉗位元電壓的效應。N阱區域114為較佳項，在本發明其他實施中可忽略。
在介電層122中設置第一金屬觸點124，以接觸第一P+區域110，形成第一高壓側轉向二極體DH1的陽極端子。同時，在介電層122中設置另一個第二金屬觸點126，以接觸第一N+區域112，形成第一高壓側轉向二極體DH1的陰極端子。就第一高壓側轉向二極體DH1而言，其陽極端子（第一金屬觸點）124接入第一I/O端子I/O1；而其陰極端子（第二金屬觸點）126接入第一節點N1，該節點之後再接入關於第二I/O端子I/O2的第二低壓側轉向二極體DL2陽極。
在本發明實施方案中，應用穿通可控矽整流器（PT-SCR）結構形成關於第二I/O端子I/O2的第二低壓側轉向二極體DL2。在本實施中，穿通可控矽整流器結構由PNPN結構形成，包含第二P+區域111、N型外延層108、P阱116和第二N+區域113。第二P+區域111和P阱116都形成於N型外延層108。第二N+區域113形成於P阱116中。P阱116是浮動的，也就是說，它不電氣連接或偏置於任何電位。在介電層122中設置第二金屬觸點126，以便還接觸第二N+區域113，形成第二低壓側轉向二極體DL2的穿通可控矽整流器的陰極端子。同時，在介電層122中設置第三金屬觸點128，以接觸第二N+區域113，形成第二低壓側轉向二極體DL2的穿通可控矽整流器的陰極端子。就第二低壓側轉向二極體DL2而言，其陽極端子（第二金屬觸點）126接入第一節點N1，該節點之後再接入關於第一I/O端子I/O1的第一高壓側轉向二極體DH1陰極（第一N+區域112）；而其陰極端子（第三金屬觸點）128接入第二I/O端子I/O2。通過保持P阱116浮動，可降低於I/O端子（節點（第三金屬觸點）128）處所見電容。特別地，通向N型外延層108結的P阱116可實現第二I/O端子I/O2的低電容。
在運行中，由於N型外延層108的高電阻率，該外延層在零伏偏置電壓下，從第二P+區域111至P阱116被耗盡，進而形成穿通可控矽整流器結構。於是，在0V下，第二P+區域111短路至P阱116和可控矽整流器的PNP電晶體；後者由第二P+區域111、N型外延層108和P阱116穿通形成。在這種方式下，可控矽整流器結構（P+、N外延、P阱、N+）隨時打開，但穿通可控矽整流器結構表現得像是二極體，提供第二I/O端子I/O2處低電容。也就是說，在應用可控矽整流器結構執行第二低壓側轉向二極體DL2時，可控矽整流器表現得如同運行中二極體。
在某些實施方式中，瞬態電壓抑制器元件通過應用厚夾層介電層122或者雙金屬層結構，還降低I/O端子處電容。
圖3是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。參見圖3，瞬態電壓抑制器保護元件140（“TVSdevice140”）的構造方式與圖2中的瞬態電壓抑制器元件100相同，除了P阱中形成的附加P+區域142。更具體地說，第二低壓側轉向二極體DL2的穿通可控矽整流器結構包含形成於P阱116中的附加P+區域142。附加P+區域142與第二N+區域113相分隔。附加P+區域142也是浮動的，也就是說P+區域不電氣連接或偏置於任何電位。在附加P+區域142和P阱116都保持浮動的情況下，P阱116在高電壓充電事件發生時仍會擊穿。但是，第二N+區域113和附加P+區域142將在反向偏壓方向上導電，並在此方向上擊穿。
在本發明實施方案中，圖2和3中瞬態電壓抑制器保護元件的構造可提供保護節點（I/O端子）處低電容，例如小於0.2pF；可以提供低擊穿電壓，例如小於1V。在其他實施中，可以將瞬態電壓抑制器保護元件N型外延層的摻雜級調節至擊穿電壓。在某些應用中，可能要求較高的擊穿電壓，以便降低洩漏電流。在某些實施中，可以減小N型外延層108的摻雜級，以便提高穿通可控矽整流器結構的擊穿電壓。在某些示例中，可以實現具有5V擊穿電壓的瞬態電壓抑制器元件。
圖2和3圖解說明了部分瞬態電壓抑制器保護元件，包含第一I/O端子的高壓側轉向二極體和第二I/O端子的低壓側轉向二極體。可以理解：瞬態電壓抑制器保護元件包含就第一I/O端子而言，應用同一穿通可控矽整流器結構形成的低壓側轉向二極體；以及就第二I/O端子而言的高壓側轉向二極體。
在圖2和3所示的實施中，應用穿通可控矽整流器結構形成瞬態電壓抑制器元件的低壓側轉向二極體。在其他實施中，應用穿通可控矽整流器結構形成瞬態電壓抑制器保護元件的高壓側轉向二極體；同時形成作為傳統型PN結二極體的低壓側轉向二極體。但在其他實施中，瞬態電壓抑制器元件的高壓側轉向二極體和低壓側轉向二極體的形成都應用了穿通可控矽整流器結構。
圖13是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。參見圖13，瞬態電壓抑制器保護元件400（“TVSdevice400”）的構造方式與圖2中的瞬態電壓抑制器元件100相同，除了N型外延層中形成的附加N阱144。更具體地說，第二低壓側轉向二極體DL2的穿通可控矽整流器結構包含形成於N型外延層108中的附加N阱144。附加N阱144在第二P+區域111與P阱116之間形成。附加N阱144是浮動的，也就是說它不電氣連接或偏置於任何電位。可以將附加N阱144包含在瞬態電壓抑制器元件400內，以提高穿通可控矽整流器結構N型區域的摻雜級，進而提高瞬態電壓抑制器元件的擊穿電壓。
圖14是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。參見圖14，瞬態電壓抑制器保護元件450（“TVSdevice450”）的構造方式與圖2中的瞬態電壓抑制器元件100相同，除了N型外延層中形成的附加N型補償區域146。更具體地說，第二低壓側轉向二極體DL2的穿通可控矽整流器結構包含形成於N型外延層108中，罩住第二P+區域111的附加N型補償區域146。也就是說，第二P+區域111形成於附加N型補償區域146內部。附加N型補償區域146具有提高N型外延層108摻雜級的效應，並因而提高擊穿電壓。附加N型補償區域146可能具有類似於N阱的摻雜級。作為替代，附加N型補償區域146可具有不同於N阱的摻雜級。可以選擇附加N型補償區域146的摻雜級，以實現穿通可控矽整流器元件所需擊穿電壓。
圖4（包含圖4a）是本發明實施方案中瞬態電壓抑制器保護元件的頂視圖。圖1的瞬態電壓抑制器元件10電路圖複製為圖4中的圖4a。提供圖4，以圖解說明瞬態電壓抑制器保護元件的整體物理佈局，但是並沒有作出限制的意思。作為技術領域中的普通技能之一，我們欣賞這樣的做法：瞬態電壓抑制器保護元件的實際物理佈局有所不同，可包含圖4中未顯示的其他元件。
參見圖4，本發明的瞬態電壓抑制器保護元件150形成於半導體層中。在本實施中，半導體層152包含P+半導體基片；該基片具有形成於其上的P型外延層，形成於P型外延層上的N型掩埋層以及形成於N型掩埋層上的N型外延層。瞬態電壓抑制器保護元件（“TVSdevice”）150包含沿半導體層152主面上第一方向橫向佈置的半導體區域複數個指。每一個指的形成通過：第一摻雜區域和沿正交於半導體主面上第一方向的軸，在第二方向上縱向佈置，具有相反導電類型的第二摻雜區域。複數個指的佈置使得具有相反導電類型的摻雜區域可以形成鄰近的指。也就是說，可通過具有第一導電類型的第一摻雜區域和具有第二導電類型的第二摻雜區域形成第一個指。然後，通過具有第二導電類型的第一摻雜區域和具有第一導電類型的第二摻雜區域可形成鄰近第一個指的第二個指。
如此配置後，瞬態電壓抑制器元件150包含第一區域154，於其中形成高壓側轉向二極體的二極體結構；包含第二區域156，於其中形成低壓側轉向二極體的穿通可控矽整流器結構。元件170指示溝道隔離結構。導電線路將二極體和穿通可控矽整流器結構連接起來，形成圖4a中的瞬態電壓抑制器元件。例如，可以應用導電線路，將高壓側轉向二極體的陽極接入I/O端子I/O1，將高壓側轉向二極體的陰極接入I/O端子I/O2低壓側轉向二極體的穿通可控矽整流器結構。
在本發明實施方案中，由金屬墊158形成I/O端子。在某些實施方式中，金屬墊158為金屬2層。在鈍化層中形成第一開口160，暴露部分金屬墊158。然後形成聚醯亞胺層，在聚醯亞胺層中再次形成第二開口162，暴露部分金屬墊158。在某些實施方式中，應用晶片級半導體封裝構造封裝瞬態電壓抑制器元件150，並將金屬墊158用作形成一個或複數個銅柱凸塊的墊，就此形成I/O端子的觸點。通過應用銅柱凸塊，可以將I/O端子的金屬墊面積變得更小，並顯著降低I/O端子處的電容。
在圖4中，用以暴露金屬墊158的第一開口160和第二開口162成形為單個大型矩形開口。在其他實施方式中，可以使用複數個小型開口，而非單個大型開口。可以通過形成於每一開口中的一個或複數個銅柱凸塊，應用一系列開口。如果是晶片級封裝，可以在一系列開口中形成一排銅柱凸塊，以向金屬墊提供電氣連接。
圖5是本發明較佳實施方案中瞬態電壓抑制器保護元件的頂視圖。參見圖5，瞬態電壓抑制器元件155包含應用分離金屬墊部分158形成的I/O端子，其中的每一金屬墊部分經配置後可以接收一個或複數個銅柱凸塊。在每一金屬墊部分中，於鈍化層中形成第一開口160，以暴露金屬墊158的一部分。然後形成聚醯亞胺層，在聚醯亞胺層中再次形成第二開口162，暴露部分金屬墊158。然後可以在第二開口162中形成銅柱凸塊，從而實現對金屬墊部分158的電氣連接。以這種方式，可完成對金屬墊158的電氣連接，同時降低I/O端子處的電容。
在傳統型瞬態電壓抑制器元件中，可應用大得足以容納接合線的接合墊，以形成I/O端子。接合墊將大量電容引入I/O端子。在參見圖4和5說明的實施中，消除了傳統型接合墊結構。相反，應用尺寸小於接合墊的金屬墊158。在某些情況下，應用晶片級封裝構造封裝瞬態電壓抑制器元件，並可應用銅柱凸塊，接入金屬墊。以這種方式，可以消除通過應用容納接合線的大型接合墊引入的寄生電容，且瞬態電壓抑制器元件可以實現I/O端子處更低的電容。
在本發明較佳實施方案中，可以在二極體/穿通可控矽整流器結構上直接定位金屬墊158，而不是在無效區中二極體/穿通可控矽整流器結構側面形成金屬墊158；也就是說在第一區域154和第二區域156界定的元件有效區中。可以應用過孔，接入導電線路，使摻雜區域與上覆金屬墊接觸。
在某些應用中，需要提高了擊穿電壓的瞬態電壓抑制器保護元件。提高瞬態電壓抑制器保護元件的擊穿電壓可產生降低通過該元件洩漏電流的效應。在某些實施方式中，可應用堆疊式二極體結構構造瞬態電壓抑制器保護元件，以提高擊穿電壓，降低洩漏電流。圖6（包含圖6a）是本發明較佳實施方案中瞬態電壓抑制器保護元件的頂視圖。提供圖6，以圖解說明瞬態電壓抑制器保護元件的整體物理佈局，但是並沒有做出限制的意思。作為技術領域中的普通技能之一，我們欣賞這樣的做法：瞬態電壓抑制器保護元件的實際物理佈局有所不同，可包含圖6中未顯示的其他元件。
參見圖6a，瞬態電壓抑制器元件20的構造方式類似於圖1中的瞬態電壓抑制器元件10，除了應用堆疊式二極體結構形成的高壓側轉向二極體。特別地，瞬態電壓抑制器元件20包含一對串聯二極體DH1a和DH1b作為第一I/O端子I/O1的高壓側轉向二極體。瞬態電壓抑制器元件20還包含一對串聯二極體DH2a和DH2b作為第二I/O端子I/O2的高壓側轉向二極體。在本說明中，堆疊式二極體結構指的是串聯的兩個或複數個二極體，其中一個二極體的陰極接入另一個二極體的陽極。串聯的第一個二極體的陽極耦合於I/O端子，且串聯的最後一個二極體的陰極耦合於浮動節點（N1或N2）。
堆疊式二極體結構可有效提高瞬態電壓抑制器元件的擊穿電壓，同時不會提高I/O端子處電容。特別地，每一I/O端子都接入/穿通可控矽整流器結構作為低壓側轉向二極體，從而確保低電容。同時，應用堆疊式二極體結構執行高壓側轉向二極體，其中的一個或複數個附加串聯二極體添加附加二極體壓降至擊穿電壓。例如，二極體DH1b添加0.7伏壓降至擊穿電壓。但是，添加二極體DH1b並不會給I/O端子增添附加電容，因為堆疊式二極體（DH1b、DH2b）未接入I/O端子。相應地，在某些實施方式中，可以針對堆疊式二極體（DH1b、DH2b）構造大型元件尺寸，以實現低電阻並改進鉗位元電壓。
圖6圖解說明了執行圖6a瞬態電壓抑制器元件20的瞬態電壓抑制器保護元件佈局。參見圖6，瞬態電壓抑制器保護元件180（“TVSdevice180”）的構造方式類似於圖4中瞬態電壓抑制器保護元件150，除了堆疊式二極體和I/O端子結構。如圖6中所示，瞬態電壓抑制器元件180包含第三區域184，其中形成高壓側轉向二極體的第一二極體（DH1a、DH2a）；包含第四區域186，其中形成低壓側轉向二極體的穿通可控矽整流器結構。瞬態電壓抑制器元件180還包含區域188，其中形成堆疊式二極體（DH1b、DH2b）。如圖6的圖解說明，形成的每一堆疊式二極體（DH1b、DH2b）應用了大大超過第一二極體（DH1a、DH2a）的元件面積。以此方式，瞬態電壓抑制器保護元件180通過降低電阻和洩漏，實現擊穿電壓的提高，同時維持I/O端子處的同一低電容。
在圖6所示實施中，應用金屬墊結構190形成每一I/O端子，從而還形成接合墊195以接收接合線。圖6圖解說明了傳統型接合墊連接的示例。如上所述，因其尺寸和通向下方矽基片的電容，接合墊195可引入通向I/O端子的附加電容。如果需要還降低電容，可以應用參見圖4和5說明的金屬墊結構，形成至I/O端子的連接。圖6中的金屬墊結構190和接合墊195僅供圖解說明，並沒有做出限制的意思。
在圖6說明的實施中，堆疊式二極體結構包含一對串聯的二極體。圖6僅供圖解說明，並沒有作出限制的意思。在其他實施方式中，可以應用堆疊式二極體結構，針對高壓側轉向二極體（正向偏置二極體）構造瞬態電壓抑制器元件，其中的堆疊式二極體結構包含兩個或複數個串聯二極體。可以選擇二極體的數量，以實現所需的瞬態電壓抑制器元件擊穿電壓。
圖7是本發明實施方案中雙向瞬態電壓抑制器保護元件的電路圖。參見圖7，瞬態電壓抑制器元件200包含兩套轉向二極體，它們經耦合後可提供針對輸入-輸出（I/O）端子的浪湧保護。每套轉向二極體包含一高壓側轉向二極體和一低壓側轉向二極體。更具體地說，第一高壓側轉向二極體DH1和第一低壓側轉向二極體DL1耦合於第一I/O端子I/O1作為保護節點。同時，第二高壓側轉向二極體DH2和第二低壓側轉向二極體DL2耦合於第二I/O端子I/O2作為保護節點。第一I/O端子I/O1接入第一高壓側轉向二極體DH1的陽極和第一低壓側轉向二極體DL1的陰極。類似地，第二I/O端子I/O2接入第二高壓側轉向二極體DH2的陽極和第二低壓側轉向二極體DL2的陰極。二極體DH1和DH2的陰極端子接入第一節點N1。二極體DL1和DL2的陽極端子接入第二節點N2。
瞬態電壓抑制器元件200還包含阻斷二極體DB作為鉗位元裝置。在圖7中所示示例中，阻斷二極體DB具有接入第一節點N1的陰極和接入第二節點N2的陽極。在雙向瞬態電壓抑制器元件200中，第一節點N1和第二節點N2是浮動的，也就是說，它們不電氣連接或偏置於任何電位。
在瞬態電壓抑制器元件200中，參見圖2和3，應用上述穿通可控矽整流器結構，執行低壓側轉向二極體DL1和DL2。以此方式，瞬態電壓抑制器元件200可實現I/O端子處的低電容。
在某些實施方式中，應用一個二極體和一個可控矽整流器執行鉗位元裝置。在某些實施方式中，可以按共同分配的美國專利US15/605,662所述構造鉗位元裝置；其標題為“低電容雙向瞬態電壓抑制器”，現在歸屬美國專利號US10,062,682，於此通過引用其整體併入。圖8是本發明實施方案，方案中雙向瞬態電壓抑制器保護元件的電路圖。特別地，圖解說明了瞬態電壓抑制器保護元件220，包含連接二極體的NMOS電晶體M1形成的鉗位元裝置240；該電晶體集成有二極體觸發的可控矽整流器（SCR），後者具有一個陽極、一個陰極和一個柵極。特別地，可控矽整流器由一PNP雙極電晶體Q1和一NPN雙極電晶體Q2形成。瞬態電壓抑制器保護元件220基於前述‘682專利的圖6中瞬態電壓抑制器元件20。在‘682專利中說明了鉗位元裝置240的構造和操作，且該說明不在此重複。簡而言之，作為對施加於超出給定電壓電平的保護節點之一的電壓的回應，連接二極體的NMOS電晶體在可控矽整流器處觸發電流流動，且可控矽整流器在鉗位元電壓下對相應保護節點處電壓予以鉗位元。在瞬態電壓抑制器保護元件220中，參見圖2和3，應用上述穿通可控矽整流器結構，執行低壓側轉向二極體DL1和DL2。以此方式，瞬態電壓抑制器元件220可實現I/O端子處的低電容。
圖9是本發明較佳實施方案中雙向瞬態電壓抑制器保護元件的電路圖。參見圖9，瞬態電壓抑制器元件50包含兩套轉向二極體，經耦合後可提供對於兩個輸入-輸出（I/O）端子I/O1和I/O2的浪湧保護。每一套轉向二極體包含一個高壓側轉向二極體和一個低壓側轉向二極體。更具體地說，第一高壓側轉向二極體DH1和第一低壓側轉向二極體DL1耦合於第一I/O端子I/O1作為保護節點。同時，第二高壓側轉向二極體DH2和第二低壓側轉向二極體DL2耦合於第二I/O端子I/O2作為保護節點。第一I/O端子I/O1接入第一高壓側轉向二極體DH1的陽極和第一低壓側轉向二極體DL1的陰極。類似地，第二I/O端子I/O2接入第二高壓側轉向二極體DH2的陽極和第二低壓側轉向二極體DL2的陰極。第一高壓側轉向二極體DH1的陰極端子接入第一節點N1，後者也是第二低壓側轉向二極體DL2的陽極。第二高壓側轉向二極體DH2的陰極端子接入第二節點N2，後者也是第一低壓側轉向二極體DL1的陽極。
在本實施中，按上述說明，應用穿通可控矽整流器結構，分別執行瞬態電壓抑制器元件50的每一低壓側轉向二極體。穿通可控矽整流器結構確保所見I/O端子耦合於其中的低電容。此外，在本實施中，應用MOS觸發的可控矽整流器結構，分別執行瞬態電壓抑制器元件50的每一高壓側轉向二極體。MOS觸發的可控矽整流器結構可以使瞬態電壓抑制器元件實現低擊穿電壓，例如低於5V。特別地，可以調節MOS電晶體的閾值電壓，以實現瞬態電壓抑制器元件的低擊穿電壓。
圖10是本發明實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。特別地，圖10的瞬態電壓抑制器保護元件圖解說明了某些實施中圖9的瞬態電壓抑制器元件50的構造。圖10的橫斷面視圖圖解說明了瞬態電壓抑制器元件50的電路元件，該元件包含第一高壓側轉向二極體DH1和第二低壓側轉向二極體DL2。可以理解：圖10僅圖解說明了部分瞬態電壓抑制器保護元件，且瞬態電壓抑制器保護元件包含圖10橫斷面視圖中未顯示的其他元件。
參見圖10，在P+基片302上製作瞬態電壓抑制器保護元件300（“TVSdevice300“）。在本實施中，於P+基片302上形成P型外延層304。然後，於P型外延層304上形成N型掩埋層（NBL）306。再於N型掩埋層306上形成N型外延層（N-Epilayer）308。從而構造形成瞬態電壓抑制器元件的半導體結構。
在本實施中，應用溝道隔離結構320來界定並隔離形成分離電路元件的半導體結構區域。在本實施中，溝道隔離結構320成形為加注多晶矽層318的氧化物襯裡溝道，且溝道延伸至P+基片302。在其他實施中，溝道隔離結構320成形為加注有氧化物的溝道。
如此形成溝道隔離結構320後，可以界定形成高壓側轉向二極體和低壓側轉向二極體的半導體結構中區域。在本實施中，高壓側轉向二極體DH1形成為MOS觸發的可控矽整流器結構。可控矽整流器結構由PNPN結構形成，後者包含P+區域310、N型外延層308、P型補償（P-Comp）區域314和N+區域317。P型補償區域314是浮動的，也就是說，它不電氣連接或偏置於任何電位。NMOS電晶體形成於P型補償區域314中。特別地，包含一柵電極和一柵極介電層的柵極結構330形成於P型補償區域314上方，且作為漏區和源區定位於N+區域315和317之間。N+區域315形成MOS電晶體的漏區，且電短路至MOS電晶體的柵電極。以此方式，MOS電晶體表現得像是柵控二極體，且在MOS電晶體接通時，電流從N+漏區315流動至N+源區317。如此配置後，MOS觸發的可控矽整流器可提供二極體壓降外加MOS電晶體閾值電壓。可以調節MOS電晶體的閾值電壓，以獲得瞬態電壓抑制器元件300所需擊穿電壓。在運行中，一旦流經MOS電晶體的電流足以接通可控矽整流器，則可控矽整流器會傳導電流且MOS電晶體電流不再相關。
在MOS觸發的可控矽整流器結構中，於P型補償區域314中提供P+區域319，作為體接觸區域。P+區域319電短路至N+源區317。在介電層322中設置金屬觸點324，接觸P+區域310，以形成MOS觸發可控矽整流器的陽極端子。同時，在介電層322中設置金屬觸點328，接觸N+區域317和P+體接觸區域319，以形成MOS觸發可控矽整流器的陰極端子。
在本發明實施方案中，如上述說明，應用穿通可控矽整流器（PT-SCR）結構，形成第二I/O端子I/O2的第二低壓側轉向二極體DL2。更具體地說，穿通可控矽整流器結構由PNPN結構形成，後者包含P+區域311、N型外延層308、P阱316和N+區域313。N+區域313形成於P阱316內部。P阱316是浮動的，也就是說，它不電氣連接或偏置於任何電位。在介電層322中設置金屬觸點328，接觸P+區域311，以形成第二低壓側轉向二極體DL2穿通可控矽整流器的陽極端子。同時，在介電層322中設置金屬觸點328，接觸N+區域313，以形成第二低壓側轉向二極體DL2穿通可控矽整流器的陰極端子。通過保持P阱316浮動，可降低於I/O端子（節點328）處所見電容。特別地，P阱316至N型外延層308結可實現第二I/O端子I/O2的低電容。
在某些實施方式中，P型補償區域314的摻雜級高於N型外延層308，但低於重摻雜P+區域319，可用於設置接觸P型補償區域314的歐姆觸點。在某些實施方式中，P型補償區域314的摻雜級類似於P阱316，但是其表面摻雜級可能低於P阱316，以便調整MOS電晶體的閾值電壓。在本發明較佳實施方案中，P型補償區域314可形成為P阱區域；也就是說，具有與P阱區域316相同的摻雜級。在使用P阱區域代替P型補償區域時，可以應用表面摻雜來調節MOS電晶體溝道區處的摻雜濃度。
在本發明較佳實施方案中，可以按與圖13所示相同的方式，將N阱添加進穿通可控矽整流器元件的N型外延層308，以提高該元件的擊穿電壓。作為替代，在其他實施方式中，可以按與圖14所示相同的方式，將N型補償區域添加進穿通可控矽整流器元件的N型外延層308，以提高該元件的擊穿電壓。此外，在還的較佳實施方案中，可以將N阱添加進MOS觸發的可控矽整流器元件，如圖15中所示。圖15是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。參見圖15，按與圖10瞬態電壓抑制器元件300相同的方式，構造瞬態電壓抑制器保護元件500（“TVSdevice500“），MOS觸發可控矽整流器的N型外延層308形成的附加N阱區域350除外。更具體地說，N阱區域350形成於鄰近P型補償區域314的地方。可以添加N阱區域350，以提高MOS觸發可控矽整流器元件的擊穿電壓。
圖11是本發明較佳實施方案中雙向瞬態電壓抑制器保護元件的電路圖。參見圖11，瞬態電壓抑制器元件70包含兩套轉向二極體，經耦合後可為兩個輸入-輸出（I/O）端子I/O1和I/O2提供浪湧保護。每套轉向二極體包含一個高壓側轉向二極體和一個低壓側轉向二極體。
在本發明實施方案中，可應用穿通可控矽整流器（PT-SCR）結構，構造低壓側轉向二極體DL1和DL2。同時，可應用PN結二極體、穿通可控矽整流器結構或者MOS觸發的可控矽整流器結構，構造每一高壓側轉向二極體DH1和DH2。以上參見圖2和3，說明了PN結二極體和穿通可控矽整流器結構。以上還參見圖9和10，說明了MOS觸發的可控矽整流器結構。如此配置後，瞬態電壓抑制器元件70可實現低電容，同時優化瞬態電壓抑制器元件的擊穿電壓，並減小I/O端子處的洩漏電流。
以上說明的實施闡明了各類雙向瞬態電壓抑制器保護元件。在本發明較佳實施方案中，也可將穿通可控矽整流器結構和MOS觸發的可控矽整流器結構應用於單向瞬態電壓抑制器保護元件。在單向瞬態電壓抑制器保護元件中，高壓側轉向二極體和低壓側轉向二極體耦合於保護節點和地電位之間。
圖12是本發明較佳實施方案中單向瞬態電壓抑制器保護元件的電路圖。參見圖12，瞬態電壓抑制器元件90包含高壓側轉向二極體DH1和低壓側轉向二極體DL1，兩者背靠背接入保護節點（I/O端子）並接地。特別地，高壓側轉向二極體的陽極和低壓側轉向二極體的陰極接入I/O端子。同時，高壓側轉向二極體的陰極和低壓側轉向二極體的陽極接入接地端子。
在本發明實施方案中，應用穿通可控矽整流器（PT-SCR）結構，構造低壓側轉向二極體DL1。同時，可應用PN結二極體、穿通可控矽整流器結構或者MOS觸發的可控矽整流器結構，構造高壓側轉向二極體DH1。以上參見圖2和3，說明了PN結二極體和穿通可控矽整流器結構。還參見圖9和10，說明了MOS觸發的可控矽整流器結構。瞬態電壓抑制器元件90可以實現低電容，同時優化瞬態電壓抑制器元件的擊穿電壓，並減小I/O端子處的洩漏電流。
可以按許多不同方式實施本發明，包含作為過程、作為器械、作為系統和/或作為物質組成。在本規範中，這些實施或者本發明可採取的任何其他形式，都可被稱作技藝。一般來說，可以在本發明範圍內，更改披露工藝的步驟次序。
以下提供有關本發明一項或多項實施的詳細說明，同時隨附圖解說明發明原理的圖片。對於發明的說明結合了這類實施，但該發明並不局限於任何實施。發明範圍僅受要求限制，且發明包含了許多替換項、修改和等效項。在以下說明中陳述了許多具體細節，以提供對於本發明的徹底理解。提供這些細節僅出於舉例的目的，且可以按照要求實際操作本發明，而無需瞭解部分或全部這些具體細節。出於澄清的目的，未詳細說明與本發明相關技術領域中已知的技術資料，以使本發明不致產生不必要的模糊不清。
提供以上詳述說明，以闡明本發明的具體實施，且並沒有作出限制的意思。在本發明範圍內可以做出許多修改和變更。本發明由所附申請專利範圍第予以界定。
10、100、140、150、155、180、20、200、220、300、400、450、50、500、70、90:瞬態電壓抑制器保護元件 12:第一接點 14:第二接點 102、302:P+基片 104、304:P型外延層 106、306:N型掩埋層 108、308:N型外延層 110:第一P+區域 111:第二P+區域 112:第一N+區域 113:第二N+區域 114:N阱區域 116、316:P阱 118、318:加注有多晶矽層 120、320:溝道隔離結構 122、322:介電層 124:第一金屬觸點 126:第二金屬觸點 128:第三金屬觸點 142:附加P+區域 144:附加N阱 146:附加N型補償區域 152:半導體層 154:第一區域 156:第二區域 158:金屬墊 160:第一開口 162:第二開口 170:元件 184:第三區域 186:第四區域 190:金屬墊結構 195:接合墊 240:鉗位元裝置 310、311、319:P+區域 314:P型補償區域 313、315、317:N+區域 324、328:金屬觸點 330:柵極結構 350:N阱區域 DH1:第一高壓側轉向二極體 DH2:第二高壓側轉向二極體 DH1a、DH1b、DH2a、DH2b:串聯二極體 DL1:第一低壓側轉向二極體 DL2:第二低壓側轉向二極體 I/O1:第一I/O端子 I/O2:第二I/O端子 N1:第一節點 N2:第二節點 DB:阻斷二極體 M1:NMOS電晶體 Q1:PNP雙極電晶體 Q2:NPN雙極電晶體
本發明上述及其他特徵將藉由參照附圖詳細說明。 圖1是本發明實施方案中雙向瞬態電壓抑制器保護元件的電路圖。 圖2是本發明實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。 圖3是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。 圖4（包含圖4a）是本發明實施方案中瞬態電壓抑制器保護元件的頂視圖。 圖5是本發明實施方案中瞬態電壓抑制器保護元件的頂視圖。 圖6（包含圖6a）是本發明較佳實施方案中瞬態電壓抑制器保護元件的頂視圖。 圖7是本發明實施方案中雙向瞬態電壓抑制器保護元件的電路圖。 圖8是本發明實施方案中雙向瞬態電壓抑制器保護元件的電路圖。 圖9是本發明較佳實施方案中雙向瞬態電壓抑制器保護元件的電路圖。 圖10是本發明實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。 圖11是本發明較佳實施方案中雙向瞬態電壓抑制器保護元件的電路圖。 圖12是本發明較佳實施方案中單向瞬態電壓抑制器保護元件的電路圖。 圖13是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。 圖14是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。 圖15是本發明較佳實施方案中瞬態電壓抑制器保護元件的橫斷面視圖。
10:瞬態電壓抑制器保護元件
12:第一接點
14:第二接點
DH1:第一高壓側轉向二極體
DH2:第二高壓側轉向二極體
DL1:第一低壓側轉向二極體
DL2:第二低壓側轉向二極體
I/O1:第一I/O端子
I/O2:第二I/O端子
N1:第一節點
N2:第二節點

Claims (23)

  1. 一種瞬態電壓抑制器元件，其中，包含： 一個第一高壓側轉向二極體，具有一個耦合於一第一保護節點的陽極端子和一個陰極端子；以及 一個第一低壓側轉向二極體，具有一個耦合於該第一保護節點的陰極端子和一個陽極端子；該第一低壓側轉向二極體包含一穿通可控矽整流器，而該穿通可控矽整流器包含交替P型和N型區域，N型區域位於一對P型區域之間，且在零伏偏置電壓下被基本耗盡。
  2. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該瞬態電壓抑制器元件形成在至少包含一個第一導電類型的一第一外延層的一半導體層上，包含該半導體層中形成的複數個有源區域，而該些有源區域經隔離結構相互隔離；該第一高壓側轉向二極體形成於第一有源區域中，而該第一低壓側轉向二極體形成於第二有源區域中；且該第一低壓側轉向二極體的該穿通可控矽整流器形成於該第二有源區域中，且包含： 與第一導電類型相反的第二導電類型的一第一摻雜區域，形成於該第一外延層中； 形成於該第一外延層中的第二導電類型的一第一阱，與該第一摻雜區域分隔開來，且該第一阱不偏置於任何電位；以及 在該第一阱形成的第一導電類型的一第二摻雜區域，其中的該第一摻雜區域、該第一外延層、該第一阱和該第二摻雜區域形成該穿通可控矽整流器；該第一摻雜區域形成該穿通可控矽整流器的陽極，該第二摻雜區域形成該穿通可控矽整流器的陰極；部分該第一外延層處於該第一摻雜區和該第一阱之間，且在零伏偏置電壓下被耗盡。
  3. 如申請專利範圍第2項所述的瞬態電壓抑制器元件，其中，該第一低壓側轉向二極體的該穿通可控矽整流器還包含： 形成於該第一阱中且與該第二摻雜區域相分隔的第二導電類型的一第三摻雜區域，該第三摻雜區域不偏置於任何電位。
  4. 如申請專利範圍第2項所述的瞬態電壓抑制器元件，其中，該第一低壓側轉向二極體的該穿通可控矽整流器還包含： 一個形成於鄰近該第一阱的該第一外延層中的第一導電類型的一第二阱區域，該第二阱區域定位於該第一摻雜區域和該第一阱之間。
  5. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含一PN結二極體。
  6. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含該穿通可控矽整流器，該穿通可控矽整流器包含交替P型和N型區域，而其中一對P型區域之間的N型區域在零伏偏置電壓下被基本耗盡。
  7. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含MOS觸發的一可控矽整流器，而該可控矽整流器包含交替P型和N型區域，以及於此集成的連接二極體的MOS電晶體，用來觸發該可控矽整流器接通。
  8. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，MOS電晶體的閾值電壓被調節至該瞬態電壓抑制器元件的擊穿電壓。
  9. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體的陰極端子和該第一低壓側轉向二極體的陽極端子接入地電位，該瞬態電壓抑制器元件為單向元件。
  10. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該瞬態電壓抑制器元件包含一雙向瞬態電壓抑制器元件，而該雙向瞬態電壓抑制器元件還包含： 一個第二高壓側轉向二極體，具有一個耦合於一第二保護節點的陽極端子和一個陰極端子；以及 一個第二低壓側轉向二極體，具有一個耦合於該第二保護節點的陰極端子和一個陽極端子；該第二低壓側轉向二極體包含該穿通可控矽整流器，而該穿通可控矽整流器包含交替P型和N型區域，其中位於一對P型區域之間的N型區域在零伏偏置電壓下被基本耗盡， 其中該第一高壓側轉向二極體的陰極端子耦合於該第二低壓側轉向二極體的陽極端子，而該第二高壓側轉向二極體的陰極端子耦合於該第一低壓側轉向二極體的陽極端子。
  11. 如申請專利範圍第10項所述的瞬態電壓抑制器元件，其中，還包含： 耦合於該第一高壓側轉向二極體的陰極端子和該第一低壓側轉向二極體的陽極端子之間的一鉗位元裝置，該鉗位元裝置包含集成有二極體可控矽整流器SCR的連接二極體的NMOS電晶體，該可控矽整流器具有陽極、陰極和柵極，當施加於該第一保護節點或該第二保護節點之一的電壓超出第一電壓電平時，作為回應，連接二極體的NMOS電晶體觸發該可控矽整流器處電流，而該可控矽整流器在鉗位元電壓下，於相應的保護節點處對電壓予以鉗位元。
  12. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含： 串聯的複數個PN結二極體；複數個PN結二極體的第一PN結二極體，具有耦合於該第一保護節點的陽極端子和耦合於下一串聯PN結二極體的陰極端子；以及複數個PN結二極體的最後PN結二極體，具有一個耦合於之前串聯PN結二極體的陽極端子和一個陰極端子。
  13. 如申請專利範圍第1項所述的瞬態電壓抑制器元件，其中，該瞬態電壓抑制器元件封裝在晶片級半導體封裝構造中，且該瞬態電壓抑制器元件還包含： 耦合於該第一高壓側轉向二極體陽極和該第一低壓側轉向二極體陰極的一金屬墊，該金屬墊作為保護節點；該金屬墊被配置為銅柱墊，以接收形成於其上的銅柱凸塊； 形成於該金屬墊上的介電層；以及 形成於該介電層中的開口，以接收形成於該金屬墊上的該銅柱凸塊。
  14. 如申請專利範圍第13項所述的瞬態電壓抑制器元件，其中，開口包含複數個形成於該介電層中的開口，這些開口可用於接收形成於該金屬墊上的一個或複數個該銅柱凸塊。
  15. 如申請專利範圍第13項所述的瞬態電壓抑制器元件，其中，該金屬墊包含複數個相互分隔的金屬墊部分，每一個都具有形成於其上的開口，可用於接收形成於金屬墊部分上的一個或複數個該銅柱凸塊。
  16. 如申請專利範圍第2項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含形成於該第一有源區域中的MOS觸發可控矽整流器，該MOS觸發可控矽整流器包含： 形成於該第一外延層中的第二導電類型的一第四摻雜區域； 形成於該第一外延層中，與該第四摻雜區域分隔開來的第二導電類型的一第五摻雜區域，該第五摻雜區域的摻雜級低於該第四摻雜區域的摻雜級； 至少部分形成於該第五摻雜區域的第一導電類型的一第六摻雜區域； 形成於該第五摻雜區域中，與該第六摻雜區域分隔開來的第一導電類型的一第七摻雜區域； 在該半導體層上方形成，並通過柵極介電層與半導體層絕緣的該導電柵極，該導電柵極定位於該第六摻雜區域和該第七摻雜區域之間； 其中的該導電柵極、該第六摻雜區域和該第七摻雜區域形成MOS電晶體；該MOS電晶體的該第五摻雜區域為MOS電晶體管體，該第六摻雜區域電連接至該導電柵極，形成連接二極體的MOS電晶體；而且 其中的該第四摻雜區域、該第一外延層、該第五摻雜區域和該第七摻雜區域形成可控矽整流器，連接二極體的MOS電晶體處於接通狀態，可觸發可控矽整流器以使其接通。
  17. 如申請專利範圍第16項所述的瞬態電壓抑制器元件，其中，該MOS觸發可控矽整流器還包含： 形成於鄰近該第五摻雜區域的該第一外延層中的第一導電類型的一第三阱區域，該第三阱區域定位於該第四摻雜區域和該第五摻雜區域之間。
  18. 一種瞬態電壓抑制器元件，其中，包含： 一個半導體層包含：第一導電類型的一第一外延層，形成於該第一外延層上的與第一導電類型相反的第二導電類型的一第一掩埋層，以及形成於該第一掩埋層上的第二導電類型的一第二外延層； 形成於該半導體層中的複數個有源區域，該些有源區域經由隔離結構相互隔離； 形成於該些有源區域的一第一有源區域中的一第一高壓側轉向二極體，具有一個耦合於一第一保護節點的陽極端子和一個陰極端子； 形成於該些有源區域的一第二有源區域中的一第一低壓側轉向二極體，具有一個耦合於一第二保護節點的陰極端子和一個陰極端子；其中，該第一低壓側轉向二極體包含一穿通可控矽整流器，該穿通可控矽整流器包含： 形成於一第二外延層中第一導電類型的一第一摻雜區域； 形成於該第二外延層中，與該第一摻雜區域分隔的第一導電類型的一第一阱，該第一阱不偏置於任何電位；以及 形成於該第一阱中的第二導電類型的一第二摻雜區域，其中的該第一摻雜區域、該第二外延層、該第一阱和該第二摻雜區域形成該穿通可控矽整流器，該第一摻雜區域形成該穿通可控矽整流器的陽極，該第二摻雜區域形成該穿通可控矽整流器的陰極，部分的該第二外延層處於該第一摻雜區和該第一阱之間，且在零伏偏置電壓下被耗盡。
  19. 如申請專利範圍第18項所述的瞬態電壓抑制器元件，其中，該第一低壓側轉向二極體的該穿通可控矽整流器還包含： 形成於鄰近該第二摻雜區域、該第一阱中的第一導電類型的一第三摻雜區域，該第三摻雜區域不偏置於任何電位。
  20. 如申請專利範圍第18項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含形成於該第一有源區域中的MOS觸發可控矽整流器，該MOS觸發可控矽整流器包含： 形成於該第一外延層中的第二導電類型的一第四摻雜區域； 形成於該第一外延層中，與該第四摻雜區域相分隔的第二導電類型的一第五摻雜區域，該第五摻雜區域具有低於該第四摻雜區域的摻雜級； 至少部分形成於該第五摻雜區域中的第一導電類型的一第六摻雜區域； 形成於該第五摻雜區域中，與該第六摻雜區域相分隔的第一導電類型的一第七摻雜區域； 形成於該半導體層上方，經由柵極介電層與該半導體層絕緣的該導電柵極，該導電柵極定位於該第六摻雜區域和該第七摻雜區域之間； 其中的該導電柵極、該第六摻雜區域和該第七摻雜區域形成MOS電晶體，其該第五摻雜區域構成MOS電晶體的管體，該第六摻雜區域電連接至該導電柵極，形成連接二極體的MOS電晶體；且 其中該第四摻雜區域、該第一外延層、該第五摻雜區域和該第七摻雜區域形成可控矽整流器，而連接二極體的MOS電晶體接通後可觸發可控矽整流器接通。
  21. 如申請專利範圍第20項所述的瞬態電壓抑制器元件，其中，MOS電晶體的閾值電壓被調節至該瞬態電壓抑制器元件的擊穿電壓。
  22. 如申請專利範圍第18項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含： 串聯的複數個PN結二極體，其中，第一個PN結二極體具有耦合於該第一保護節點的陽極端子和耦合於下一串聯PN結二極體的陰極端子，最後一個PN結二極體具有一個耦合於前一串聯PN結二極體陰極端子的陽極端子和一個陰極端子。
  23. 如申請專利範圍第18項所述的瞬態電壓抑制器元件，其中，該第一高壓側轉向二極體包含該穿通可控矽整流器，該穿通可控矽整流器又包含交替P型和N型區域，而N型區域在一對P型區域之間，在零伏偏置電壓下被基本耗盡。
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