JPS60239035A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60239035A JPS60239035A JP59095053A JP9505384A JPS60239035A JP S60239035 A JPS60239035 A JP S60239035A JP 59095053 A JP59095053 A JP 59095053A JP 9505384 A JP9505384 A JP 9505384A JP S60239035 A JPS60239035 A JP S60239035A
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- JP
- Japan
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- chip
- film
- layer
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/79—Apparatus for Tape Automated Bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
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- H—ELECTRICITY
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- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフィルムキャリアを使った高密度実装に用いる
ことができる半導体集積回路に関するものである。
ことができる半導体集積回路に関するものである。
従来例の構成とその問題点
近年、半導体集積回路は高集積化、多ピン化の方向に進
んでいる。それにともない、実装においては、フリップ
チップ、フィルムキャリアなど、パッケージによらず、
チップのｉｔ実装される場合も多くなりつつある。
んでいる。それにともない、実装においては、フリップ
チップ、フィルムキャリアなど、パッケージによらず、
チップのｉｔ実装される場合も多くなりつつある。
しかしながら、例えば０ＭＯ５形の半導体集積回路をフ
ィルムキャリアで実装する場合、その構２、 。
ィルムキャリアで実装する場合、その構２、 。
造からフィルムキャリアのリードがたれさがり集積回路
基板に接触することにより、各端子の電位がその集積回
路の基板の電位とショートしてしまうという問題がある
。
基板に接触することにより、各端子の電位がその集積回
路の基板の電位とショートしてしまうという問題がある
。
以下図面を参照し々から従来の０ＭＯ３形の半導体集積
回路について説明する。
回路について説明する。
第１図は従来の０ＭＯ８形の半導体集積回路のチップ周
辺部の断面図である。１はＮ形のシリコン基板、２はフ
ィールド酸化膜（Ｓ １０２ ）、３は層間絶縁膜（Ｓ
ｚ ０２ ）、４は保護窒化膜（ＳｉＮ）、６はア、
ペバッド、６はバ、プ、７はフィルムキャリアインナー
リード、８はＮ膨拡散層であり、Ｎ形基板１よりは不純
物濃度がより濃いＮ形となっている。！！た９の領域が
スクライブレーンである。
辺部の断面図である。１はＮ形のシリコン基板、２はフ
ィールド酸化膜（Ｓ １０２ ）、３は層間絶縁膜（Ｓ
ｚ ０２ ）、４は保護窒化膜（ＳｉＮ）、６はア、
ペバッド、６はバ、プ、７はフィルムキャリアインナー
リード、８はＮ膨拡散層であり、Ｎ形基板１よりは不純
物濃度がより濃いＮ形となっている。！！た９の領域が
スクライブレーンである。
ここに示した例は、いわゆるＰウェル構造でＮ形基板を
使うものであり、０ＭＯ３（ｌ−１：Ｐウェル構造が一
般的である。ここでＮ形基板１およびＮ膨拡散層８はＶ
ＤＤ（最高電位、たとえば＋ｓＶ）電源に接続される。
使うものであり、０ＭＯ３（ｌ−１：Ｐウェル構造が一
般的である。ここでＮ形基板１およびＮ膨拡散層８はＶ
ＤＤ（最高電位、たとえば＋ｓＶ）電源に接続される。
またＮ膨拡散層８はチップの有効利用を図るために入れ
てあり、このＮ膨拡散層８をＶＤＤ電源に接続すること
により、チップ周辺の素子やガートバンドはこのＮ膨拡
散層８を介してＶＤＤ電源をとることが３７ できる。スクライブレーン上には酸化膜や保護膜がない
が、これはもしスクライブレーン上にもあると、ウェハ
からチップに分割する時、酸化膜・保護膜にクラックが
はいり、それがチップ内部まで及び耐湿等信頼性を低下
させるからである。
てあり、このＮ膨拡散層８をＶＤＤ電源に接続すること
により、チップ周辺の素子やガートバンドはこのＮ膨拡
散層８を介してＶＤＤ電源をとることが３７ できる。スクライブレーン上には酸化膜や保護膜がない
が、これはもしスクライブレーン上にもあると、ウェハ
からチップに分割する時、酸化膜・保護膜にクラックが
はいり、それがチップ内部まで及び耐湿等信頼性を低下
させるからである。
以上のような構造の集積回路のアルミパット５を、バン
プ６、フィルムキャリアインナーリード７を介して外部
回路あるいは電源と接続するわけである。しかしながら
上記のような構造においてはフィルムキャリアインナー
リード７が自重、コ゛ミ、最終的にチップを覆う保護樹
脂の圧力等の機械的外力などによってたれ下がりＮ膨拡
散層８と接触しＮ膨拡散層８の電位す々わちＶＤＤ電位
とショートしてしまうという問題点を有していた。
プ６、フィルムキャリアインナーリード７を介して外部
回路あるいは電源と接続するわけである。しかしながら
上記のような構造においてはフィルムキャリアインナー
リード７が自重、コ゛ミ、最終的にチップを覆う保護樹
脂の圧力等の機械的外力などによってたれ下がりＮ膨拡
散層８と接触しＮ膨拡散層８の電位す々わちＶＤＤ電位
とショートしてしまうという問題点を有していた。
発明の目的
本発明の目的はフィルムキャリアインナーリードなどの
リードがチップと接触しても基板の電位とショートしな
い半導体集積回路を提供するものである。
リードがチップと接触しても基板の電位とショートしな
い半導体集積回路を提供するものである。
発明の構成
本発明の半導体集積回路はチップ周辺部にＮ膨拡散層を
形式しさらに前記Ｎ膨拡散層の上にＰ膨拡散層を形成し
たＣＭＯ８集積回路であり、これにより、リードがチッ
プに接触してもリードの電位が基板の電位に固定されな
くなるものである。
形式しさらに前記Ｎ膨拡散層の上にＰ膨拡散層を形成し
たＣＭＯ８集積回路であり、これにより、リードがチッ
プに接触してもリードの電位が基板の電位に固定されな
くなるものである。
実施例の説明
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第２図は本発明の一実施例における集積回路のチップ周
辺部の要部断面図を示すものである。第２図において従
来例を示す第１図と同一箇所には同一番号を付している
。同図において１はＮ形基板、２はフィールド酸化膜（
Ｓ ｉ０２ ）、３は眉間絶縁酸化膜（Ｓ ｉ０２ ）
、４は保護窒化膜（ＳｉＮ）、５はアルミハツト、６は
バンプ、７はフィルムキャリアインナーリード、１０は
Ｎ膨拡散層、１１はＰ膨拡散層である。Ｐ膨拡散層１１
は通常ホウ素■）を、Ｎ膨拡散層１０は通常リン（Ｐ）
をＮ形シリコン基板１にスクライブレーン９からドーピ
ングして形成されるが、それぞれの拡散深さおよび拡が
りはプロ ２．− ロセス条件でコントロールできるので第２図のようにＮ
形基板１、ｏ膨拡散層１１、Ｎ膨拡散層１０の３層構造
を作ることができる。ここでＮ形基板１およびＮ膨拡散
層１ｏは従来例同様にＶＤＤ電源に接続される。このＮ
膨拡散層１０は従来例のＮ膨拡散層８と同じ役割をする
ものである。またＰ膨拡散層１１には何も接続せずフロ
ーティングにしておく。
辺部の要部断面図を示すものである。第２図において従
来例を示す第１図と同一箇所には同一番号を付している
。同図において１はＮ形基板、２はフィールド酸化膜（
Ｓ ｉ０２ ）、３は眉間絶縁酸化膜（Ｓ ｉ０２ ）
、４は保護窒化膜（ＳｉＮ）、５はアルミハツト、６は
バンプ、７はフィルムキャリアインナーリード、１０は
Ｎ膨拡散層、１１はＰ膨拡散層である。Ｐ膨拡散層１１
は通常ホウ素■）を、Ｎ膨拡散層１０は通常リン（Ｐ）
をＮ形シリコン基板１にスクライブレーン９からドーピ
ングして形成されるが、それぞれの拡散深さおよび拡が
りはプロ ２．− ロセス条件でコントロールできるので第２図のようにＮ
形基板１、ｏ膨拡散層１１、Ｎ膨拡散層１０の３層構造
を作ることができる。ここでＮ形基板１およびＮ膨拡散
層１ｏは従来例同様にＶＤＤ電源に接続される。このＮ
膨拡散層１０は従来例のＮ膨拡散層８と同じ役割をする
ものである。またＰ膨拡散層１１には何も接続せずフロ
ーティングにしておく。
以上のように構成された本実施例の半導体集積回路の各
端子のアルミパッド５を、バンプ６、フィルムキャリア
インナーリード７を介して外部回路と接続するわけであ
る。ここでフィルムキャリアインナーリード７が何らか
の原因でチップ周辺部に接触したとしてもフィルムキャ
リアインナーリード７とＮ膨拡散層１ｏとの間にはＰ膨
拡散層１１を介して絶縁されるので、ｖＤＤ電源とショ
ートすることは々い。
端子のアルミパッド５を、バンプ６、フィルムキャリア
インナーリード７を介して外部回路と接続するわけであ
る。ここでフィルムキャリアインナーリード７が何らか
の原因でチップ周辺部に接触したとしてもフィルムキャ
リアインナーリード７とＮ膨拡散層１ｏとの間にはＰ膨
拡散層１１を介して絶縁されるので、ｖＤＤ電源とショ
ートすることは々い。
以上のように本実施例によればＮ膨拡散層およびＰ膨拡
散層の２層構造を形成したことにより、アルミパッドの
電位が、基板の電位に固定される６ベー７ ことを防いでいる。なお、上記の実施例ではフィルムキ
ャリアを使った実装について説明したが、もっとも一般
的に用いられているワイアボンドによる実装についても
同様の効果を得ることができる０ 発明の効果 以上の説明から明らかなように、本発明はチップ周辺部
のＮ形波散層上にＰ膨拡散層を形成しているのでフィル
ムキャリアインナーリードなどのリードがチップ周辺部
に接触しても基板の電位に固定されることはないという
優れた効果が得られる。さらにリードがＰ膨拡散層に接
触していればサージ電圧が加わっても、ＰＮ接合によっ
て基板に吸収されるという効果が得られる０
散層の２層構造を形成したことにより、アルミパッドの
電位が、基板の電位に固定される６ベー７ ことを防いでいる。なお、上記の実施例ではフィルムキ
ャリアを使った実装について説明したが、もっとも一般
的に用いられているワイアボンドによる実装についても
同様の効果を得ることができる０ 発明の効果 以上の説明から明らかなように、本発明はチップ周辺部
のＮ形波散層上にＰ膨拡散層を形成しているのでフィル
ムキャリアインナーリードなどのリードがチップ周辺部
に接触しても基板の電位に固定されることはないという
優れた効果が得られる。さらにリードがＰ膨拡散層に接
触していればサージ電圧が加わっても、ＰＮ接合によっ
て基板に吸収されるという効果が得られる０
第１図は従来の集積回路のチップ周辺部の要部断面図、
第２図は本発明の一実施例における半導体集積回路のチ
ップ周辺部の要部断面図である。 １・・・・・・Ｎ形シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・層間絶縁膜、４・・・・
・・保護窒化膜、６・・・・・アルミパッド、６・・・
・バンプ、７・・・・・・フィルムキャリアインナーリ
ード、８・・・・・・Ｎ膨拡散層、９・・・・スクライ
ブレーン、１０・・・・・・Ｎ膨拡散層、１１・・・・
・・Ｐ膨拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名（） 区 −
第２図は本発明の一実施例における半導体集積回路のチ
ップ周辺部の要部断面図である。 １・・・・・・Ｎ形シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・層間絶縁膜、４・・・・
・・保護窒化膜、６・・・・・アルミパッド、６・・・
・バンプ、７・・・・・・フィルムキャリアインナーリ
ード、８・・・・・・Ｎ膨拡散層、９・・・・スクライ
ブレーン、１０・・・・・・Ｎ膨拡散層、１１・・・・
・・Ｐ膨拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名（） 区 −
Claims (1)
- チップ周辺部にＮ膨拡散層を形式し、さらに前記Ｎ膨拡
散層の上部にＰ膨拡散層を形成した半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095053A JPS60239035A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095053A JPS60239035A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60239035A true JPS60239035A (ja) | 1985-11-27 |
Family
ID=14127304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095053A Pending JPS60239035A (ja) | 1984-05-11 | 1984-05-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998160A (en) * | 1989-01-23 | 1991-03-05 | Motorola, Inc. | Substrate power supply contact for power integrated circuits |
-
1984
- 1984-05-11 JP JP59095053A patent/JPS60239035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998160A (en) * | 1989-01-23 | 1991-03-05 | Motorola, Inc. | Substrate power supply contact for power integrated circuits |
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