JPS62165353A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62165353A JPS62165353A JP61004910A JP491086A JPS62165353A JP S62165353 A JPS62165353 A JP S62165353A JP 61004910 A JP61004910 A JP 61004910A JP 491086 A JP491086 A JP 491086A JP S62165353 A JPS62165353 A JP S62165353A
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- 239000000758 substrate Substances 0.000 claims abstract description 34
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 8
- 230000002265 prevention Effects 0.000 claims description 26
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
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- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、静電気破壊防止回路を有する半導体集積回路装置に
適用して有効な技術に関するものである。
に、静電気破壊防止回路を有する半導体集積回路装置に
適用して有効な技術に関するものである。
ＭＩＳＦＥＴを有する半導体集積回路装置は、人為的な
取扱いにより誘発される急峻で非常に高い過大電圧でそ
の入力段回路を構成するゲート絶縁膜が破壊される所謂
静電気破壊を生じ易い。このため、過大電圧が入力する
外部入力端子と入力段回路との間に、静電気破壊防止回
路（保護回路）を設けている。
取扱いにより誘発される急峻で非常に高い過大電圧でそ
の入力段回路を構成するゲート絶縁膜が破壊される所謂
静電気破壊を生じ易い。このため、過大電圧が入力する
外部入力端子と入力段回路との間に、静電気破壊防止回
路（保護回路）を設けている。
静電気破壊防止回路は、例えば、特願昭５９−２１６１
８１号に記載されるように、一般的に、保護抵抗素子と
クランプ用ＭＩＳＦＥＴとで構成されている。
８１号に記載されるように、一般的に、保護抵抗素子と
クランプ用ＭＩＳＦＥＴとで構成されている。
保護抵抗素子は、ｎ４型の半導体領域で構成されており
、内部回路を構成するＭ Ｔ Ｓ ＦＥ Ｔのソース領
域又はドレイン領域と同一・製ｉｆｆ工程で形成するこ
とができる特徴がある。クランプ用Ｍ Ｔ Ｓ ｌ”Ｅ
Ｔは、保護抵抗素子と同様に、内部回路を構成するＭＴ
ＳＦＥＴと同一製造工程で形成することができる特徴が
ある。
、内部回路を構成するＭ Ｔ Ｓ ＦＥ Ｔのソース領
域又はドレイン領域と同一・製ｉｆｆ工程で形成するこ
とができる特徴がある。クランプ用Ｍ Ｔ Ｓ ｌ”Ｅ
Ｔは、保護抵抗素子と同様に、内部回路を構成するＭＴ
ＳＦＥＴと同一製造工程で形成することができる特徴が
ある。
このように構成される静電気破壊防止回路の保護抵抗素
子は、外部入力端子に入力する過大電圧をなまらせ又ブ
レークダウンで基板側に流すことができる。また、クラ
ンプ用Ｍ Ｔ Ｓ Ｆ Ｅ Ｔは、保護抵抗素子で緩和
された過大電圧のピーク値を低下することができる。
子は、外部入力端子に入力する過大電圧をなまらせ又ブ
レークダウンで基板側に流すことができる。また、クラ
ンプ用Ｍ Ｔ Ｓ Ｆ Ｅ Ｔは、保護抵抗素子で緩和
された過大電圧のピーク値を低下することができる。
本発明者は、前述の技術における検討の結果、次のよう
な問題点を見出した。
な問題点を見出した。
外部入力端子に入力する過大電圧は、基板抵抗が１０［
０ｃｍ ］程度と高いために、保護抵抗素ｒ・のブレー
クダウンで基板側に充分に流れない。このため、過大電
流が略直接クランプ用Ｍ Ｉ Ｓ Ｉ” Ｅ Ｔのドレ
イン領域に入力するので、クランプ用ＭＴＳ ＦＥＴが
破壊される。
０ｃｍ ］程度と高いために、保護抵抗素ｒ・のブレー
クダウンで基板側に充分に流れない。このため、過大電
流が略直接クランプ用Ｍ Ｉ Ｓ Ｉ” Ｅ Ｔのドレ
イン領域に入力するので、クランプ用ＭＴＳ ＦＥＴが
破壊される。
本発明の目的は、静電気破壊防止回路を有する半導体集
積回路装置において、静電気破壊に対する電気的信頼性
を向トすることが可能か技術を提供することにある。
積回路装置において、静電気破壊に対する電気的信頼性
を向トすることが可能か技術を提供することにある。
本発明の他の目的は、静電気破壊防止回路を有する半導
体集積回路装置において、静電気破壊防止回路の占有面
積を縮小し、集積度を向トすることが可能な技術を提供
することにある。
体集積回路装置において、静電気破壊防止回路の占有面
積を縮小し、集積度を向トすることが可能な技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡り１に説明すれば、下記のとおりである。
要を簡り１に説明すれば、下記のとおりである。
すなオ）ち、静電気破壊防止回路を有する半導体集積回
路装置であって、保護抵抗素子を構成する半導体領域に
近接した位置の半導体基板ｙけウェル領域の１：、面に
、それと電気的に接続ずろ（ｌ’Ｆ、 １１（抗値の導
電層を設ける。
路装置であって、保護抵抗素子を構成する半導体領域に
近接した位置の半導体基板ｙけウェル領域の１：、面に
、それと電気的に接続ずろ（ｌ’Ｆ、 １１（抗値の導
電層を設ける。
１、記したｆ、段によれば、保護抵抗素ｒ−のブレーク
ダウンで半導体基板叉ばウェル領域に流れる過大電流を
、前記導電層で形成されろ寄生容μに即座に充電するこ
とができるので、クランプ用ＭＩＳ Ｆ Ｉン’Ｉ″ｙ
は次段回路に流れる過大電流を低減し、その破壊を防止
することができる。すなオ）も、静電気破懐防１１−回
路又は次段回路の静電気破壊に対する電気的信頼性を向
上することができる。
ダウンで半導体基板叉ばウェル領域に流れる過大電流を
、前記導電層で形成されろ寄生容μに即座に充電するこ
とができるので、クランプ用ＭＩＳ Ｆ Ｉン’Ｉ″ｙ
は次段回路に流れる過大電流を低減し、その破壊を防止
することができる。すなオ）も、静電気破懐防１１−回
路又は次段回路の静電気破壊に対する電気的信頼性を向
上することができる。
〔実施例１〕
本実施例Ｉは、相補型のＭ Ｉ Ｓ Ｆ ｒとＩ”（以
下。
下。
ＣＭＯ３という）を備えた半導体集積回路装置に本発明
を適用した実施例である。
を適用した実施例である。
本発明の実施例■である静電気破壊防１回路を有する半
導体集積回路装置の入力部を第１図（等価回路図）で示
す。
導体集積回路装置の入力部を第１図（等価回路図）で示
す。
なお、実施例の全回において、同一機能をイｆするもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
第１図で示すように、外部入力端子（ボンディングバッ
ト）ＢＰと内部回路の入力段回路■は、静電気破壊防止
回路ＩＩを介在させて電気的に接続されている。
ト）ＢＰと内部回路の入力段回路■は、静電気破壊防止
回路ＩＩを介在させて電気的に接続されている。
入力段回路１は、ｎチャネルＭ Ｔ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎとＰチャネルＭＩＳＦＥＴＱＰとからなるＣＭＯ
Ｓインバータ回路で構成されている。
Ｑ ｎとＰチャネルＭＩＳＦＥＴＱＰとからなるＣＭＯ
Ｓインバータ回路で構成されている。
Ｖｓｓは基準電圧（例えば、回路の接地電圧０［■］）
用端子、ｖＣＣは電源電圧（例えば、回路の動作電圧５
［Ｖ］）用端子である。Ｖｏｕｔ、はインバータ回路の
出力信号用端子である。
用端子、ｖＣＣは電源電圧（例えば、回路の動作電圧５
［Ｖ］）用端子である。Ｖｏｕｔ、はインバータ回路の
出力信号用端子である。
静電気破壊防止回路■は、保護抵抗素子Ｒとｎチャネル
型のクランプ用ＭＴＳＦＥＴＱｃで構成されている。保
護抵抗素子Ｒは、一端部が外部入力端子Ｂ Ｐに接続さ
れ、他端がＭ Ｔ Ｓ Ｆ ＥＴＱ ｃのドレイン領域
を介して入力段回路Ｉに接続されている。Ｍ Ｉ Ｓ
Ｆ Ｅ ＴＱ ｃのソース領域及びゲート電極は、基準
電圧用端子Ｖｓｓに接続されている。
型のクランプ用ＭＴＳＦＥＴＱｃで構成されている。保
護抵抗素子Ｒは、一端部が外部入力端子Ｂ Ｐに接続さ
れ、他端がＭ Ｔ Ｓ Ｆ ＥＴＱ ｃのドレイン領域
を介して入力段回路Ｉに接続されている。Ｍ Ｉ Ｓ
Ｆ Ｅ ＴＱ ｃのソース領域及びゲート電極は、基準
電圧用端子Ｖｓｓに接続されている。
次に、本実施例のＪｔ体的な構成に−）いて説明する。
本発明の実施例１である静電気破壊防１１・回路を有す
る半導体集積回路装置の人力部を第２図（要部平面図）
で示し、第２図のＩＩＩ ａ ＩＩＩ ａ線及び１１
１ｂ ＝ ｔｎ ｂ線で切った断面を第３図で示す。な
お、第２図は、本実施例の構成をわかり易くずろために
、各導電層間に設けられるフィールド絶縁膜以外の絶縁
膜は図示しない。
る半導体集積回路装置の人力部を第２図（要部平面図）
で示し、第２図のＩＩＩ ａ ＩＩＩ ａ線及び１１
１ｂ ＝ ｔｎ ｂ線で切った断面を第３図で示す。な
お、第２図は、本実施例の構成をわかり易くずろために
、各導電層間に設けられるフィールド絶縁膜以外の絶縁
膜は図示しない。
第２図及び第３図に１いて、■は甲鯖晶シリｍｌンから
なるｐ−型の゛ｌ’導体基板である９、２ ＋ｊ： ｎ
’−型のウェル領域であり、（、Ｍ ＯＳを構成するよ
うにな一〕ている。
なるｐ−型の゛ｌ’導体基板である９、２ ＋ｊ： ｎ
’−型のウェル領域であり、（、Ｍ ＯＳを構成するよ
うにな一〕ている。
３はフィールド絶縁膜、４は１）型のチャネルス１ヘツ
パ領域であり、これらは半導体素子間の１を導体基板ｌ
又はウェル領域２の主面に設けられている。
パ領域であり、これらは半導体素子間の１を導体基板ｌ
又はウェル領域２の主面に設けられている。
人力段回路Ｉを構成するＭ Ｔ Ｓ Ｆ Ｉｉ： ’Ｆ
Ｑ ｎ ＳｔはＱｐは、フィールド絶縁膜３で囲まれた
領域の゛１′導体基板１の主面又はウェル領域２の主面
に設けられている。すなわち、Ｍ Ｔ Ｓ Ｆ ＥＴＱ
ｎは、半導体基板ｌ、ゲート絶縁膜５．ゲート電極６
、ソース領域又はドレイン領域として使用される一対の
ｒｌ”型の半導体領域７Ａで構成されている。ＭＴＳＦ
ＥＴＱｐは、ウェル領域２、ゲート絶縁膜５、ゲート電
極６、ソース領域又は１くレイン領域として使用される
一対のＰ゛型の半導体領域８で構成されている。
Ｑ ｎ ＳｔはＱｐは、フィールド絶縁膜３で囲まれた
領域の゛１′導体基板１の主面又はウェル領域２の主面
に設けられている。すなわち、Ｍ Ｔ Ｓ Ｆ ＥＴＱ
ｎは、半導体基板ｌ、ゲート絶縁膜５．ゲート電極６
、ソース領域又はドレイン領域として使用される一対の
ｒｌ”型の半導体領域７Ａで構成されている。ＭＴＳＦ
ＥＴＱｐは、ウェル領域２、ゲート絶縁膜５、ゲート電
極６、ソース領域又は１くレイン領域として使用される
一対のＰ゛型の半導体領域８で構成されている。
静電気破壊防止回路■を構成するクランプ用ＭＴ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃは、ＭＴＳＦＥＴＱｎと同様に、半
導体基板１、ゲート絶縁膜５、ゲート電極６及び一対の
ｎ゛型の半導体領域７ Ｂで構成されている。
Ｆ Ｅ Ｔ Ｑ ｃは、ＭＴＳＦＥＴＱｎと同様に、半
導体基板１、ゲート絶縁膜５、ゲート電極６及び一対の
ｎ゛型の半導体領域７ Ｂで構成されている。
静電気破壊防止回路■を構成する保護抵抗素子Ｒは、ｎ
４型の半導体領域７Ｃで構成されている。
４型の半導体領域７Ｃで構成されている。
保護抵抗素子Ｒは、一端部がＭＴＳＦＥＴＱｃのドレイ
ン領域として使用される半導体領域７ Ｉ３と−・体に
構成されている。
ン領域として使用される半導体領域７ Ｉ３と−・体に
構成されている。
前記保護抵抗素子Ｒ及びＭ Ｔ Ｓ ＦＥ ＴＱ ｃは
、内部回路を構成するＭ Ｔ Ｓ Ｆ Ｅ ＴＱ ｎと
同一・製造７一 工程で構成されるようになっている。
、内部回路を構成するＭ Ｔ Ｓ Ｆ Ｅ ＴＱ ｎと
同一・製造７一 工程で構成されるようになっている。
９は半導体素子を覆う層間絶縁膜である。１（）は接続
孔であり、所定の゛１４１体鎖域７Ａ乃至７ Ｃ。
孔であり、所定の゛１４１体鎖域７Ａ乃至７ Ｃ。
８又はゲート電極６のＬ部の絶縁膜９を除去して設けら
れている。
れている。
１１Ａ乃至１１Ｇは導電層であり、接続孔１０を通して
半導体領域７Ａ乃至７Ｃ，８，ゲート電極６又は半導体
基板１の夫々と電気的に接続されている。導電層１１Ａ
乃至１１Ｇは、例えば、アルミニウム膜又は所定の添加
物が導入されたアルミニウム膜等の半導体基板ｌよりも
極めて比抵抗値が小さい導電性材料で構成されている。
半導体領域７Ａ乃至７Ｃ，８，ゲート電極６又は半導体
基板１の夫々と電気的に接続されている。導電層１１Ａ
乃至１１Ｇは、例えば、アルミニウム膜又は所定の添加
物が導入されたアルミニウム膜等の半導体基板ｌよりも
極めて比抵抗値が小さい導電性材料で構成されている。
導電層１１Ａは、外部入力端子Ｂ Ｐを構成するように
なっており、保護抵抗素子Ｒを構成する半導体領域７Ｇ
の他端部と電気的に接続されている。
なっており、保護抵抗素子Ｒを構成する半導体領域７Ｇ
の他端部と電気的に接続されている。
導電層１１ Ｂは基準電圧Ｖｓｓ用の配線を構成し、導
電層１１Ｃは電源電圧Ｖｃｅ用の配線を構成するように
なっている。導電層１１Ｄは出力信号用配線Ｖｏｕｔを
構成するようになっている。導電層１１ＥはＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃのドレイン領域として使用される
半導体領域７ＢとＭＴＳＦＥＴＱｎ、Ｑｐのゲー１へ電
極６とを電気的に接続する配線を構成するようになって
いる。
電層１１Ｃは電源電圧Ｖｃｅ用の配線を構成するように
なっている。導電層１１Ｄは出力信号用配線Ｖｏｕｔを
構成するようになっている。導電層１１ＥはＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑ ｃのドレイン領域として使用される
半導体領域７ＢとＭＴＳＦＥＴＱｎ、Ｑｐのゲー１へ電
極６とを電気的に接続する配線を構成するようになって
いる。
導電層１．１ Ｆは、接続孔ｌＯを通して、一端部が保
護抵抗素子丁？、（半導体領域７Ｃ）と近接した位置の
半導体基板１の主面に電気的に接続され、他端部がガー
ドリングとして使用される導電層ｌＩＧと電気的に接続
されている。導電層１１Ｇは、半導体チップの周辺を延
在して設けられており、大きな容量値の寄生容量を形成
するようになっている。導電層１１Ｇは、半導体基板ｌ
の電位を基準電圧Ｖｓｓに保持するように構成されてい
る。
護抵抗素子丁？、（半導体領域７Ｃ）と近接した位置の
半導体基板１の主面に電気的に接続され、他端部がガー
ドリングとして使用される導電層ｌＩＧと電気的に接続
されている。導電層１１Ｇは、半導体チップの周辺を延
在して設けられており、大きな容量値の寄生容量を形成
するようになっている。導電層１１Ｇは、半導体基板ｌ
の電位を基準電圧Ｖｓｓに保持するように構成されてい
る。
このように、保護抵抗素子Ｒに近接した位置の半導体基
板ｌの４已面と電気的に接続する導電層ｌＩＦを設ける
ことにより、保護抵抗素子Ｒを構成する半導体領域７Ｃ
と半導体基板ｌとのｐｎ接合でブレークダウンを生じ、
半導体基板１側に流れる過大電流を、導電層１１Ｆを通
して導電層１１Ｇで形成される寄生容量に即座に充電す
ることができるので、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃ
又は入力段回路Ｉに流れる過大電流を低減することがで
きる。したがって、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃ又
は入力段回路Ｉの破壊を防止し、静電気破壊に対する静
電気破壊防止回路■又は入力段回路ｌの電気的信頼性を
向上することができる。
板ｌの４已面と電気的に接続する導電層ｌＩＦを設ける
ことにより、保護抵抗素子Ｒを構成する半導体領域７Ｃ
と半導体基板ｌとのｐｎ接合でブレークダウンを生じ、
半導体基板１側に流れる過大電流を、導電層１１Ｆを通
して導電層１１Ｇで形成される寄生容量に即座に充電す
ることができるので、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃ
又は入力段回路Ｉに流れる過大電流を低減することがで
きる。したがって、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｃ又
は入力段回路Ｉの破壊を防止し、静電気破壊に対する静
電気破壊防止回路■又は入力段回路ｌの電気的信頼性を
向上することができる。
また、静電気破壊防止回路Ｈの電気的信頼性を向上する
ことができるので、保護抵抗素子Ｒを構成する半導体領
域７Ｃの占有面積を縮小し、集積度を向上することがで
きる。
ことができるので、保護抵抗素子Ｒを構成する半導体領
域７Ｃの占有面積を縮小し、集積度を向上することがで
きる。
なお、前記導電層１１Ｆは、ガードリングとして使用さ
れる導電層１１Ｇ以外に、例えば、半導体チップの周辺
を延在する基準電圧Ｖｓｓ用の配線に接続してもよい。
れる導電層１１Ｇ以外に、例えば、半導体チップの周辺
を延在する基準電圧Ｖｓｓ用の配線に接続してもよい。
また、導電層１１ Ｆと半導体基板ｌとの接続は、外部
入力端子ＢＰ（導電層１１Ａ）側よりも、ＭＴＳＦ Ｅ
ＴＱ ｃ側に近接した位置で行う方が好ましい。これ
は、保護抵抗素子Ｒである程度緩和された過大電流がブ
レークダウンするので、ブレークダウン時のｐｎ接合部
の熱破壊を防止することができるからである。
入力端子ＢＰ（導電層１１Ａ）側よりも、ＭＴＳＦ Ｅ
ＴＱ ｃ側に近接した位置で行う方が好ましい。これ
は、保護抵抗素子Ｒである程度緩和された過大電流がブ
レークダウンするので、ブレークダウン時のｐｎ接合部
の熱破壊を防止することができるからである。
また、保護抵抗素子Ｒとして使用される半導体領域７Ｃ
は、半導体基板ｌとの不純物濃度勾配を緩和するために
、半導体基板１との間に低濃度のｎ型の半導体領域を介
在させてもよい。このｎ型の半導体領域は、例えば、ｎ
型のウェル領域で構成する。また、ｎ型の半導体領域は
、内部回路でダブルドレイン構造のＭＩＳＦＥＴを構成
する場合において、高濃度の半導体領域（ソース領域又
はトレイン領域）に沿って形成されるｎ型の低濃度の半
導体領域と同一製造工程で形成してもよい。
は、半導体基板ｌとの不純物濃度勾配を緩和するために
、半導体基板１との間に低濃度のｎ型の半導体領域を介
在させてもよい。このｎ型の半導体領域は、例えば、ｎ
型のウェル領域で構成する。また、ｎ型の半導体領域は
、内部回路でダブルドレイン構造のＭＩＳＦＥＴを構成
する場合において、高濃度の半導体領域（ソース領域又
はトレイン領域）に沿って形成されるｎ型の低濃度の半
導体領域と同一製造工程で形成してもよい。
本実施例Ｉｆは、保護抵抗素子に近接した位置に設ける
導電層と基板（又はウェル領域）との接触抵抗値を低減
した本発明の他の実施例である。
導電層と基板（又はウェル領域）との接触抵抗値を低減
した本発明の他の実施例である。
本発明の実施例■である静電気破壊防止回路を有する半
導体集積回路装置の入力部を第４図（要部断面図）で示
す。
導体集積回路装置の入力部を第４図（要部断面図）で示
す。
本実施例ｎは、第４図に示すように、ｉ型の半導体基板
１にＰ−型のウェル領域２が設けられている。そして、
保護抵抗素子Ｒとして使用される半導体領域７Ｃに近接
した位置に設けられた導電層１１Ｆは、Ｐ゛型の半導体
領域８Ａを介してウェル〜 領域２と電気的に接続
している。半導体領域８Ａは、例えば、ＭＴＳＦＥＴＱ
ｐの半導体領域８と同一・の製造工程で形成する。
１にＰ−型のウェル領域２が設けられている。そして、
保護抵抗素子Ｒとして使用される半導体領域７Ｃに近接
した位置に設けられた導電層１１Ｆは、Ｐ゛型の半導体
領域８Ａを介してウェル〜 領域２と電気的に接続
している。半導体領域８Ａは、例えば、ＭＴＳＦＥＴＱ
ｐの半導体領域８と同一・の製造工程で形成する。
このように、半導体領域８Ａを介して、導電層１１、
Ｆとウェル領域２とを電気的に接続することにより、そ
れらを直接々続した場合に比べて接触抵抗値を低減する
ことができるので、ブレークダウンでウェル領域２に流
れる過大電流を、導電層１１Ｆで形成される寄生容量に
より即座に充電することができる。
Ｆとウェル領域２とを電気的に接続することにより、そ
れらを直接々続した場合に比べて接触抵抗値を低減する
ことができるので、ブレークダウンでウェル領域２に流
れる過大電流を、導電層１１Ｆで形成される寄生容量に
より即座に充電することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明は、静電気破壊防止回路■を保護抵抗素
子Ｒだけで構成してもよい。
子Ｒだけで構成してもよい。
また、本発明は、保護抵抗素子Ｒに近接した位＝１２−
置の半導体基板ｌの主面に、ゲート電極６と同一製造工
程で形成される導電層を電気的に接続してもよい。
程で形成される導電層を電気的に接続してもよい。
また、本発明は、外部出力端子に接続される静電気破壊
防止回路の保護抵抗素子に適用してもよし１゜ 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
防止回路の保護抵抗素子に適用してもよし１゜ 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
静電気破壊防止回路を有する半導体集積回路装置であっ
て、保護抵抗素子を構成する半導体領域に近接した位置
の半導体基板又はウェル領域の主面に、それと電気的に
接続する導電層を設けたことにより、保護抵抗素子のブ
レークダウンで半導体基板又はウェル領域に流れる過大
電流を、前記導電層で形成される寄生容量に充電するこ
とができるので、クランプ用ＭＩＳＦＥＴや次段回路に
流れる過大電流を低減し、その破壊を防止することがで
きる。したがって、静電気破壊に対する静電気破壊防止
回路又は次段回路の電気的信頼性を向−１−することが
できる。
て、保護抵抗素子を構成する半導体領域に近接した位置
の半導体基板又はウェル領域の主面に、それと電気的に
接続する導電層を設けたことにより、保護抵抗素子のブ
レークダウンで半導体基板又はウェル領域に流れる過大
電流を、前記導電層で形成される寄生容量に充電するこ
とができるので、クランプ用ＭＩＳＦＥＴや次段回路に
流れる過大電流を低減し、その破壊を防止することがで
きる。したがって、静電気破壊に対する静電気破壊防止
回路又は次段回路の電気的信頼性を向−１−することが
できる。
第１図は、本発明の実施例Ｉである静電気破壊防止回路
を有する半導体集積回路装置の入力部の等価回路図、 第２図は、本発明の実施例■である静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部平面図、 第３図は、第２図のｍ ｓ −ｍ ａ線及びｍｂ−ｎｒ
ｂ線で切った断面図、 第４図は、本発明の実施例■である静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部断面図であ
る。 図中、ｒ３Ｐ・・・外部入力端子、■・入力段回路、■
・・・静電気破壊防止回路、Ｑ・・・ＭＩＳＦＥＴ、Ｒ
・・・保護抵抗素子、■・・・半導体基板、２・・・ウ
ェル領域、３・・・フィールド絶縁膜、４・・・チャネ
ルストッパ領域、５・・ゲート絶縁膜、６・・・ゲート
電極、７Ａ〜７Ｃ，８，８Ａ・半導体領域、９・・・絶
縁膜、１０・・接続孔、ＩＩＡ−１１Ｇ・・導電層であ
る。
を有する半導体集積回路装置の入力部の等価回路図、 第２図は、本発明の実施例■である静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部平面図、 第３図は、第２図のｍ ｓ −ｍ ａ線及びｍｂ−ｎｒ
ｂ線で切った断面図、 第４図は、本発明の実施例■である静電気破壊防止回路
を有する半導体集積回路装置の入力部の要部断面図であ
る。 図中、ｒ３Ｐ・・・外部入力端子、■・入力段回路、■
・・・静電気破壊防止回路、Ｑ・・・ＭＩＳＦＥＴ、Ｒ
・・・保護抵抗素子、■・・・半導体基板、２・・・ウ
ェル領域、３・・・フィールド絶縁膜、４・・・チャネ
ルストッパ領域、５・・ゲート絶縁膜、６・・・ゲート
電極、７Ａ〜７Ｃ，８，８Ａ・半導体領域、９・・・絶
縁膜、１０・・接続孔、ＩＩＡ−１１Ｇ・・導電層であ
る。
Claims (1)
- 【特許請求の範囲】 １、抵抗素子を有する静電気破壊防止回路を備えた半導
体集積回路装置であって、前記抵抗素子を、第１導電型
の半導体基板又はウェル領域の主面に設けた第２導電型
の半導体領域で構成し、該抵抗素子の近接した位置の半
導体基板又はウェル領域の主面に、それと電気的に接続
される導電層を構成したことを特徴とする半導体集積回
路装置。 ２、前記導電層は、前記半導体基板又はウェル領域と同
一の第１導電型でかつそれよりも高い不純物濃度の半導
体領域を介して電気的に接続されていることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記導電層は、ガードリング等の寄生容量値が大き
な配線と電気的に接続されていることを特徴とする特許
請求の範囲第１項又は第２項に記載の半導体集積回路装
置。 ４、前記導電層は、比抵抗値が小さなアルミニウム膜等
で構成されていることを特徴とする特許請求の範囲第１
項乃至第３項に記載のそれぞれの半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004910A JPH0732236B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
| KR2019860012773U KR900006053Y1 (ko) | 1986-01-16 | 1986-08-22 | 자기 헤드용 코일 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004910A JPH0732236B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165353A true JPS62165353A (ja) | 1987-07-21 |
| JPH0732236B2 JPH0732236B2 (ja) | 1995-04-10 |
Family
ID=11596791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004910A Expired - Fee Related JPH0732236B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0732236B2 (ja) |
| KR (1) | KR900006053Y1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889312A (en) * | 1993-07-02 | 1999-03-30 | Hitachi, Ltd. | Semiconductor device having circuit element in stress gradient region by film for isolation and method of manufacturing the same |
| US9096987B2 (en) | 2010-06-30 | 2015-08-04 | Exxonmobil Upstream Research Company | Compliant deck tower |
-
1986
- 1986-01-16 JP JP61004910A patent/JPH0732236B2/ja not_active Expired - Fee Related
- 1986-08-22 KR KR2019860012773U patent/KR900006053Y1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889312A (en) * | 1993-07-02 | 1999-03-30 | Hitachi, Ltd. | Semiconductor device having circuit element in stress gradient region by film for isolation and method of manufacturing the same |
| US9096987B2 (en) | 2010-06-30 | 2015-08-04 | Exxonmobil Upstream Research Company | Compliant deck tower |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732236B2 (ja) | 1995-04-10 |
| KR900006053Y1 (ko) | 1990-06-30 |
| KR870012691U (ko) | 1987-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |