TWI415242B - 具有電磁干擾防護罩之半導體封裝件及其形成方法 - Google Patents

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Description

具有電磁干擾防護罩之半導體封裝件及其形成方法
本發明是有關於一種半導體封裝件，且特別是有關於一種具有電磁干擾防護罩之半導體封裝件。
半導體元件已經逐漸變得更加複雜，部分原因是由於半導體元件的需求漸漸趨向小尺寸及高處理速度。雖然擁有小尺寸及高處理速度特性之半導體元件具有許多優點，此些特性亦造成許多問題。具體來說，當時脈速度(clock speed)增加時，可能會增加信號準位間之轉換，導致電磁放射之程度增加，且使得電磁放射的頻率更高或波長更短。電磁放射可由來源半導體元件發出，且可影響鄰近之半導體元件。當位於鄰近半導體元件之電磁放射高於一定程度時，此些電磁放射可能影響半導體元件之運作。此現象有時被稱為電磁干擾(electromagnetic interference,EMI)。當半導體元件之尺寸變小時，由於半導體元件位於電子系統中之整體密度增加，使得電磁干擾之問題更加惡化。因此，位於鄰近之半導體元件之電磁放射亦更趨嚴重。
降低電磁干擾之一種方法為遮蔽半導體封裝件內之半導體元件。具體來說，可使用固定於封膠體之外部且與接地端電性連接的導電殼體來遮蔽半導體元件。當由封膠體內部發出之電磁放射傳遞至殼體之內表面時，至少會造成一部份之輻射電性短路，因而減少了通過殼體並影響鄰近半導體元件之電磁放射的程度。同理，當由鄰近半導體元件發出之電磁放射傳遞至殼體之外表面時，亦會發生相似之電性短路，進而降低封膠體內之半導體元件之電磁干擾。
雖然導電殼體可降低電磁干擾，使用殼體卻會造成許多缺點。殼體通常是利用黏著劑而固定於半導體封裝件之外部。不幸的是，黏著劑的特性可能會受溫度、濕度或其它環境條件所影響而造成殼體之剝落或掉落。此外，當將殼體固定於封膠體上時，殼體之尺寸與形狀應符合封膠體之尺寸與形狀，且其誤差程度需相當微小。在定位殼體及封膠體時，為了使殼體與封膠體之尺寸及形狀相符合，可能會使得製造過程更為昂貴及費時。此外，不同尺寸及形狀之半導體元件需要不同的殼體，更增加了製造與不同封膠體相符合之殼體的製造成本及製造時間。
基於上述原因而需要研發半導體封裝件及相關方法。
本發明係有關於一種具有電磁干擾防護罩之半導體封裝件。一實施例中，半導體封裝件包括基板單元、半導體元件、封膠體及電磁干擾防護罩。基板單元包括上表面、下表面、側表面及接地元件。側表面係鄰近於基板單元之周圍而配置之側表面，且側表面係於基板單元之上表面與下表面之間延伸。基板單元之側表面實質上為平面。接地元件係鄰近於基板單元之周圍配置，並對應內部接地導孔之餘留部(remnant)。接地元件包括連接表面，且連接表面係電性暴露於鄰近基板單元之上表面之處。半導體元件係鄰近於基板單元之側表面而配置，且電性連接至基板單元。封膠體係鄰近於基板單元之上表面而配置，且覆蓋半導體元件。封膠體包括外部表面，且外部表面包括側表面。封膠體之側表面係實質上對齊於基板單元之側表面。電磁干擾防護罩係鄰近於封膠體之外部表面而配置，且電性連接至接地元件之連接表面。接地元件提供一電性通道(electrical pathway)，以將電磁干擾防護罩上的電磁放射(electromagnetic emission)放電至接地端。
另一實施例中，半導體封裝件包括基板單元、半導體元件、封膠體及電磁干擾防護罩。基板單元包括第一表面、一相對於該第一表面之第二表面及導電層。導電層係配置於第一表面與第二表面之間。接地元件係於導電層與第二表面之間延伸。接地元件包括一側表面，且側表面係鄰近於基板單元之周圍而配置。半導體元件係鄰近於基板單元之第一表面而配置，並電性連接至基板單元。封膠體係鄰近於基板單元之第一表面而配置，並覆蓋半導體元件。封膠體包括外部表面。電磁干擾防護罩係鄰近於封膠體之外部表面而配置，並電性連接至接地元件之側表面。半導體封裝件之橫向輪廓係實質上為平面，且實質上垂直於基板單元第二表面。
本發明係有關於一種具有電磁干擾防護罩之半導體封裝件之形成方法。一實施例中，此方法包括下列步驟。首先，提供包括上表面、下表面及接地導孔之基板。接地導孔係部分地延伸於基板之上表面與下表面之間。舉例來說，每一個接地導孔之高度係小於基板之厚度。接著，電性連接半導體元件至基板之上表面。然後，塗佈封裝材料(molding material)於基板之上表面上，用以形成封裝結構。封裝結構係覆蓋半導體元件。再者，形成切割狹縫。切割狹縫係穿透封裝結構及基板，且切割狹縫係對齊於基板。如此一來，基板係被分離而形成基板單元。封裝結構係被分離而形成封膠體，且封膠體係鄰近於基板單元而配置。封膠體包括外部表面。接地導孔之餘留部對應於接地元件，且接地元件係鄰近於基板單元之周圍而配置。之後，塗佈電磁干擾塗層於封膠體之外部表面及接地元件之連接表面，用以形成電磁干擾防護罩。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
下列定義係應用於與本發明之數個實施例相關之部分。此些定義可同樣地於此處延伸。
如此處所用，除非內容中有清楚地說明，否則「一」及「此」之單數形式之敘述係包括複數形式。因此，舉例來說，除非內容中有清楚地說明，否則一個接地元件可包括數個接地元件。
此處所用的”組”表示一或多個元件的集合。例如，一組層結構可包含單層結構或多層結構。一組中的元件可以是指該組的成員。一組中的元件可以相同或不同的。在一些例子中，一組中的元件可具有一或多個共同特徵。
如此處所用，「鄰近」這個用詞係指接近或相鄰。鄰近之元件可彼此分離或可實際上或直接彼此接觸。在一些例子中，鄰近之元件可彼此連接或彼此一體成形。
如此處所用，「內」、「內部」、「外」、「外部」、「上」、「向上」、「下」、「向下」、「垂直」、「垂直地」、「側向」、「側向地」、「之上」及「之下」係表示數個元件之間的相關位置。例如，該些相關位置係依據圖示而定而非指製造或使用時，此些元件的特定方位。
如此處所用，「連接於」、「被連接」及「連接」此些用詞係指操作上的耦接(coupling)或連結(linking)。連接的元件可能直接地彼此耦接，或可間接地彼此耦接，例如是透過另一組元件而連接。
如此處所用，「實質地」及「實質上」之此些用詞係指具有相當之程度。當此些用詞與一事件或情況一同使用時，係指此事件或情況精確地發生，且事件或情況之發生與所述相當接近，例如是此處所述之製造過程中之典型的誤差程度。
如此處所用，「導電的」及「導電度」之用詞係指傳導電流之能力。導電材料一般係指對於電流具有低阻抗或零阻抗之材料。導電度以西門子/公尺(S‧m-1 )為單位。典型的導電材料之導電度係大於104S‧m-1 ，例如至少約為105S‧m-1 或至少約為106S‧m-1 。材料之導電度有時可能會因溫度而變化。除非特別註明，材料之導電度係定義為室溫下之導電度。
請先參照第1圖及第2圖。第1圖及第2圖繪示依照本發明之一實施例之半導體封裝件100。詳細地來說，第1圖繪示半導體封裝件100之立體圖。第2圖繪示半導體封裝件100沿著第1圖之剖面線A-A之剖面圖。
在所述之實施例中，半導體封裝件100之側面係實質上為平面，且具有實質上垂直之方向，用以定義實質上沿著半導體封裝件100之整體周圍延伸之橫向輪廓。較佳地，藉由減少或縮小半導體封裝件100之佔用面積(footprint area)，此垂直之橫向輪廓減少了整體半導體封裝件之尺寸。然而，一般而言，半導體封裝件100之橫向輪廓可為不同之形狀，例如是彎曲、傾斜、階梯狀或為粗糙組織。
請參照第2圖，半導體封裝件100包括基板單元102。基板單元102具有上表面104、下表面106及側表面142及144。側表面142及144鄰近於基板單元102之側邊且於上表面104及下表面106間延伸。雖然於所述之實施例中，側表面142及144係實質上為平面，且實質上垂直於上表面104及下表面106，但在其它的實施方式中，側表面142及144之形狀及方向可為不同。基板單元102可依數種不同的方式實施，包括利用電性連接機制(electrical interconnect)以提供基板單元102之上表面104及下表面間之電性通道。電性連接機制可例如是包括一組被包含於介電層中之導電層。導電層可藉由內部導孔而彼此連接，且可夾住由適合之樹脂為底基之樹脂。此樹脂例如是由雙馬來醯亞胺(bismaleimide)及三氮六環(triazine)，或為由環氧樹脂及聚氧化二甲苯(polyphenylene oxide)為底基之樹脂。舉例來說，基板單元102可包括實質上為板狀之中間層(slab-shaped core)，且中間層係由兩組導電層所夾住。其中一組導電層係鄰近於中間層的上表面，而另一組導電層係鄰近於中間層的下表面。在某些實施方式中，基板單元102之厚度，亦即基板單元102之上表面104與下表面106間之距離，可介於約0.1mm至約2mm，例如是由約0.2m至約1.5mm，或為約0.4mm至約0.6mm。雖然未繪示於第2圖中，綠漆層(solder mask layer)可配置於鄰近基板單元102之上表面104或/且下表面106之處。
如第2圖所示，基板單元102包括接地元件118a及118b。接地元件118a及118b係實質上配置於基板單元102之周圍，且分別鄰近於側表面142及144。接地元件118a及118b係連接至包含於基板單元102內之電性連接機制。後續敘述中將說明接地元件118a及118b可降低電磁干擾。在本實施例中，接地元件118a及118b以接地導孔的形式形成。更具體來說，接地元件118a及118b為接地導孔於一切割製程(singulation operation)後的餘留部所形成，此將於後續敘述中說明。請參照第2圖，每一個接地元件118a及118b包括上導孔墊餘留部146a或146b、下導孔墊餘留部148a或148b及電鍍的通道餘留部150a或150b。上導孔墊146a或146b係鄰近於基板單元102之上表面104而配置。下導孔墊餘留部148a或148b係鄰近於基板單元102之下表面106而配置。電鍍的通道餘留部150a或150b係於上導孔墊餘留部146a或146b及下導孔餘留部148a或148b間延伸。圖式中之接地元件118a及118b係由基板單元102之上表面104延伸至下表面106。然而，接地元件118a及118b亦可以其它方式實施。
請繼續參照第2圖，接地元件118a及118b分別包括連接表面S1及S2。連接表面S1及S2係為背向半導體封裝件100之內部的側表面，且連接表面S1及S2鄰近於基板單元102之周圍而配置。更具體來說，連接表面S1及S2係實質上暴露於基板單元102之周圍且分別暴露於鄰近於側表面142及144之處，以作為電性連接之用。在本實施例中，連接表面S1及S2係對應於上導孔墊餘留部146a及146b、下導孔墊餘留部148a及148b以及電鍍之通道餘留部150a及150b的作為電性用途的暴露表面。較佳地，較大的連接面S1及S2的面積有助於提升電性連接的可靠度及效率，以降低電磁干擾。接地元件118a及118b係由金屬、金屬合金、金屬或合金分散於其中之基體或其它合適之導電材料所形成。在某些實施方式中，接地元件118a及118b之高度H1 ，亦即接地元件118a及118b之垂直長度，可實質上與基板單元102之厚度相同。接地元件118a及118b之高度H1 可約為0.1mm至2mm，例如是約0.2mm至1.5mm，或約0.4mm至0.6mm。接地元件118a及118b之寬度W1 ，亦即鄰近於上表面104或下表面106之橫向長度，可介於約75μm至275μm，例如是由100μm至250μm，或由125μm至225μm。
如第2圖所示，半導體封裝件100亦包括半導體元件108a、108b及108c以及電性接點110a、110b及110c。半導體元件108a、108b及108c係鄰近於基板單元102之上表面104而配置。電性接點110a、110b及110c係鄰近於基板單元102之下表面106而配置。半導體元件108b係透過一組導線112而打線連接至基板單元102。導線112係由金或其它適合之導電材料所形成。半導體元件108a及108c係以表面黏著(surface mounted)之方式固定於基板元件102上。所述之實施例中，半導體元件108b係為半導體晶片，且半導體元件108a及108c為被動元件，例如是電阻器、電容器或電感器。電性接點110a、110b及110c提供半導體封裝件100輸入及輸出之電性連接，且電性接點110a、110b及110c之部分電性接點係透過包含於基板單元102中之電性連接機制而電性連接至半導體元件108a、108b及108c。所述之實施例中，電性接點110a、110b及110c中之至少一個電性接點係為接地之電性接點，且透過包含於基板單元102中之電性連接機制而電性連接至接地元件118a及118b。本發明之半導體元件之數量並不受限於第2圖中所示之數量。在其它之實施方式中，半導體之數量可為較多或較少。此外，一般而言，半導體元件可為任意之主動元件、被動元件或其組合。電性接點之數量亦可不同於第2圖中所示之數量。
請繼續參照第2圖，半導體封裝件100亦包括封膠體114。封膠體114係鄰近於基板單元102之上表面104而配置。封膠體114及基板單元102係實質上覆蓋或包覆接地元件118a及118b、半導體元件108a、108b及108c及導線112，以提供機械穩定性以及對於氧化、濕度及其它環境條件之保護。封膠體114係由封裝材料所形成。封膠體114之外部表面包括鄰近封膠體114之側邊而配置之側表面120及122。所述之實施例中，側表面120及122係實質上為平面，且實質上垂直於上表面104及下表面106。然而，側表面120及122亦可為彎曲、傾斜、階梯狀或為粗糙材質。此外，側表面120及122係實質上分別對齊於側表面142及144。或者，側表面120及122與側表面142及144共平面。更具體來說，當例如是藉由降低或最小化封膠體114之連接表面S1及S2之範圍，以電性暴露連接表面S1及S2時，側表面120及122可對齊於側表面142及144。在其它之實施方式中，當至少電性暴露部分之連接表面S1及S2時，側表面120及122之形狀，及側表面120及122與側表面142及144之對齊方式可與第2圖中所示之方式不同。
如第1圖及第2圖所示，半導體封裝件100更包括電磁干擾防護罩124。防護罩124係鄰近於封膠體114之外部表面、接地元件118a及118b之連接表面S1及S2，以及基板單元102之側表面142及144而配置。電磁干擾防護罩124係由導電材料所形成，且實質上圍繞半導體封裝件100內之半導體元件108a、108b及108c，用以提供防止電磁干擾之保護作用。所述之實施例中，電磁干擾防護罩124包括上部126及側部128。側部128係實質上沿著封膠體114之整個周圍而延伸，且側部128係定義半導體封裝件100之垂直之橫向輪廓。如第2圖所示，側部128由上部126向下延伸，並沿著基板單元102之側表面142及144。側部128包括一下端，且下端係實質上對齊基板單元102之下表面106，或與基板單元102之下表面106共平面。然而，可了解的是，在其它之實施方式中，側部128之範圍，以及側部128之下端與下表面106之對齊方式可與本實施例不同。
如第2圖所示，電磁干擾防護罩124係電性連接至接地元件118a及118b之連接表面S1及S2。當由半導體封裝件100之內部發出之電磁放射傳遞至電磁干擾防護罩124時，至少一部份之電磁放射可透過接地元件118a及118b被放電至接地端，藉以減少穿透電磁干擾防護罩124並危害鄰近之半導體元件之電磁放射之程度。同理，當由鄰近之半導體元件發出之電磁放射傳遞至電磁干擾防護罩124時，亦會發生相似的接地作用，以降低半導體封裝件100內之半導體元件108a、108b及108c的電磁干擾。當半導體封裝件100運作時，半導體封裝件100可配置於印刷電路板上，且透過電性接點110a、110b及110c而電性連接至印刷電路板。如上所述，電性接點110a、110b及110c中至少一個接點係為接地之電性接點，且接地之電性接點可電性連接至印刷電路板提供之接地電壓。透過電性通道及接地之電性接點，將衝擊電磁干擾防護罩124的電磁放射放電至接地端。電性通道係包括接地元件118a及118b，以及包含於基板單元102內之其它電性連接機制。由於電磁干擾防護罩124的下端係實質上對齊於基板單元102的下表面，此下端亦可電性連接至印刷電路板所提供之接地電壓，藉以提供另一個將電磁放射接地之電性通道。或者，下導孔墊餘留部148a及148b亦可電性連接至印刷電路板提供之接地電壓。
所述之實施例中，電磁干擾防護罩124為一全覆蓋(conformal)防護罩，且為一組膜層或薄膜。較佳地，電磁干擾防護罩124可藉由不使用黏著劑之方式而配置於鄰近於半導體封裝件100之外部之處。或者，電磁干擾防護罩124係與半導體封裝件100之外部直接接觸，藉以增加可靠度及對於溫度、濕度及其它環境條件之抵抗能力。此外，電磁干擾防護罩124之全覆蓋特性使得相似的電磁干擾防護罩及相似的製造方法可直接應用於不同尺寸或形狀之半導體封裝件，進而減少符合不同半導體封裝件之製造成本及時間。在某些實施例中，電磁干擾防護罩124之厚度可介於約1μm至500μm，例如是介於約1μm至50μm，或介於約1μm至10μm。電磁干擾防護罩124之厚度較一般殼體少，因而降低了半導體封裝件之整體尺寸。此為所述之實施例之一優點。
請參照第3圖。第3圖繪示第1圖及第2圖之部分半導體封裝件100之放大剖面圖。具體來說，第3圖繪示一種鄰近於封膠體114而配置之電磁干擾防護罩124。
如第3圖所示，電磁干擾防護罩124具有多層結構，且包括內層300及外層302。內層300鄰近於封膠體114而配置。外層302係鄰近於內層300而配置且暴露於半導體封裝件100之外部。一般而言，內層300及外層302可由金屬、金屬合金、金屬或合金分散於其中之基體或另一種合適之導電材料所形成。舉例來說，內層300及外層302係由鋁、銅、鉻、錫、金、銀、鎳、不鏽鋼或其組合所形成。內層300及外層302可由相同或不同之導電材料所形成。舉例來說，內層300及外層302可由例如是鎳之金屬所形成。在一些例子中，內層300及外層302可由不同之導電材料所形成，以提供互補之功能。舉例來說，具有高導電度的金屬，例如為鋁、銅、金或銀，可用以形成內層300，藉以提供電磁干擾防護功能。另一方面，具有較低之導電度的金屬，例如為鎳，可用以形成外層302，藉以保護內層300不受氧化、濕度或其它環境條件所影響。在此情況中，外層302除了提供保護功能之外，亦可提供電磁干擾防護功能。雖然第3圖中繪示兩層之結構，但在其它的實施方式中，膜層之數目可為更多或更少。
第4A圖繪示依照本發明之另一實施例之半導體封裝件400之剖面圖。半導體封裝件400之部分元件係與第1圖至第3圖中繪示之半導體封裝件100類似，在此不再贅述。
請參照第4A圖，半導體封裝件400包括接地元件418a及418b，且接地元件418a及418b實質上配置於基板單元102之周圍。於本實施例中，接地元件418a及418b為接地盲孔之餘留部，並由基板單元102之上表面104延伸至導電層452。導電層452配置於基板單元102的上表面104與下表面106之間，且作為內部接地層之用。具體來說，接地元件418a及418b包括上導孔墊餘留部446a或446b、下導孔墊餘留部448a或448b以及電鍍之通道餘留部450a或450b。上導孔墊餘留部446a或446b鄰近於基板單元102的上表面104而配置。下導孔墊餘留部448a或448b電性連接至導電層452，且下導孔墊餘留部448a或448b配置於基板單元102的下表面106之上，並與下表面106相隔一距離。電鍍之通道餘留部450a或450b係由上導孔墊餘留部446a或446b延伸至下導孔墊餘留部448a或448b。當接地元件418a及418b僅於基板單元102的上表面104與下表面106之間的部分區域延伸時，接地元件418a及418b可以是其它實施態樣。於本實施例中，接地元件418a及418b分別包括連接表面S1’及S2’，且連接表面S1’及S2’分別暴露於鄰近側表面142及144之處，以作為電性連接之用。較佳地，連接表面S1’及S2’具有較大之面積，可加強用來減少電磁干擾的電性元件的可靠度與效率。在某些實施例中，接地元件418a及418b的高度H2 可略小於基板單元102的厚度，且可介於約0.1mm至1.8mm，例如是由約0.2mm至1mm，或約0.3mm至0.5mm。接地元件418a及418b的寬度W2 ，亦即鄰近於上表面104之側向長度。寬度W2 可介於75μm至275μm，例如是約為100μm至250μm，或約為125μm至225μm。
如第4A圖所示，半導體封裝件400亦包括半導體元件408b。半導體元件408b鄰近於基板單元102之上表面104而配置的半導體晶片。在本實施例中，半導體元件408b以覆晶接合的方式固定於基板單元102上，例如是透過一組銲墊而連接。半導體元件408b亦可藉由其它的方式與基板單元102電性連接，例如是打線接合的方式。
第4B圖繪示依照本發明之另一實施例之半導體元件460之剖面圖。半導體封裝件460之部分元件係與繪示於第1圖至第3圖中之半導體封裝件100與第4A圖中之半導體封裝件400相似，在此不再贅述。
請參照第4B圖，半導體封裝件460包括實質上配置於基板單元102之周圍的接地元件462a及462b。在本實施例中，接地元件462a及462b為接地盲孔的餘留部，此餘留部由基板單元102的下表面106延伸至導電層464。導電層464配置於基板單元102的上表面104與下表面106之間，作為內部接地層之用。具體來說，每一個接地元件462a及462b包括上導孔墊餘留部466a或466b、下導孔墊留部468a或468b及電鍍之通道餘留部470a及470b。上導孔墊餘留部466a或466b係電性連接至導電層464，且配置於基板單元102之上表面104之下。上導孔墊餘留部466a或466b係與基板單元102之上表面104相隔一距離。下導孔墊餘留部468a或468b係鄰近於基板單元102之下表面106而配置。電鍍之通道餘留部470a及470b由上導孔墊餘留部466a或466b延伸至下導孔墊餘留部468a或468b。較佳地，接地元件462a及462b配置於基板單元102之上表面104之下的區域，因此所騰出的上表面104的面積可作為電磁干擾防護之用。接地元件462a及462b之配置可降低或最小化了半導體封裝件460之佔用面積，進而減少了半導體封裝件之整體尺寸。然而，在其它實施方式中，接地元件462a及462b之位置及範圍可為不同。在本實施例中，接地元件462a及462b分別包括連接表面S1’’及S2’’。連接表面S1’’及S2’’係分別於鄰近側表面142及144之處而電性暴露。較佳地，當達成減少半導體封裝件整體尺寸之目的時，連接表面S1’’及S2’’具有相對較大的面積，可加強用來減少電磁干擾的電性元件的可靠度與效率。在某些實施方式中，接地元件462a及462b之高度HB 可略小於基板單元102之厚度，且可介於約為0.1mm至1.8mm，例如介於約0.2mm與1mm之間，或介於約0.3m與0.5mm之間。接地元件462a及462b之寬度WB ，亦即鄰近於下表面106之側向長度，可介於約75μm至275μm，例如是介於約100μm至250μm，或介於約125μm至225μm。
第4C圖繪示依照本發明之另一實施例之半導體封裝件480之剖面圖。半導體封裝件480之部分元件係與繪示於第1圖至第3圖中之半導體封裝件100、第4A圖中之半導體封裝件400與第4B圖中之半導體封裝件460相似，在此不再贅述。
請參照第4C圖，半導體封裝件480包括接地元件482a及482b。接地元件482a及482b係實質上配置於基板單元102之周圍。所述之實施例中，接地元件482a及482b為於導電層484a與484b之間延伸的埋孔(buried via)或內部接地導孔之餘留部。導電層484a及484b係配置於基板單元102之上表面104與下表面106之間，且作為內部接地層之用。具體來說，每一個接地元件482a及482b包括上導孔墊餘留部486a或486b。上導孔墊餘留部486a或486b係電性連接至導電層484a，且配置於基板單元102之上表面104之下。上導孔墊餘留部486a或486b與基板單元102之上表面104相隔一距離。下導孔墊餘留部488a或488b係電性連接至導電層484b，且係配置於基板單元102之下表面106之上。下導孔墊餘留部488a或488b與基板單元102之下表面106相隔一距離。較佳地，接地元件482a及482b位於基板單元102之上表面104與下表面106之間，因此所騰出的上表面104及下表面106的區域範圍可作為電磁干擾防護之用。接地元件482a及482b的配置可降低或最小化了半導體封裝件480的佔用面積，進而減少了半導體封裝件的整體尺寸。然而，在其它實施方式中，接地元件482a及482b之位置及範圍可不同。在本實施例中，接地元件482a及482b分別包括連接表面S1’’’及S2’’’。連接表面S1’’’及S2’’’分別暴露於鄰近側表面142及144之處，以作為電性連接之用。較佳地，當達成減少半導體封裝件整體尺寸之目的時，連接表面S1’’’及S2’’’具有相對較大的面積，可加強用來減少電磁干擾的電性元件的可靠度與效率。在某些實施方式中，接地元件482a及482b的高度HC 可略小於基板單元102的厚度，且可介於約為0.1mm至1.6mm，例如介於約0.2mm與0.8mm之間，或介於約0.2m與0.4mm之間。接地元件482a及482b之寬度WC ，亦即鄰近於導電層484a或484b之側向長度，可介於約75μm至275μm，例如是約為100μm至250μm，或約為125μm至225μm。
第5A圖至第5E圖繪示依照本發明之一實施例之半導體封裝件之形成方法。為了易於說明，下列製造方法以如第1圖至第3圖所示的半導體封裝件100為例作說明。然而，製造方法亦可用以形成其它半導體封裝件，例如是第4A圖之半導體封裝件400、第4B圖之半導體封裝件460以及第4C圖之半導體封裝件480。
請參照第5A圖及第5B圖，首先，提供基板500。為了增加製造產能，基板500包括數個基板單元，使得某些製造方法得以平行或連續地快速進行。數個基板單元包括基板單元102及鄰近之基板單元102’。基板500可為長條狀，且數個基板單元可以直線或矩陣之方式而連續地排列。為了方便說明，下列之製造方法係以基板單元102及相關元件為例作說明。然而，製造方法亦可用於其它基板單元及相關元件。
如第5A圖及第5B圖所示，數個接地導孔係鄰近於每一個基板單元之周圍而配置。具體來說，接地導孔502a、502b、502c、502d及502e係鄰近於基板單元102之側邊而配置。在本實施例中，每一個接地導孔包括上導孔墊、下導孔墊及電鍍之通道。上導孔墊例如是上導孔墊546a或546b。下導孔墊例如是下導孔墊548a或548b。電鍍通道例如是電鍍通道550a或550b。接地導孔502a、502b、502c、502d及502e可由數種方式形成，例如是以微影製程、化學蝕刻、雷射鑽孔或機械鑽孔之方式形成開口。開口之電鍍可使用金屬、金屬合金、金屬或合金分散於其中之基體或另一種合適之導電材料而進行。某些實施方式中，導電材料可塗佈於或被吸引至開口中，用以實質上以導電材料填充開口。舉例來說，導電材料可包括金屬、銲料或導電黏著劑。金屬可例如是銅。銲料例如是數種熔點介於約為90 ° C至450 ° C之易熔之合金。導電黏著劑例如為數種具有導電填充物分佈於其中之樹脂。填充開口可產生較大之面積，用以形成連接表面，進而加強用以降低電磁干擾之電性連接之可靠度及效率。雖然圖式中之接地導孔502a、502b、502c、502d及502e係由基板500之上表面504延伸至下表面524，然而，接地導孔502a、502b、502c、502d及502e亦可具有不同之範圍。舉例來說，接地導孔502a、502b、502c、502d及502e中之一可為接地盲孔或為內部接地導孔。
所述之實施例中，導孔墊係為環狀，且電鍍之通道係為具有實質上為圓形剖面之圓柱。導孔墊例如為上導孔墊546a或546b。電鍍之通道例如為電鍍通道550a或550b。然而，導孔墊及電鍍通道之形狀可為任何形狀。舉例來說，電鍍通道可為其它種柱狀，例如為橢圓柱狀、正方形柱狀或矩形柱狀。或者，電鍍通道具有非圓柱之形狀。例如是圓錐狀、漏斗狀或其它漸縮之形狀。在某些實施方式中，每一個電鍍通道之側向長度W3 (有時稱為導孔尺寸)可介於約50μm至350μm，例如約100μm至約300μm，或約150μm至250μm。每一個導孔墊之側向長度W4 (有時稱為導孔墊尺寸)可介於約150μm至550μm，例如約200μm至約500μm，或約250μm至450μm。當電鍍通道或導孔墊為非均勻之形狀時，側向長度W3 或W4 可例如是對應於垂直方向上之側向長度。
為了加強用來減少電磁干擾的電性元件的可靠度及效率，接地導孔係鄰近於每一個基板單元之四邊而配置。然而，接地導孔亦可鄰近於基板單元之四邊中之部分側邊而配置。接地導孔係可鄰近於每一個基板單元之四個角落或部分角落而配置。某些實施方式中，每一個基板單元之最接近之接地導孔間的間隔L1 (有時稱為導孔間隔)可介於約0.1mm至3mm，例如是介於約0.2mm至2mm，或介於約0.5mm至1.5mm。請參照第5B圖，每一個基板單元之虛線邊界係定義「主動」區域，且半導體元件係配置於主動區域內。為了減少或最小化對於半導體元件之運作的不良衝擊，基板單元之接地導孔可距離主動區域一間隔L2 (有時稱為排除距離)。在某些實施方式中，間隔L2 可介於約50μm至300μm，例如是介於約50μm至200μm，或介於100μm至150μm。然而，接地導孔之數量及位於基板500上之位置可與第5A圖及第5B圖不同。可了解的是，接地導孔亦可排列為數行，且鄰近於每一個基板單元之周圍而配置。此外，當接地導孔為盲孔或內部接地導孔時，不需要具有分配間隔L2 。在此情況下，接地盲孔係配置於上表面504之下。具體來說，接地盲孔或內部接地導孔可部分或完全地配置於主動區域內並位於半導體元件之下，用以降低或最小化半導體元件運作之不良衝擊，並同時達到減少半導體封裝件整體尺寸之目的。
當提供基板500之後，半導體元件108a、108b及108c係鄰近於基板500之上表面504而配置，且半導體元件108a、108b及108c係電性連接至基板單元102。具體來說，半導體元件108b係透過導線112以打線接合之方式連接至基板單元102。半導體元件108a及108c係以表面黏著之方式固定於基板單元102上。請參照第5A圖，基板500之下表面524係鄰近於膠帶506而配置，且膠帶506可為單面或雙面黏著之膠帶。較佳地，膠帶506固定基板單元102與鄰近之數個基板單元之相對位置，使得連續之程序可於鄰近膠帶506之數個元件上進行，而不需要翻轉元件或傳送元件至另一個載體。
然後，如第5C圖所示，封裝材料514係塗佈於基板500之上表面504，用以實質上覆蓋或包覆接地導孔502a及502b、半導體元件108a、108b及108c及導線112。封裝材料514可例如包括以酚醛為底基之樹脂、以環氧樹脂為底基之樹脂、以矽為底基之樹脂或其它適合之包覆劑。封裝材料514亦可包括適合之填充劑，例如是粉狀二氧化矽。封裝材料514可透過數種製模技術而塗佈，例如是壓縮成形、射出成形及轉注成形。當塗佈封裝材料514時，封裝材料514係被硬化或固化，藉以形成封裝結構526。舉例來說，可藉由降低溫度至封裝材料514之熔點以下而使得封裝材料514硬化或固化。在連續之切割製程中，為了使基板500能正確地被定位，可於封裝結構526中形成基準點，例如是使用雷射標印之方式形成基準點。或者，基準點可單獨或同時形成於鄰近基板500之周圍之處。
從封裝結構526之上表面516切割封裝結構526，此稱為稱為正面(front-side)切割。請參照第5C圖及第5D圖，可透過刀具518切割出數個切割狹縫，以完成正面切割製程。切割狹縫包括切割狹縫520a及520b。具體來說，切割狹縫520a及520b係向下延伸且完全穿透封裝結構526及基板500並穿透部份的膠帶506，藉以將封裝結構526及基板500分離為不連續之單元，此單元包括封膠體114及基板單元102。由於位於不同位置之封裝結構526及基板500係透過一次切割而分離，而非數次切割。因此，此種切割製程可稱為全穿切(full-cut)製程。多次的切割製程例如是多次之半穿切(half-cut)的切割製程。切割製程較佳地為全穿切製程，而非半穿切製程。如此一來，藉由減少切割製程之切割次數，可加強製造產能並減少此些程序之時間。此外，增加基板500之使用率亦降低了製造成本，且減少了由於切割錯誤所造成之不良品之機率，進而增加整體之產率。如第5D圖所示，於全穿切製程中，膠帶506固定基板單元102及封膠體114與鄰近之基板單元及封膠體之間的相對位置。
請繼續參照第5D圖，刀具518係橫向地配置且實質上對齊於每一個接地導孔，使得產生的切割狹縫移除掉接地導孔之特定體積或重量百分比，例如是於體積或重量上移除約為10%至90%、約為30%至70%，或約為40%至60%。按照此方式可形成接地元件118a及118b，且接地元件118a及118b係分別包括連接表面S1及S2。連接表面S1及S2係係於基板單元102之周圍而暴露於周圍環境中。於切割製程中，可藉由基準點來對齊刀具518，使得刀具518可於形成切割狹縫520a及520b時正確地被定位。在某些實施方式中，每一個切割狹縫520a及520b之寬度C1 (有時稱為全穿切寬度或全穿切切割道)可介於約100μm至600μm，例如是介於約200μm至400μm，或介於約250μm至350μm。
然後，如第5E圖所示，於鄰近於暴露表面之處形成電磁干擾塗層522，且暴露表面包括封膠體114之外部表面、接地元件118a及118b之連接表面S1及S2以及基板單元102之側表面142及144。電磁干擾塗層522可使用數種塗佈技術中任一種形成，該些數種塗佈技術例如是化學氣相沈積、無電電鍍、電解電鍍、印刷、噴塗、濺鍍及真空沈積。舉例來說，電磁干擾塗層522可包括藉由無電電鍍所形成之膜層，且此膜層係由鎳所形成。此膜層的厚度至少約為5μm，例如是約為5μm至50μm，或約為5μm至10μm。當電磁干擾塗層522為多層結構時，不同膜層可使用相同或不同之塗佈技術所形成。舉例來說，內層可使用無電電鍍並由銅所形成，而外層可由無電電鍍或電解電鍍所形成，且其材料為鎳。另一例子中，內層(作為基層之用)可由濺鍍或無電電鍍所形成，且其材料為銅。內層之厚度至少約為1μm，例如是約為1μm至50μm，或約為1μm至10μm。外層(作為抗氧化層之用)之材料可為不鏽鋼、鎳或銅，且外層係藉由濺鍍所形成。外層之厚度約不大於1μm，例如是約為0.01μm至1μm，或約為0.01μm至0.1μm。在此些例子中，塗佈電磁干擾塗層522之表面可經過特定之預先處理程序，藉以形成內層及外層。此些預先處理程序包括表面粗糙化及形成晶種層。表面粗糙化例如是藉由化學蝕刻或機械研磨所完成。由膠帶506上分離基板單元102及相關之元件以形成包括電磁干擾防護罩124之半導體封裝件100。舉例來說，由膠帶506上分離基板單元102及相關之元件之方式可為取放技術(pick-and-place technique)。
第6圖繪示依照本發明之另一實施例之半導體封裝件之形成方法。為了方便說明，下列之製造方法係參考第4A圖之半導體封裝件400而敘述。然而，可以了解的是，製造方法亦可用以形成其它之半導體封裝件，例如是第1圖至第3圖中繪示之半導體封裝件100、第4B圖中繪示之半導體封裝件460以及第4C圖中繪示之半導體封裝件480。此外，部分之此製造方法係與第5A圖至第5E圖中繪示之方法相似，在此不再贅述。
請參照第6圖，基板600及硬化之封裝材料614係鄰近於膠帶606而配置，且膠帶606可為單面或雙面之黏著膠帶。切割製程係接著於硬化之封裝材料614之上表面616上進行。如第6圖所示，切割製程係藉由刀具618而完成。刀具形成之切割狹縫620a及620b係向下延伸且完全貫穿硬化之封裝材料614及基板600，並穿透部分之膠帶606，進而將硬化之封裝材料614及基板600分離為不連續之單元。此些單元包括封膠體114及基板單元102。具體來說，刀具618係橫向放置且實質上對齊於每一個接地導孔，使得形成之切割狹縫將接地導孔分離為兩個接地元件。接地元件係彼此分離且鄰近於個別之基板單元而配置。如此一來可形成接地元件418a及418b，且接地元件418a及418b分別包括連接表面S1’及S2’。連接表面S1’及S2’係於基板單元102之周圍之處而暴露於周遭環境中。較佳地，第6圖所示之切割製程之方式可增加製造產量，並進一步降低切割製程之進行次數，以及進行切割製程之時間，並藉由減少因切割錯誤造成不良品之機率，進而增加整體之產率。在某些實施方式中，每一個接地導孔之尺寸W5 可介於約100μm至700μm，例如是介於約200μm至600μm，或介於約300μm至500μm。每一個接地導孔之導孔墊尺寸W6 可介於約300μm至1100μm，例如是介於約400μm至1000μm，或介於約500μm至900μm。切割狹縫620a及620b之寬度C2 可實質上相等於上述之第5D圖中之寬度C1 ，且寬度C2 可介於約100μm至600μm，例如是介於約200μm至400μm，或介於約250μm至350μm。然而，可了解的是，在其它實施方式中，寬度C2 可為不同，且寬度C2 可接近於接地導孔之導孔尺寸W5 或導孔墊尺寸W6 ，用以分割接地導孔為數個接地元件。舉例來說，一般之寬度C2 可表示為C2 <W5 <W6 。
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。此外，許多更動係配合特定之情況、材料、物質組成、方法或程序。此些更動係包含於後附之申請專利範圍。具體來說，當此處揭露之方法係參照特定程序並以特定順序來敘述，可了解的是，此些程序可被結合、分離或重新排序，用以在不脫離本發明之精神下而形成等價之方法。除非文中特別註明，否則本發明之程序之順序及群組並不以此為限。
100、400、460、480．．．半導體封裝件
102、102’．．．基板單元
104、504．．．上表面
106、524．．．下表面
108a、108b、108c、408b．．．半導體元件
110a、110b、110c．．．電性接點
112．．．導線
114．．．封膠體
118a、118b、418a、418b、462a、462b、482a、482b．．．接地元件
120、122．．．側表面
124．．．電磁干擾防護罩
126．．．上部
128．．．側部
142、144．．．側表面
150a、150b、450a、450b、470a、470b．．．通道餘留部
300．．．內層
302．．．外層
146a、146b、446a、446b、466a、466b、486a、486b．．．上導孔墊餘留部
148a、148b、448a、448b、468a、468b、488a、488b．．．下導孔墊餘留部
452、464、484a、484b．．．導電層
500、600．．．基板
502a、502b、502c、502d、502e．．．接地導孔
506、606．．．膠帶
514、614．．．封裝材料
516、616．．．上表面
518、618．．．刀具
520a、520b、620a、620b．．．切割狹縫
522．．．電磁干擾塗層
526．．．封裝結構
546a、546b．．．上導孔墊
548a、548b．．．下導孔墊
550a、550b．．．電鍍通道
C1 、C2 ．．．寬度
H1 、H2 、HB 、HC ．．．高度
L1 、L2 ．．．間隔
S1、S2、S1’、S2’、S1’’、S2’’、S1’’’、S2’’’．．．連接表面
W1 、W2 、WB 、WC ．．．寬度
W3 、W4 ．．．側向長度
W5 、W6 ．．．尺寸
請參照下列詳細敘述及所附圖式以更了解本發明之實施例之本質及目標。除非敘述中有特別說明，圖式中之相似之元件係以相似之標號所標示。
第1圖繪示依照本發明之一實施例之半導體封裝件之立體圖。
第2圖繪示圖繪示第1圖之半導體封裝件沿著第1圖之剖面線A-A之剖面圖。
第3圖繪示第1圖之半導體封裝件之部分放大剖面圖。
第4A圖繪示依照本發明之另一實施例之半導體封裝件之剖面圖。
第4B圖繪示依照本發明之另一實施例之半導體封裝件之剖面圖。
第4C圖繪示依照本發明之另一實施例之半導體封裝件之剖面圖。
第5A圖至第5E圖繪示依照本發明之一實施例之第1圖之半導體封裝件之形成方法。
第6圖繪示依照本發明之另一實施例之第4A圖之半導體封裝件之形成方法。
100‧‧‧半導體封裝件
102．．．基板單元
104．．．上表面
106．．．下表面
108a、108b、108c．．．半導體元件
110a、110b、110c．．．電性接點
112．．．導線
114．．．封膠體
118a、118b．．．接地元件
120、122．．．側表面
124．．．電磁干擾防護罩
126．．．上部
128．．．側部
142、144．．．側表面
146a、146b．．．上導孔墊餘留部
148a、148b．．．下導孔墊餘留部
150a、150b．．．通道餘留部
H1 ．．．高度
S1、S2．．．連接表面
W1 ．．．寬度

Claims (19)

  1. 一種半導體封裝件，包括：一基板單元，包括：一上表面；一下表面；一側表面，鄰近該基板單元之一周圍(periphery)配置，且延伸於該基板單元之該上表面與該下表面之間，該基板單元之該側表面係實質上為平面；以及一接地元件，鄰近該基板單元之該周圍配置，並從該基板單元之該上表面延伸至該基板單元之該下表面，該接地元件之上表面與該基板單元之該上表面對齊，該接地元件係對應於一內部接地導孔之一餘留部(remnant)並包括一連接表面，該連接表面從鄰近於該基板單元之該側表面暴露出來，以作為電性連接之用；一半導體元件，鄰近該基板單元之該上表面配置，且該半導體元件電性連接於該基板單元；一封膠體，鄰近該基板單元之該上表面配置，且該封膠體係覆蓋該半導體元件，該封膠體包括複數個外部表面，該些外部表面包括一側表面，該封膠體之該側表面係實質上對齊於該基板單元之該側表面；以及一電磁干擾防護罩，鄰近該封膠體之該些外部表面配置，且電性連接於該接地元件之該連接表面；其中，該接地元件提供一電性通道(electrical pathway)，以將該電磁干擾防護罩上的電磁放射 (electromagnetic emission)放電至接地端；其中，該餘留部包括一第一導孔墊餘留部、一第二導孔墊餘留部及一電鍍通道餘留部，該電鍍通道餘留部延伸於該第一導孔墊餘留部與該第二導孔墊餘留部之間，且該第一導孔墊餘留部的外徑及該第二導孔墊餘留部的外徑大於該電鍍通道餘留部的外徑。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中該接地元件係部分地延伸於該基板元件之該上表面與該下表面之間，以致該接地元件之一高度係小於該基板單元之一厚度。
  3. 如申請專利範圍第2項所述之半導體封裝件，其中該基板單元包括一對內部接電層，且該接地元件係延伸於該對內部接地層之間。
  4. 如申請專利範圍第3項所述之半導體封裝件，其中該對內部接地層係配置於該基板單元之該上表面與該下表面之間。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中該接地元件之一高度介於0.1公厘(mm)至1.6mm，且該接地元件之一寬度介於75微米(μm)至275μm。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中該電磁干擾防護罩包括一側部，且該側部沿著該基板單元之該側表面延伸。
  7. 如申請專利範圍第6項所述之半導體封裝件，其中該側部之一下端實質上對齊於該基板單元之該下表 面。
  8. 一種半導體封裝件，包括：一基板單元，包括：一第一表面；一相對於該第一表面之第二表面；一導電層，配置於該基板單元之該第一表面與該第二表面之間；及一接地元件，從該基板單元之該第一表面延伸至該基板單元之該第二表面，並連接於該導電層，該接地元件之表面與該基板單元之該第一表面對齊，該接地元件包括一側表面，該側表面鄰近於該基板單元之一周圍配置；一半導體元件，鄰近於該基板單元之該第一表面配置，且該半導體元件電性連接至該基板單元；一封膠體，鄰近於該基板單元之該第一表面配置並覆蓋該半導體元件，該封膠體包括複數個外部表面；以及一電磁干擾防護罩，鄰近於該封裝膠體之該些外部表面配置並電性連接至該接地元件之該側表面；其中，該半導體封裝件之橫向輪廓實質上為平面，且實質上垂直於該基板單元之該第二表面；其中，該接地元件包括一第一導孔墊餘留部、一第二導孔墊餘留部及一電鍍通道餘留部，該電鍍通道餘留部延伸於該第一導孔墊餘留部與該第二導孔墊餘留部之間，且該第一導孔墊餘留部的外徑及該第二導孔墊餘留 部的外徑大於該電鍍通道餘留部的外徑。
  9. 如申請專利範圍第8項所述之半導體封裝件，其中該第一導孔墊餘留部鄰近該基板單元之該導電層配置，且該第二導孔墊餘留部鄰近該基板單元之該第二表面配置。
  10. 如申請專利範圍第8項所述之半導體封裝件，其中該基板單元更包括一側表面，該側表面延伸於該基板單元之該第一表面與該第二表面之間，且該基板單元之該側表面實質上為平面，且實質上垂直於該基板單元之該第二表面，該接地元件之該側表面從鄰近該基板單元之該側表面暴露出來，以作為電性連接之用。
  11. 如申請專利範圍第10項所述之半導體封裝件，其中該封膠體之該些外部表面包括一側表面，該封膠體之該側表面實質上對齊於該基板單元之該側表面。
  12. 如申請專利範圍第8項所述之半導體封裝件，其中該電磁干擾防護罩為一全覆蓋(conformal)防護罩，該全覆蓋防護罩包括鋁、銅、鉻、錫、金、銀、不鏽鋼及鎳中至少一者。
  13. 如申請專利範圍第8項所述之半導體封裝件，其中該電磁干擾防護罩包括一第一層結構及一第二層結構，該第二層結構鄰近該第一層結構配置。
  14. 如申請專利範圍第13項所述之半導體封裝件，其中該第一層結構及該第二層結構包括不同之導電材料。
  15. 如申請專利範圍第8項所述之半導體封裝件， 其中該電磁干擾防護罩之一厚度介於1μm至50μm。
  16. 一種半導體封裝件之形成方法，該形成方法包括：提供一基板，該基板包括一上表面、一下表面及複數個接地導孔，該些接地導孔從該基板之該上表面延伸至該基板之該下表面，且各些接地導孔的上表面與該基板之該上表面對齊且包括一上導孔墊、一下導孔墊及一電鍍通道，該電鍍通道延伸於該上導孔墊與該下導孔墊之間，且該上導孔墊的外徑及該下導孔墊的外徑大於該電鍍通道的外徑；電性連接一半導體元件與該基板之該上表面；形成一封膠材料(molding material)於該基板之該上表面，藉以形成一封膠結構(molded structure)，且該封膠結構係覆蓋該半導體元件；形成複數個切割狹縫，該些切割狹縫係貫穿該封膠結構及該基板，該些切割狹縫對齊於該基板，使得(a)該基板被分離成一基板單元；(b)該封膠結構被分離成一封膠體，該封膠體鄰近該基板單元配置，且該封膠體包括複數個外部表面；以及(c)複數個接地元件鄰近該基板單元之一周圍配置，該些接地元件對應於該些接地導孔的餘留部，各該些接地元件包括一暴露的連接表面；以及形成一電磁干擾塗層於該封膠體之該些外部表面及該些接地元件之該些連接表面，以形成一電磁干擾防護罩。
  17. 如申請專利範圍第16項所述之形成方法，更包括：固定該基板之該下表面於一膠帶上；其中，於形成該些切割狹縫之該步驟中，該些切割狹縫係貫穿部份之該膠帶。
  18. 如申請專利範圍第16項所述之形成方法，其中該基板單元包括一側表面，該封膠體之該些外部表面包括一側表面，且於形成該些切割狹縫之該步驟中，該封膠體之該側表面係實質上對齊於該基板單元之該側表面。
  19. 如申請專利範圍第16項所述之形成方法，其中該些切割狹縫中至少一者之一寬度介於100μm至600μm。
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