CN101635281B - 具有电磁干扰防护体的半导体封装件及其形成方法 - Google Patents

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Abstract

一种具有电磁干扰防护体的半导体封装件及其形成方法。在一实施例中，半导体封装件包括一基板单元、一接地组件、一半导体组件、一封装体及一电磁干扰防护体。基板单元定义出一邻近于基板单元的周边设置的切除部。接地组件设置于切除部且延伸于基板单元的上表面与下表面之间。半导体组件邻近基板单元的上表面设置并电性连接基板单元。封装体邻近基板单元的上表面设置并覆盖半导体组件及接地组件。电磁干扰防护体电性连接接地组件的连接面，经由接地组件提供一电性路径以将电磁干扰防护体上的电磁放射放电至接地端。

Description

具有电磁干扰防护体的半导体封装件及其形成方法
技术领域
本发明是有关于一种半导体封装件，且特别是有关于一种具有电磁干扰防护体(electromagnetic interference shielding，EMI shielding)的半导体封装件。
背景技术
受到提升工艺速度及尺寸缩小化的需求，半导体组件变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时，半导体组件的特性也出现问题。特别是指，较高的工作时脉(clock speed)在信号电平(signal level)之间导致更频繁的转态(transition)，因而导致在高频下或短波下的较高强度的电磁放射(electromagneticemission)。电磁放射可以从半导体组件及邻近的半导体组件开始辐射。假如邻近的半导体组件的电磁放射的强度较高，此电磁放射负面地影响半导体组件的运作，请参考与电磁干扰(electromagnetic interference，EMI)有关的资料。若整个电子系统内具有高密度分布的半导体组件，则半导体组件之间的电磁干扰更显严重。
一种降低EMI的方法是，将一组半导体封装件内的半导体组件屏蔽(shield)起来。特别一提的是，由电子传导壳体或盖体与半导体封装件以外部接地的方式来完成屏蔽。当来自于半导体封装件内部的电磁放射作用在壳体的内表面时，至少部份的电磁放射的可被电性短路(short)，以降低电磁放射的程度，避免电磁放射通过壳体而负面地影响邻近的半导体组件的运作。相似地，当来自于邻近的半导体组件的电磁放射作用在壳体的外表面时，一可降低半导体封装件内半导体组件的电磁干扰的电性短路发生。
然而，可降低EMI的电性传导壳体带来许多缺点。特别是在习知技术中，壳体通过黏贴(adhesive)与半导体封装件的外部连接。不幸地，由于黏贴方式易受温度、湿度及其它环境条件影响，使壳体容易剥离。此外，当连接壳体至半导体封装件时，壳体的大小与外型及半导体封装件的大小与外型只有在较精准的公差级数下才能匹配。因此壳体与半导体封装件的加工尺寸、外型及组合精度使得制造成本及工时增加。且，因为加工尺寸及外型的关系，不同的半导体封装件的尺寸及外型，可能需要不同的壳体。如此，为了容纳不同的半导体封装件，更增加了制造成本及工时。
为了改善习知问题，有必要提升半导体封装件及相关方法的发展。
发明内容
本发明的一方面关于具有电磁干扰防护体的半导体封装件。在一实施例中，半导体封装件包括一基板单元、一接地组件(grounding element)、一半导体组件、一封装体及一电磁干扰防护体。基板单元具有一上表面、一下表面及一邻近基板单元的一周边设置的侧面。基板单元定义出一邻近于基板单元的周边设置的切除部。接地组件设置于切除部且且至少部分地延伸于基板单元的上表面与下表面之间。接地组件具有一连接面，其邻近于基板单元的侧面设置。半导体组件邻近基板单元的上表面设置并电性连接基板单元。封装体邻近基板单元的上表面设置并覆盖半导体组件及接地组件，以使接地组件的连接面暴露出来，以作为电性连接之用。封装体具有数个外表面，外表面包括一侧面，封装体的侧面实质上与基板单元的侧面切齐。电磁干扰防护体邻近封装体的外表面设置并电性连接接地组件的连接面。其中，接地组件提供一电性路径(electrical pathway)以将电磁干扰防护体上的电磁放射放电至接地端。
在另一实施例中，半导体封装件包括一基板单元、一接地组件、一半导体组件、一封装体及一电磁干扰防护体。基板单元具有相对的一第一表面与一第二表面。接地组件至少部分地延伸于第一表面与第二表面之间。接地组件对应至一接地柱(grounding post)的余留部分并具有一邻近于基板单元的一周边设置的连接面。半导体组件邻近基板单元的第一表面设置并电性连接基板单元。封装体邻近基板单元的第一表面设置并覆盖半导体组件及接地组件，以使接地组件的连接面暴露出来，以作为电性连接之用。封装体具有数个外表面。电磁干扰防护体邻近封装体的外表面设置并电性连接接地组件的连接面。其中，接地组件提供一电性路径以将电磁干扰防护体上的电磁放射放电至接地端。
本发明的另一方面关于一具有电磁干扰防护体的半导体封装件的形成方法。在一实施例中，一方法包括以下步骤。提供一基板，基板具有一上表面、一下表面及数个开孔、开孔至少部分地延伸于上表面与下表面之间；电性连接一半导体组件至基板的上表面；设置一电性传导材料至开孔，以形成对应于开孔的数个接地柱；设置一封装材料至基板的上表面，以形成一封装结构(molded structure)。封装结构覆盖接地柱及半导体组件；形成数个切割槽(cutting slit)，切割槽通过封装结构及基板。切割槽与基板切齐，以使(a)基板被切割成一基板单元、(b)封装结构被切割成一邻近于基板单元设置的封装体，封装体具有数个外表面以及(c)接地柱的余留部份对应至邻近于基板单元的一周边设置的数个接地组件。每个接地组件具有一暴露出的连接面；形成一电磁干扰防护体，电磁干扰防护体邻近于封装体的外表面及接地组件的连接面。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1绘示依照本发明的一实施例的半导体封装件的剖视图。
图2绘示图1中半导体封装件的部份放大示意图。
图3绘示依照本发明另一实施例的半导体封装件的示意图。
图4A至4F绘示依照本发明的一实施例的半导体封装件的形成方法示意图。
图5A及5B绘示依照本发明的基板的上视图。
图6绘示依照本发明一实施例的半导体封装件的形成方法示意图。
主要组件符号说明：
100、300：半导体封装件
102：基板单元
104、414、606：上表面
106、416：下表面
108a、108b、108c、304：半导体组件
110a、110b、110c、110d、110e：电性连接部
112：焊线
114：封装体
116a、116b：切除部
118a、118b、302a、302b：接地组件
120、122、142、144：侧面
124：电磁干扰防护体
126：上方部
128：侧向部
200：内层结构
202：外层结构
400、600：基板
402a、402b、410a、410b、500c、500d：开孔
404：电性传导材料
406：供应器
408：模板
412a、412b：接地柱
418：封装材料
420、604：黏胶膜
422、608：切割锯
424a、424b：切割槽
426：载体
430、602：封装结构
502a、502b：基准标记
H1、H2、H3、H4：高度
S1、S1′、S2、S2′：连接面
W1、W2、W3、W4：宽度
具体实施方式
以下的阐述应用至依照本发明的一些实施例。以下详细说明该些阐述。
此处所用的单数型态”一”及”该”也意图包括数个型态，除非文中清楚指明不是。例如，若提及一接地组件，表示也包含数个接地组件，除非文中清楚指明不是。
此处所用的”组”表示一或多个组件的集合。例如，一组层结构可包含单层结构或多层结构。一组中的组件可以是指该组的成员。一组中的组件可以相同或不同的。在一些例子中，一组中的组件可具有一或多个共同特征。
此处所用的”邻近”表示接近或连接在一起。相邻的组件可以互相分开或直接互相连接。在一些例子中，相邻的组件可以指互相连接或彼此间一体成型的组件。
此处所用的”内部”、”外部”、”在...上”、”往上地”、”在...之下”、”往下地”、”垂直”、”侧面”、”侧面地”表示数个组件之间的相关位置。例如，该些相关位置依据图标而定而非指制造或使用时，此些组件的特定方位。
此处所用的”连接”表示一操作上的耦接(coupling)或连结(linking)。连接的组件可指为直接互相连接或间接连接，间接连接例如通过另一组件作间接连接。
此处所用的”实质上”表示一相当重要的程度或范围。当”实质上”发生一事件或状况时，指该事件或该状况精确地发生或该事件或该状况以甚接近的程度发生。例如，此处所提及的制造过程中的典型公差等级。
此处所用的”电性传导(electrical conductive)”及”导电性(electricalconductivity)”表示传输电流的能力。电性传导材料传统上指些微或甚至不会阻碍电流流动的材料。电导率(conductivity)的量测以西门子/公尺(S·m-1)为单位。一般而言，一电性传导材料指具有大于104 S·m-1的电导率的材料，例如电导率至少约105S·m-1或至少约106 S·m-1的材料。材料的电导率可随温度改变，除非有特别指明，不然材料的电导率指室温下的电导率。
请参照图1，其绘示依照本发明的一实施例的半导体封装件的剖视图。在本实施例中，半导体封装件100的侧面实质上平面并具有一实质上呈直角的方位，以定义出一实质上绕着半导体封装件100的整个周边延伸的侧面轮廓(lateral profile)。该呈直角的侧面轮廓可降低或缩小半导体封装件100的接脚面积(footprint area)，此有助于缩小整个半导体封装件的尺寸。然而，半导体封装件100的侧面轮廓可以是多种外型，例如曲面、倾斜面、阶梯面或粗糙结构(roughly textured)。
如图1所示，半导体封装件100包括一基板单元102，其具有一上表面(uppersurface)104、一下表面(lower surface)106及邻近于基板单元102的侧边设置的侧面142及144。在本实施例中，侧面142及144实质上为平面并具有一实质上与上表面104或下表面106呈直角的方位。在其它实施例中，侧面142及144的外型及方位也可以有不同变化。基板单元102可通过多种方法完成并具有于上表面104与下表面106之间提供电性路径(electrical pathway)的电性连接机制。电性连接机制例如是一组电性传导层，其被包含在一组介电层(dielectric layer)内。电性传导层可通过内部贯孔而互相连接，且其内可插入一由适当的树脂所制成的基板中间层(core)。该适当的树脂例如是由双马来亚醯胺(bismaleimide)及三氮杂苯(triazine)所组成的树脂或由环氧树脂(epoxy)及聚氧化丙烯(polyphenylene oxide)所组成的树脂。举例来说，基板单元102可以包含一实质上板状中间层(slab-shapedcore)，其被设置于一组邻近中间层(core)的上表面的电性传导层与另一组邻近中间层(core)的下表面的电性传导层之间。对于某些实施态样，基板单元102的厚度，即基板单元102的上表面104与下表面106间的距离可介于约0.3毫米(mm)至约3mm之间。例如，从约1.5mm至2.5mm或从约1.7mm至2.3mm。虽然未绘示于图1，一绿漆(solder mask)层可邻近于基板单元102的上表面104与下表面106的一者或二者设置。
在本实施例中，基板单元102具有一切除部(cut-out portion)116a及116b，其邻近于基板单元102的周边(periphery)设置并延伸于基板单元102的上表面104与下表面106之间。接地组件118a及118b分别设置于切除部116a与116b。值得一提的是，接地组件118a及118b实质上设置于基板单元102的周边并分别邻近于侧面142及144设置。接地组件118a及118b连接至基板单元102内的电性连接机制以提供电性路径以降低EMI。如图1所示，接地组件118a及118b实质上填满由切除部116a与116b所定义出的凹穴而形成细长结构，细长结构即为后续的切割工艺后所余留下的接地柱。如图1所示，任一接地组件118a及118b包含一底端(lower end)及一顶端(upper end)，该底端实质上与基板单元102的下表面106切齐或与基板单元102的下表面106共面。该顶端往上地延伸至超过基板单元102的上表面104。然而，在其它实施态样中，接地组件118a及118b的范围亦可以是其它变化。
接地组件118a及118b分别包含连接面(connection surface)S1及S2，其为面向半导体封装件100的内部的侧面且实质上暴露于基板单元102的周边，以作为电性连接之用。如图1所示，连接面S1及S2实质上为平面并具有一实质上与上表面104或下表面106呈直角的方位。在其它实施态样中，连接面S1及S2可以是曲面、倾斜面、阶梯面或粗糙结构。或者，连接面S1及S2实质上分别与侧面142及144切齐或实质上分别与侧面142及144共面。接地组件118a及118b由金属合金、具有金属的金相(matrix)、一散布有金属合金的结构或另一适当的电性传导材料所形成。在某些实施例中，接地组件118a及118b的高度H1，即接地组件118a及118b的垂直延伸部分介于约0.5mm至约3.2mm间。例如，从约1.7mm至约2.7mm，或者，从约1.9mm至约2.5mm。而接地组件118a及118b的宽度W1，即接地组件118a及118b的侧向延伸部分介于约0.05mm至约1.5mm之间。例如，从约0.1mm至约0.7mm，或者，从约0.1mm至约0.4mm。任一连接面S1及S2的面积可介于约0.2mm2至约10mm2之间。例如，从约0.9mm2至约4.1mm2，或从约1.3mm2至约3.3mm2。较大的连接面S1及S2的面积有助于提升电性连接的可靠度及效率，以降低EMI。
如图1所示，半导体封装件100更包含半导体组件108a、108b及108c，其邻近基板单元102的上表面104设置，以及电性连接部110a、110b、110c、110d及110e，其邻近基板单元102的下表面106设置。半导体组件108a通过一组焊线(wire)打线连接(wore-bonded)至基板单元102，该组焊线由金(gold)或另一适当的电性传导材料所制成。并且，半导体组件108b及108c以表面接触的方式固接至基板单元102。在本实施例中，半导体组件108b及108c可以是被动组件，例如是电组、电容或电感时，而半导体组件108a可以是一半导体芯片。电性连接部110a、110b、110c、110d及110e提供半导体封装件100的输出及输入的电性连接。并且，电性连接部110a、110b、110c、110d及110e中至少一部份通过基板单元102内的电性连接机制，电性连接至半导体组件108a、108b及108c。在本实施例中，电性连接部110a、110b、110c、110d及110e中至少一者为接地电性连接部，且通过基板单元102内的电性连接机制，电性连接至接地组件118a及118b。虽然图1绘示三个半导体组件，在其它实施态样中，半导体组件的数量也可以是更多或更少。并且，半导体组件可以是主动组件、任何被动组件或主动组件及被动组件的组合。在其它实施态样中，电性连接部的数量也可以与图1不同。
请继续参照图1，半导体封装件100更包括封装体114，其邻近基板单元102的上表面104设置并与基板单元102连接。封装体114实质上覆盖或密封接地组件118a及118b、半导体组件108a、108b及108c及焊线112，以提供机械稳定性(mechanical stability)及抗氧化、抗湿气及对抗其它环境侵害的作用。封装体114由封装材料所制成且具有数个外表面，例如是侧面120及122，其邻近于封装体114的侧面。在本实施例中，侧面120及122实质上为平面并具有一实质上与上表面104或下表面106呈直角的方位。侧面120及122亦可为曲面、倾斜面、阶梯面或粗糙结构。此外，侧面120及122实质上分别与连接面S1及S2切齐或分别与连接面S1及S2共面。特别一提的是，当侧面120及122与连接面S1及S2切齐时，例如是切除连接面S1及S2被封装体114覆盖的部份，可使连接面S1及S2暴露出来，以作为电性连接之用。另外，侧面120及122的外型及侧面120及122与连接面S1及S2的切齐方式也可以不同于图1。
半导体封装件100更包括一电磁干扰防护体124，其邻近封装体114的外表面、接地组件118a及118b的连接面S1、S2及基板单元102的侧面142及144设置。电磁干扰防护体由电性传导材料所制成且实质上环绕半导体封装件100内的半导体组件108a、108b及108c，以提供对EMI的防护作用。在本实施例中，电磁干扰防护体124包含一上方部(upper portion)126及一侧向部(lateral portion)128，其实质上环绕着封装体114的整个外缘延伸并定义出半导体封装件100的垂直轮廓。如图1所示，侧向部128从上方部126往下地沿着基板单元102的侧面142及144延伸且侧向部128具有一底端，该底端实质上与基板单元102的下表面106切齐或与基板单元102的下表面106共面。然而，侧向部128的延伸范围及其底端与下表面106的切齐方式也可以是其它态样。
如图1所示，电磁干扰防护体通过连接面S1及S2电性连接至接地组件118a及118b。当电磁放射从半导体封装件100的内部冲击电磁干扰防护体124时，至少部份的电磁放射可通过接地组件118a及118b有效地放电至接地端，以降低通过电磁干扰防护体124的电磁放射的强度及降低对邻近的半导体组件的影响程度。相似地，当来自于邻近的半导体组件的电磁放射冲击到电磁干扰防护体124时，一相似的接地放电效果发生，以降低对半导体组件108a、108b及108c产生的电磁干扰。在操作的过程中，半导体封装件100可设置于一电路板(Printed circuit board，PCB)且通过电性连接部110a、110b、110c、110d及110e与PCB电性连接。如前述，电性连接部110a、110b、110c、110d及110e中至少一者为接地电性连接部，该接地电性连接部电性连接至电路板的接地电压。电磁放射通过电磁干扰防护体124放电至接地端，该电磁放射经过一包括接地组件118a、接地组件118b及基板单元102的电性连接机制及接地电性连接部的电性路径。由于接地组件118a及118b的底端实质上与基板单元102的下表面106切齐并电性连接至PCB的接地电压，通过此电性路径，可将电磁放射放电至接地端。
在本实施例中，电磁干扰防护体124为一全覆盖(conformal)防护体为一组涂布体、层结构或薄膜的形式，此有助于电磁干扰防护体124在不需要使用黏结方式的情况下，邻近或直接形成于半导体封装件100的外部，以增进可靠度及抗氧化、抗湿气及对抗其它环境侵害的作用。此外，由于电磁干扰防护体124的全覆盖(conformal)特性，使相似的电磁干扰防护体及相似的制造过程可轻易地应用至不同尺寸及外型的半导体封装件，以使在容纳不同的半导体封装件时可降低制造成本及时间。在其它实施例中，电磁干扰防护体124的厚度可介于约1微米(μm)至约500μm之间，例如是从约1μm至约200μm、从约1μm至约100μm、从约10μm至约100μm、从约1μm至约50μm或从约1μm至约10μm。相较于习知的例子，厚度如此薄的电磁干扰防护体124使半导体封装件整体尺寸缩小，此为本实施例的优点之一。
如图2所示，其绘示图1中半导体封装件100的部份放大示意图。特别一提的是，图2绘示邻近封装体114设置的电磁干扰防护体124的一实施态样。
如图2所示，电磁干扰防护体124为多层结构且包含一内层结构200及一外层结构202。内层结构200邻近封装体114设置的内层结构200，而外层结构202邻近内层结构200设置且暴露于半导体封装件100的外部。一般而言，内层结构200与外层结构202中的每一者可由金属、金属合金、具有金属的金相或一散布有金属合金的结构或其它适当的电性传导材料所制成。举例来说，内层结构200与外层结构202中的每一者可由铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成。内层结构200与外层结构202可由相同的电性传导材料或相异的电性传导材料所制成。举例来说，内层结构200与外层结构202可皆由金属，例如是镍所制成。在其它实施例中，内层结构200与外层结构202可各别由相异的电性传导材料所制成，以提供互补的功能。举例来说，内层结构200可由一具有高电性传导率的金属，例如是铝、铜、金或银所制成，以提供电磁放射防护功能，在此情况下，外层结构202可由一低电性传导率的金属，例如是镍所制成，以保护内层结构200免于受到氧化、湿气及其它环境因子的侵害。此外，外层结构202也可同时提供保护功能及电磁放射防护的功能。虽然图2绘示双层结构，然其它实施态样中亦可为多于或少于双层的结构。
图3绘示依照本发明另一实施例的半导体封装件300的示意图。半导体封装件300采用相似于前述的图1的半导体封装件100的技术手段，在此便不再赘述。
如图3所示，半导体封装件300包含接地组件302a及302b，其分别设置于基板单元102的切除部116a及116b。接地组件302a及302b实质上填满由切除部116a及116b所定义出的凹穴而形成接地用的柱状外型，且接地组件302a及302b中的每一者具有一底端，该底端实质上与基板单元102的下表面106切齐或与基板单元102的下表面106共面。在本实施例中，接地组件302a及302b中的每一者亦具有一顶端，该顶端实质上与基板单元102的上表面104切齐或与基板单元102的上表面104共面。然而，在其它实施例中，接地组件302a及302b的范围也可以是其它变化。在一实施例中，接地组件302a及302b的高度H2可实质上与基板单元102的厚度相匹配，例如从约1.5mm至约2.5mm或约1.7mm至约2.3mm。接地组件302a及302b的宽度W2可介于约0.05mm至约1.5mm之间，例如是从约0.1mm至约0.7mm或从约0.1mm至约0.4mm。连接面S1’及S2’的面积可介于约0.1mm2至约9mm2之间。例如，从约0.8mm2至3.8mm2，或从约1.2mm2至3mm2。较大的连接面S1’及S2’的面积有助于提升电性连接的可靠度及效率，以降低EMI。
如图3所示，半导体封装件300亦包含一半导体组件304，半导体组件304为一半导体芯片且邻近基板单元102的上表面104设置。在本实施例中，半导体组件304为一结合至基板单元102的上表面104的覆晶式芯片(flip chip)。例如，半导体组件304可通过一组锡铅凸块(solder bump)结合至基板单元102。或者，半导体组件304也可通过另一技术手段，例如是通过打线结合(wire-bonding)技术与基板单元102结合。
图4A至4F绘示依照本发明的一实施例的半导体封装件的形成方法示意图。以下的形成方法以图1的半导体封装件100为例作说明。然而，形成方法亦可应用于其它半导体封装件，例如是图3的半导体封装件300。
如图4A所示的基板400，其包含基板单元102及开孔402a及402b，开孔402a及402b邻近基板单元102的周边设置。如图4A所示，开孔402a及402b为延伸于基板400的上表面414与基板400的下表面416之间的信道(channel)或孔洞(hole)。然而，在其它实施态样中，开孔402a及402b亦可为其它变化。在本实施例中，开孔402a及402b为圆柱形信道，其具有邻近于上表面414及下表面416中实质上呈圆形的开口。开孔402a及402b也可以是多种形状种类中的任何一种。该多种形状种类例如是其它种类的圆柱形(cylindrical shape)以及非圆柱型(non-cylindrical shape)。该其它种类的圆柱形例如是椭圆柱形(elliptic cylindricalshape)、正方柱形(square cylindrical shape)及矩形柱形(rectangular cylindricalshape)，该非圆柱型例如是锥形(cone)、漏斗形(funnel)及其它渐缩外形(taperedshape)。开孔402a及402b的侧面轮廓可以是曲面或其它外形。在一实施例中，开孔402a及402b的高度H3可实质上与基板单元102的厚度相匹配，高度H3可介于约0.3mm至约3mm之间，例如是从约1.5mm至约2.5mm或从约1.7mm至约2.3mm。开孔402a及402b的宽度W3可实质上与基板单元102的厚度相匹配，宽度W3可介于约0.3mm至约3mm之间，例如是从约0.5mm至约1.5mm或从约0.7mm至约1.3mm。若开孔402a及402b的剖面是不均匀的，宽度W3可与沿直角方向上延伸的侧面长度的平均值相对应。开孔402a及402b可由任何方法制成，例如是化学蚀刻(chemical etching)、激光钻孔或机械加工。
为了提升生产量，基板400包含多个基板单元，在一适当的工艺方法中，包含多个基板单元的基板400仍可快速地被制造。图5A及5B绘示依照本发明的基板400的上视图。图5A绘示基板400呈带形(strip-type)的示意图。在多个基板单元，其中包含有基板单元102，可呈直线地连续被排列。图5B绘示基板400呈数组形(array-type)的示意图。多个基板单元沿着二维方向排列。在本实施例中，四个开孔邻近每个基板单元的周边设置。开孔402a及402b与开孔500c及500d各别地邻近基板单元102中的转角设置。然而，在其它实施例中，开孔在基板单元上的数目及其位置也可以有其它不同的变化。在图5A及5B中，基准标记(fiducialmark)502a及502b邻近基板400的周边设置，以利制造过程中的定位。值得一提的是，基准标记有利于切割工艺(singulation)中的定位。
请回到图4A，半导体组件108a、108b及108c邻近基板400的上表面414设置并电性连接至基板单元102。特别一提，半导体组件108a以打线方式与基板单元电性连接，而半导体组件108b及108c以表面接触的方式固接至基板单元102。
如图4B所示，基板400与半导体组件108a、108b及108c被倒置，且一电性传导材料404设置于开孔402a及402b。电性传导材料404可包含金属、金属合金、具有金属的金相、一散布有金属合金的结构或另一适当的电性传导材料所形成。举例来说，电性传导材料404可包含一锡球(solder)，其由多种易熔金属合金中任一种所制成，该多种易熔金属合金的熔点介于约90℃至约450℃之间，例如是锡银铜合金(tin-silver-copper alloy)、含铋合金(bismuth-containing alloy)及含锑合金(antimony-containing alloy)。在另一实施例中，电性传导材料404可包含电性传导黏结剂(electrically conductive adhesive)，其由多种具有电性传导填充剂的树脂中任一种所制成。适当的树脂包含环氧树脂(epoxy-based resin)及硅氧树脂(silicone-based resin)，而适当的电性传导填充剂包含银填充剂及碳填充剂。
在本实施例中，网板印刷(screen printing)技术可用来涂布电性传导材料404。一供应器(dispenser)406设置于一包含开孔410a及410b的模板(stencil)408的一侧。模板408的开孔410a及410b实值上对齐基板400的开孔402a及402b，以使电性传导材料404选择性地被涂布于开孔402a及402b。虽然图4B绘示一个供应器，然亦可设置有多个供应器，以增加生产量。
电性传导材料404一涂布后，电性传导材料404随即回焊(reflow)，例如将温度升高至接近或高于电性传导材料404的熔点。如此，通过毛细现象的作用(capillary effect)，电性传导材料404往下流进开孔402a及402b，如图4B所示。一旦电性传导材料404充份地流进开孔402a及402b后，可将温度降低至低于电性传导材料404的熔点，以使电性传导材料404硬化或固化。
请参照图4C，固化的电性传导材料404形成接地柱412a及412b，其实质上填满由开孔402a及402b所定义的凹穴而形成细长结构。开孔402a及402b中每一者的一端实质上与基板400的下表面416切齐或与基板400的下表面416共面，开孔402a及402b中每一者的另一端往下地延伸至超过基板400的上表面414。然而，在其它实施例中，接地柱412a及412b亦可为其它变化。在一实施例中，接地柱412a及412b的高度H4可介于约0.5mm至约3.2mm之间。例如，从约1.7mm至约2.7mm或从约1.9mm至约2.5mm。接地柱412a及412b的宽度W4可介于约0.3mm至约3mm之间。例如，从约0.5mm至约1.5mm，或从约0.7mm至约1.3mm。在其它实施例，例如于图3的半导体封装件300中，接地柱412a及412b的高度H4可介于约0.3mm至约3mm之间，例如，从约1.5mm至约2.5mm或约1.7mm至约2.3mm。而接地柱412a及412b的宽度W4可介于约0.3mm至约3mm之间。例如，从约0.5mm至约1.5mm或从约0.7mm至约1.3mm。若接地柱412a及412b具有不均匀剖面，宽度W4可与沿着直角方向上的侧面长度的平均值相对应。
如图4D所示，图4D的基板400与半导体组件108a、108b及108c被倒置回原本的直立方位。封装材料418设置于基板400的上表面414，以实质上覆盖或密封接地柱412a及412b、半导体组件108a、108b及108c以及焊线112。封装材料418可包括例如一酚醛清漆树脂(Novolac Resin)、一环氧树脂(epoxy-based resin)、一硅氧树脂(silicone-based resin)或其它适当的封装材料。该其它适当的填充剂可包含例如是粉状二氧化硅(SiO2)。封装材料418可应用于多种封装技术，例如压缩成形(compression molding)、射出成形(injection molding)及转移成形(transfermolding)中的任一种。一旦封装材料418设置于基板400后，可将温度降低至低于封装材料418的熔点，以使封装材料418硬化或固化而形成一封装结构430。
如图4E所示，基板400与封装结构430被倒置，接着邻近于一黏胶膜(tape)420设置，黏胶膜420可为一单侧或双侧具有黏性的黏胶膜。接下来，从基板400的下表面416切割基板400(呈倒置方位(inverted orientation)的姿态)。如此的切割方式称为”背面(back-side)”切割。如图4E所示，背面切割由一切割锯(saw)422执行，以形成切割槽424a及424b。特别一提的是，切割槽424a及424b往下地延伸并完全贯穿基板400、封装结构430(呈倒置方位的姿态)及部份的黏胶膜420，以将基板400及封装结构430切割成数个包含基板单元102及封装体114的分离单元。因为基板400及封装结构430在任何位置都能于一次的切割中切割出子单元。故，背面切割属于全穿切割(full-cut singulation)而非多道切割(multiplesingulation)，多道切割例如是半穿切割(half-cut singulation)。采用全穿切割可提升生产量，以降低切割的次数及相关的工时。此外，通过提升基板400的使用率，制造成本得以降低，且通过降低因切割锯的问题所造成的不良率，整体的生产率得以提升。如图4E所示，在背面切割方式中，黏胶膜420设置于基板单元102及封装体114及相邻的基板单元及封装体。
如图4E所示，切割锯422侧向地设置且实质上对齐每个设置于对应的开孔的接地柱，以形成切割槽，切割槽将接地柱分割成二个接地组件且将开孔分割成二个切除部。如此，接地组件118a及118b形成并分别对应至切除部116a及116b。接地组件118a及118b分别包含连接面S1及S2，连接面S1及S2暴露于基板单元102的周边环绕部位。在切割基板单元102的周边的过程中，切割锯422的对准情况如图5A及5B所示，切割锯422沿着对应至切割槽的虚线进行切割。当形成切割槽时，基准标记提供切割锯422在基板400上一适当的对准，该基准标记例如是基准标记502a及502b。在一实施例中，切割槽424a及424b(有时被称为一全穿切宽度(full-cut width)或全穿切信道(full-cut sawing street)中每一者的宽度C1可介于约100μm至约600μm之间，例如是从约200μm至约400μm或从约250μm至约350μm。然而，在其它实施例中，宽度C1也可以是其它变化。例如，宽度C1也可与接地柱412a及412b的宽度W4相关，如C1＜W4。
请参照图4F，图4F的基板单元102与封装体114倒置回原本的直立方位且邻近一载体426设置。电磁干扰防护体124邻近暴露的表面设置，该暴露的表面包含封装体114的外表面、接地组件118a及118b的连接面S1及S2及基板单元102的侧面142及144，以形成半导体封装件100。电磁干扰防护体124的制成可采用多种涂布技术中任一种完成。例如，通过化学蒸镀(Chemical Vapor Deposition，CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)，以形成一组层结构或薄膜。举例来说，电磁干扰防护体124可包含一通过无电镀法制成的镍金属单层结构，其厚度至少约5μm，例如从约5μm至约50μm或从约5μm至约10μm。若电磁干扰防护体124为多层结构，不同的层结构的形成可采用相同的技术或相异技术完成。举例来说，可通过无电镀技术形成一材质为铜的内层结构，及可通过无电镀技术或电镀技术形成一材质为镍的外层结构。在另一实施例中，通过溅镀或无电镀技术形成一材质为铜的内层结构(作为基底用途)及通过溅镀技术形成一材质为不锈钢、镍或铜的外层结构(作为抗氧化用途)。该内层结构的厚度至少约1μm，例如从约1μm至约50μm或从约1μm至约10μm。该外层结构的厚度不大于约1μm，例如从约0.01μm至约1μm或从约0.01μm至约0.1μm。在这些实施例中，被电磁干扰防护体124涂布的表面可先进行预处理，以增进外层结构及内层结构的成形性。该预处理包含表面粗糙化(surface roughening)及形成种子层(seed layer)。该表面粗糙化可采用如化学蚀刻(chemical etching)或机械磨损(mechanicalabrasion)的技术形成，而该种子层可采用例如是无电镀技术形成。
图6绘示依照本发明一实施例的半导体封装件的形成方法示意图。以下的形成方法以图1的半导体封装件100为例作说明。然而，形成方法亦可应用于其它半导体封装件，例如是图3的半导体封装件300。此外，形成方法中与图4A至4F相似的技术手段，在此不再赘述。
如图6所示，一基板600与封装结构602邻近一黏胶膜604设置。黏胶膜604可为一单侧或双侧具有黏性的黏胶膜。接下来，从封装结构602的上表面606切割封装结构602(呈直立方位(upright orientation)的姿态)。如此的切割方式称为”正面(front-side)”切割。如图6所示，正面切割由一切割锯608执行，以形成切割槽610a及610b。切割槽610a及610b往下地延伸并完全贯穿封装结构602(呈直立方位的姿态)、基板600及部份的黏胶膜604，以将基板600及封装结构602切割成数个包含基板单元102及封装体114的分离单元。因为基板600及封装结构602在任何位置都能在一次的切割中切割出子单元，故，正面切割为全穿切割而非多道切割，多道切割例如是半穿切割。接地组件118a及118b因此而形成并分别包含连接面S1及S2，其暴露于基板单元102的周边环绕部位。在正面切割方式中，黏胶膜604设置于基板单元102及封装体114及相邻的基板单元及封装体。由于基板单元及封装体呈直立方位，故电磁干扰防护体的形成可与邻近黏胶膜604设置的组件一并完成，而不需倒置或转移到另一载体。因此，图6所示的正面切割更有助于节省制造成本及工时。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (20)

1.一种半导体封装件，包括：
一基板单元，具有一上表面、一下表面及一邻近于该基板单元的一周边设置的侧面，该基板单元定义出一邻近于该基板单元的该周边设置的切除部；
一接地组件，设置于该切除部且至少部分地延伸于该基板单元的该上表面与该下表面之间，该接地组件具有一连接面，邻近于该基板单元的该侧面设置；
一半导体组件，邻近该基板单元的该上表面设置并电性连接该基板单元；
一封装体，邻近该基板单元的该上表面设置并覆盖该半导体组件及该接地组件，以使该接地组件的该连接面暴露出来，以作为电性连接之用，而该封装体具有数个外表面，该些外表面包含一侧面，该封装体的该侧面实质上与该基板单元的该侧面切齐；以及
一电磁干扰防护体邻近该封装体的该些外表面设置并电性连接该接地组件的该连接面；
其中，该接地组件提供一电性路径以将该电磁干扰防护体上的电磁放射放电至接地端。
2.如权利要求1所述的半导体封装件，其中该接地组件的该连接面实质上与该基板单元的该侧面切齐。
3.如权利要求1所述的半导体封装件，其中该接地组件的该连接面实质上为平面并具有一实质上与该基板单元的该上表面呈直角的方位。
4.如权利要求1所述的半导体封装件，其中该接地组件的一高度是介于0.5mm至3.2mm之间，该接地组件的一宽度是介于0.05mm至1.5mm之间。
5.如权利要求1所述的半导体封装件，其中该电磁干扰防护体包括至少一侧向部，该侧向部沿着该基板单元的该侧面延伸。
6.如权利要求5所述的半导体封装件，其中该侧向部实质上与该基板单元的该下表面切齐。
7.一种半导体封装件，包括：
一基板单元，具有相对的一第一表面与一第二表面；
一接地组件，至少部分地延伸于该第一表面与该第二表面之间，该接地组件对应至一接地柱的余留部分并具有一邻近于该基板单元的一周边设置的连接面；
一半导体组件，邻近该基板单元的该第一表面设置并电性连接该基板单元；
一封装体，邻近该基板单元的该第一表面设置并覆盖该半导体组件及该接地组件，以使该接地组件的该连接面暴露出来，以作为电性连接之用，该封装体具有数个外表面；以及
一电磁干扰防护体，邻近该封装体的该些外表面设置并电性连接该接地组件的该连接面；
其中，该接地组件提供一电性路径以将该电磁干扰防护体上的电磁放射放电至接地端。
8.如权利要求7所述的半导体封装件，其中该半导体封装件的一侧面轮廓实质上为平面并具有一实质上与该基板单元的该第一表面呈直角的方位。
9.如权利要求7所述的半导体封装件，其中该接地组件包括一锡球与一电性传导黏结剂中至少一者。
10.如权利要求7所述的半导体封装件，其中该连接面的一面积介于0.2mm2至10mm2之间。
11.如权利要求7所述的半导体封装件，其中该基板单元定义出一切除部，该切除部邻近该基板单元的该周边设置，且该接地组件设置于该切除部。
12.如权利要求7所述的半导体封装件，其中该基板单元更具有一侧面，该侧面延伸于该第一表面与该第二表面之间，该接地组件的该连接面实质上与该基板单元的该侧面切齐。
13.如权利要求12所述的半导体封装件，其中该封装体的该些外表面包含一侧面，该封装体的该侧面实质上与该基板单元的该侧面切齐。
14.如权利要求7所述的半导体封装件，其中该电磁干扰防护体为一全覆盖防护体，该全覆盖防护体由铝、铜、铬、锡、金、银、不锈钢及镍中至少一者所制成。
15.如权利要求7所述的半导体封装件，其中该电磁干扰防护体包括一第一层结构及一邻近该第一层结构设置的第二层结构，该第一层结构及该第二层结构包括不同的电性传导材料。
16.一种半导体封装件的形成方法，包括：
提供一基板，该基板具有一上表面、一下表面及数个开孔、该些开孔至少部分地延伸于该上表面与该下表面之间；
电性连接一半导体组件至该基板的该上表面；
涂布一电性传导材料至该些开孔，以形成对应于该些开孔的数个接地柱；
涂布一封装材料至该基板的该上表面，以形成一封装结构，该封装结构覆盖该些接地柱及该半导体组件；
形成数个切割槽，该些切割槽通过该封装结构及该基板，该些切割槽与该基板切齐，以使(a)该基板被切割成一基板单元、(b)该封装结构被切割成一邻近该基板单元设置的封装体，该封装体具有数个外表面以及(c)该些接地柱的余留部份对应至邻近该基板单元的一周边设置的数个接地组件，各该些接地组件具有一暴露的连接面；以及
形成一电磁干扰防护体，该电磁干扰防护体邻近于该封装体的该些外表面及该些接地组件的该些连接面。
17.如权利要求16所述的形成方法，其中该些开孔中至少一者的一高度介于0.3mm至3mm之间，且该些开孔中至少一者的一宽度介于0.3mm至3mm之间。
18.如权利要求16所述的形成方法，其中于涂布该电性传导材料的该步骤中包括：
涂布至少一锡球及一电性传导黏结剂中至少一者至该些开孔。
19.如权利要求16所述的形成方法，更包括：
固设该基板的该下表面至一黏胶膜；
其中，于形成该些切割槽的该步骤中，该些切割槽部分地通过该黏胶膜。
20.如权利要求16所述的形成方法，更包括：
固接该封装结构的一上表面至一黏胶膜；
其中，于形成该些切割槽的该步骤中，该些切割槽部分地通过该黏胶膜。
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