TWI393237B - 具有電磁干擾防護體之半導體封裝件及其形成方法 - Google Patents

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Description

具有電磁干擾防護體之半導體封裝件及其形成方法
本發明是有關於一種半導體封裝件，且特別是有關於一種具有電磁干擾防護體(electromagnetic interference shielding,EMI shielding)的半導體封裝件。
受到提升製程速度及尺寸縮小化的需求，半導體元件變得甚複雜。當製程速度的提昇及小尺寸的效益明顯增加時，半導體元件的特性也出現問題。特別是指，較高的工作時脈(clock speed)在訊號位準(signal level)之間導致更頻繁的轉態(transition)，因而導致在高頻下或短波下的較高強度的電磁放射(electromagnetic emission)。電磁放射可以從半導體元件及鄰近的半導體元件開始輻射。假如鄰近的半導體元件的電磁放射的強度較高，此電磁放射係負面地影響半導體元件的運作，請參考與電磁干擾(electromagnetic interference,EMI)有關的資料。若整個電子系統內具有高密度分佈的半導體元件，則半導體元件之間的電磁干擾更顯嚴重。
一種降低EMI的方法是，將一組半導體封裝件內的半導體元件屏蔽(shield)起來。特別一提的是，由電子傳導殼體或蓋體與半導體封裝件以外部接地的方式來完成屏蔽。當來自於半導體封裝件內部的電磁放射作用在殼體的內表面時，至少部份的電磁放射的可被電性短路(short)，以降低電磁放射的程度，避免電磁放射通過殼體而負面地影響鄰近的半導體元件的運作。相似地，當來自於鄰近的半導體元件的電磁放射作用在殼體的外表面時，一可降低半導體封裝件內半導體元件之電磁干擾的電性短路係發生。
然而，可降低EMI的電性傳導殼體帶來許多缺點。特別是在習知技術中，殼體透過黏貼(adhesive)與半導體封裝件的外部連接。不幸地，由於黏貼方式易受溫度、溼度及其它環境條件影響，使殼體容易剝離。此外，當連接殼體至半導體封裝件時，殼體的大小與外型及半導體封裝件的大小與外型只有在較精準的公差級數下才能匹配。因此殼體與半導體封裝件的加工尺寸、外型及組合精度使得製造成本及工時增加。且，因為加工尺寸及外型的關係，不同的半導體封裝件的尺寸及外型，可能需要不同的殼體。如此，為了容納不同的半導體封裝件，更增加了製造成本及工時。
為了改善習知問題，有必要提升半導體封裝件及相關方法的發展。
本發明之一方面係關於具有電磁干擾防護體之半導體封裝件。在一實施例中，半導體封裝件包括一基板單元、一接地元件(grounding element)、一半導體元件、一封裝體及一電磁干擾防護體。基板單元具有一上表面、一下表面及一鄰近基板單元之一周邊設置的側面。基板單元定義出一鄰近於基板單元之周邊設置的切除部。接地元件設置於切除部且且至少部分地延伸於基板單元的上表面與下表面之間。接地元件具有一連接面，其鄰近於基板單元之側面設置。半導體元件鄰近基板單元之上表面設置並電性連接基板單元。封裝體鄰近基板單元之上表面設置並覆蓋半導體元件及接地元件，以使接地元件之連接面暴露出來，以作為電性連接之用。封裝體具有數個外表面，外表面包括一側面，封裝體之側面實質上與基板單元之側面切齊。電磁干擾防護體鄰近封裝體之外表面設置並電性連接接地元件之連接面。其中，接地元件提供一電性路徑(electrical pathway)以將電磁干擾防護體上的電磁放射放電至接地端。
在另一實施例中，半導體封裝件包括一基板單元、一接地元件、一半導體元件、一封裝體及一電磁干擾防護體。基板單元具有相對之一第一表面與一第二表面。接地元件至少部分地延伸於第一表面與第二表面之間。接地元件對應至一接地柱(grounding post)的餘留部分並具有一鄰近於基板單元之一周邊設置的連接面。半導體元件鄰近基板單元之第一表面設置並電性連接基板單元。封裝體鄰近基板單元之第一表面設置並覆蓋半導體元件及接地元件，以使接地元件之連接面暴露出來，以作為電性連接之用。封裝體具有數個外表面。電磁干擾防護體鄰近封裝體之外表面設置並電性連接接地元件之連接面。其中，接地元件提供一電性路徑以將電磁干擾防護體上的電磁放射放電至接地端。
本發明之另一方面係關於一具有電磁干擾防護體之半導體封裝件的形成方法。在一實施例中，一方法包括以下步驟。提供一基板，基板具有一上表面、一下表面及數個開孔、開孔至少部分地延伸於上表面與下表面之間；電性連接一半導體元件至基板之上表面；設置一電性傳導材料至開孔，以形成對應於開孔的數個接地柱；設置一封裝材料至基板之上表面，以形成一封裝結構(molded structure)。封裝結構覆蓋接地柱及半導體元件；形成數個切割槽(cutting slit)，切割槽通過封裝結構及基板。切割槽與基板切齊，以使(a)基板被切割成一基板單元、(b)封裝結構被切割成一鄰近於基板單元設置的封裝體，封裝體具有數個外表面以及(c)接地柱之餘留部份對應至鄰近於基板單元之一周邊設置的數個接地元件。每個接地元件具有一暴露出的連接面；形成一電磁干擾防護體，電磁干擾防護體鄰近於封裝體之外表面及接地元件之連接面。
為讓本發明之上述內容能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
以下的闡述係應用至依照本發明之一些實施例。以下係詳細說明該些闡述。
此處所用的單數型態”一”及”該”也意圖包括複數型態，除非文中清楚指明不是。例如，若提及一接地元件，表示也包含數個接地元件，除非文中清楚指明不是。
此處所用的”組”表示一或多個元件的集合。例如，一組層結構可包含單層結構或多層結構。一組中的元件可以是指該組的成員。一組中的元件可以相同或不同的。在一些例子中，一組中的元件可具有一或多個共同特徵。
此處所用的”鄰近”表示接近或連接在一起。相鄰的元件可以互相分開或直接互相連接。在一些例子中，相鄰的元件可以指互相連接或彼此間係一體成型的元件。
此處所用的”內部”、”外部”、”在…上”、”往上地”、”在…之下”、”往下地”、”垂直”、”側面”、”側面地”係表示數個元件之間的相關位置。例如，該些相關位置係依據圖示而定而非指製造或使用時，此些元件的特定方位。
此處所用的”連接”係表示一操作上的耦接(coupling)或連結(linking)。連接的元件可指為直接互相連接或間接連接，間接連接例如透過另一元件作間接連接。
此處所用的”實質上”係表示一相當重要的程度或範圍。當”實質上”發生一事件或狀況時，係指該事件或該狀況精確地發生或該事件或該狀況係以甚接近的程度發生。例如，此處所提及的製造過程中的典型公差等級。
此處所用的”電性傳導(electrical conductive)”及”導電性(electrical conductivity)”係表示傳輸電流的能力。電性傳導材料傳統上係指些微或甚至不會阻礙電流流動的材料。電導率(conductivity)的量測係以西門子/公尺(S‧m -1 )為單位。一般而言，一電性傳導材料係指具有大於104 S‧m-1 之電導率的材料，例如電導率至少約105 S‧m-1 或至少約106 S‧m-1 的材料。材料的電導率可隨溫度改變，除非有特別指明，不然材料的電導率係指室溫下的電導率。
請參照第1圖，其繪示依照本發明之一實施例之半導體封裝件的剖視圖。在本實施例中，半導體封裝件100的側面實質上係平面並具有一實質上呈直角的方位，以定義出一實質上繞著半導體封裝件100之整個周邊延伸的側面輪廓(lateral profile)。該呈直角的側面輪廓可降低或縮小半導體封裝件100的接腳面積(footprint area)，此有助於縮小整個半導體封裝件的尺寸。然而，半導體封裝件100的側面輪廓可以是多種外型，例如曲面、傾斜面、階梯面或粗糙結構(roughly textured)。
如第1圖所示，半導體封裝件100包括一基板單元102，其具有一上表面(upper surface)104、一下表面(lower surface)106及鄰近於基板單元102之側邊設置的側面142及144。在本實施例中，側面142及144實質上為平面並具有一實質上與上表面104或下表面106呈直角的方位。在其它實施例中，側面142及144的外型及方位也可以有不同變化。基板單元102可透過多種方法完成並具有於上表面104與下表面106之間提供電性路徑(electrical pathway)的電性連接機制。電性連接機制例如是一組電性傳導層，其被包含在一組介電層(dielectric layer)內。電性傳導層可透過內部貫孔而互相連接，且其內可插入一由適當的樹脂所製成的基板中間層(core)。該適當的樹脂例如是由雙馬來亞醯胺(bismaleimide)及三氮雜苯(triazine)所組成的樹脂或由環氧樹脂(epoxy)及聚氧化丙烯(polyphenylene oxide)所組成的樹脂。舉例來說，基板單元102可以包含一實質上板狀中間層(slab-shaped core)，其被設置於一組鄰近中間層(core)之上表面的電性傳導層與另一組鄰近中間層(core)之下表面的電性傳導層之間。對於某些實施態樣，基板單元102的厚度，即基板單元102之上表面104與下表面106間的距離可介於約0.3公釐(mm)至約3mm之間。例如，從約1.5mm至2.5mm或從約1.7mm至2.3mm。雖然未繪示於第1圖，一綠漆(solder mask)層可鄰近於基板單元102之上表面104與下表面106之一者或二者設置。
在本實施例中，基板單元102具有一切除部(cut-out portion)116a及116b，其鄰近於基板單元102之周邊(periphery)設置並延伸於基板單元102之上表面104與下表面106之間。接地元件118a及118b分別設置於切除部116a與116b。值得一提的是，接地元件118a及118b實質上設置於基板單元102的周邊並分別鄰近於側面142及144設置。接地元件118a及118b連接至基板單元102內的電性連接機制以提供電性路徑以降低EMI。如第1圖所示，接地元件118a及118b實質上填滿由切除部116a與116b所定義出的凹穴而形成細長結構，細長結構即為後續的切割製程後所餘留下的接地柱。如第1圖所示，任一接地元件118a及118b包含一底端(lower end)及一頂端(upper end)，該底端實質上與基板單元102之下表面106切齊或與基板單元102之下表面106共面。該頂端往上地延伸至超過基板單元102之上表面104。然而，在其它實施態樣中，接地元件118a及118b的範圍亦可以是其它變化。
接地元件118a及118b分別包含連接面(connection surface)S1及S2，其為面向半導體封裝件100之內部的側面且實質上暴露於基板單元102的周邊，以作為電性連接之用。如第1圖所示，連接面S1及S2實質上為平面並具有一實質上與上表面104或下表面106呈直角的方位。在其它實施態樣中，連接面S1及S2可以是曲面、傾斜面、階梯面或粗糙結構。或者，連接面S1及S2實質上分別與側面142及144切齊或實質上分別與側面142及144共面。接地元件118a及118b由金屬合金、具有金屬的金相(matrix)、一散佈有金屬合金的結構或另一適當的電性傳導材料所形成。在某些實施例中，接地元件118a及118b的高度H1，即接地元件118a及118b的垂直延伸部分係介於約0.5mm至約3.2mm間。例如，從約1.7mm至約2.7mm，或者，從約1.9mm至約2.5mm。而接地元件118a及118b的寬度W1，即接地元件118a及118b的側向延伸部分係介於約0.05mm至約1.5mm之間。例如，從約0.1mm至約0.7mm，或者，從約0.1mm至約0.4mm。任一連接面S1及S2的面積可介於約0.2mm 2 至約10mm 2 之間。例如，從約0.9mm 2 至約4.1mm 2 ，或從約1.3mm 2 至約3.3mm 2 。較大的連接面S1及S2的面積有助於提升電性連接的可靠度及效率，以降低EMI。
如第1圖所示，半導體封裝件100更包含半導體元件108a、108b及108c，其鄰近基板單元102的上表面104設置，以及電性連接部110a、110b、110c、110d及110e，其鄰近基板單元102的下表面106設置。半導體元件108a透過一組銲線(wire)打線連接(wore-bonded)至基板單元102，該組銲線由金(gold)或另一適當的電性傳導材料所製成。並且，半導體元件108b及108c以表面接觸的方式固接至基板單元102。在本實施例中，半導體元件108b及108c可以是被動元件，例如是電組、電容或電感時，而半導體元件108a可以是一半導體晶片。電性連接部110a、110b、110c、110d及110e提供半導體封裝件100之輸出及輸入的電性連接。並且，電性連接部110a、110b、110c、110d及110e中至少一部份係透過基板單元102內的電性連接機制，電性連接至半導體元件108a、108b及108c。在本實施例中，電性連接部110a、110b、110c、110d及110e中至少一者為接地電性連接部，且透過基板單元102內的電性連接機制，電性連接至接地元件118a及118b。雖然第1圖繪示三個半導體元件，在其它實施態樣中，半導體元件的數量也可以是更多或更少。並且，半導體元件可以是主動元件、任何被動元件或主動元件及被動元件的組合。在其它實施態樣中，電性連接部的數量也可以與第1圖不同。
請繼續參照第1圖，半導體封裝件100更包括封裝體114，其鄰近基板單元102之上表面104設置並與基板單元102連接。封裝體114實質上覆蓋或密封接地元件118a及118b、半導體元件108a、108b及108c及銲線112，以提供機械穩定性(mechanical stability)及抗氧化、抗濕氣及對抗其它環境侵害的作用。封裝體114由封裝材料所製成且具有數個外表面，例如是側面120及122，其鄰近於封裝體114的側面。在本實施例中，側面120及122實質上為平面並具有一實質上與上表面104或下表面106呈直角的方位。側面120及122亦可為曲面、傾斜面、階梯面或粗糙結構。此外，側面120及122實質上分別與連接面S1及S2切齊或分別與連接面S1及S2共面。特別一提的是，當側面120及122與連接面S1及S2切齊時，例如是切除連接面S1及S2被封裝體114覆蓋的部份，可使連接面S1及S2暴露出來，以作為電性連接之用。另外，側面120及122的外型及側面120及122與連接面S1及S2的切齊方式也可以不同於第1圖。
半導體封裝件100更包括一電磁干擾防護體124，其鄰近封裝體114的外表面、接地元件118a及118b的連接面S1、S2及基板單元102的側面142及144設置。電磁干擾防護體由電性傳導材料所製成且實質上環繞半導體封裝件100內的半導體元件108a、108b及108c，以提供對EMI的防護作用。在本實施例中，電磁干擾防護體124包含一上方部(upper portion)126及一側向部(lateral portion)128，其實質上環繞著封裝體114的整個外緣延伸並定義出半導體封裝件100的垂直輪廓。如第1圖所示，側向部128從上方部126往下地沿著基板單元102的側面142及144延伸且側向部128具有一底端，該底端實質上與基板單元102之下表面106切齊或與基板單元102之下表面106共面。然而，側向部128的延伸範圍及其底端與下表面106的切齊方式也可以是其它態樣。
如第1圖所示，電磁干擾防護體透過連接面S1及S2電性連接至接地元件118a及118b。當電磁放射從半導體封裝件100的內部衝擊電磁干擾防護體124時，至少部份的電磁放射可透過接地元件118a及118b有效地放電至接地端，以降低通過電磁干擾防護體124之電磁放射的強度及降低對鄰近之半導體元件的影響程度。相似地，當來自於鄰近之半導體元件的電磁放射衝擊到電磁干擾防護體124時，一相似的接地放電效果係發生，以降低對半導體元件108a、108b及108c產生的電磁干擾。在操作的過程中，半導體封裝件100可設置於一電路板(Printed circuit board,PCB)且透過電性連接部110a、110b、110c、110d及110e與PCB電性連接。如前述，電性連接部110a、110b、110c、110d及110e中至少一者為接地電性連接部，該接地電性連接部電性連接至電路板之接地電壓。電磁放射透過電磁干擾防護體124放電至接地端，該電磁放射係經過一包括接地元件118a、接地元件118b及基板單元102之電性連接機制及接地電性連接部的電性路徑。由於接地元件118a及118b的底端實質上與基板單元102之下表面106切齊並電性連接至PCB的接地電壓，透過此電性路徑，可將電磁放射放電至接地端。
在本實施例中，電磁干擾防護體124為一全覆蓋(conformal)防護體為一組塗佈體、層結構或薄膜的形式，此有助於電磁干擾防護體124在不需要使用黏結方式的情況下，鄰近或直接形成於半導體封裝件100的外部，以增進可靠度及抗氧化、抗濕氣及對抗其它環境侵害的作用。此外，由於電磁干擾防護體124的全覆蓋(conformal)特性，使相似的電磁干擾防護體及相似的製造過程可輕易地應用至不同尺寸及外型的半導體封裝件，以使在容納不同之半導體封裝件時可降低製造成本及時間。在其它實施例中，電磁干擾防護體124的厚度可介於約1微米(μm )至約500μm 之間，例如是從約1μm 至約200μm 、從約1μm 至約100μm 、從約10μm 至約100μm 、從約1μm 至約50μm 或從約1μm 至約10μm 。相較於習知的例子，厚度如此薄的電磁干擾防護體124使半導體封裝件整體尺寸縮小，此為本實施例的優點之一。
如第2圖所示，其繪示第1圖中半導體封裝件100之部份放大示意圖。特別一提的是，第2圖繪示鄰近封裝體114設置的電磁干擾防護體124之一實施態樣。
如第2圖所示，電磁干擾防護體124為多層結構且包含一內層結構200及一外層結構202。內層結構200鄰近封裝體114設置的內層結構200，而外層結構202鄰近內層結構200設置且暴露於半導體封裝件100之外部。一般而言，內層結構200與外層結構202中的每一者可由金屬、金屬合金、具有金屬的金相或一散佈有金屬合金的結構或其它適當的電性傳導材料所製成。舉例來說，內層結構200與外層結構202中的每一者可由鋁、銅、鉻、錫、金、銀、鎳、不銹鋼或上述材料之組合所製成。內層結構200與外層結構202可由相同的電性傳導材料或相異的電性傳導材料所製成。舉例來說，內層結構200與外層結構202可皆由金屬，例如是鎳所製成。在其它實施例中，內層結構200與外層結構202可各別由相異的電性傳導材料所製成，以提供互補的功能。舉例來說，內層結構200可由一具有高電性傳導率的金屬，例如是鋁、銅、金或銀所製成，以提供電磁放射防護功能，在此情況下，外層結構202可由一低電性傳導率的金屬，例如是鎳所製成，以保護內層結構200免於受到氧化、濕氣及其它環境因子的侵害。此外，外層結構202也可同時提供保護功能及電磁放射防護的功能。雖然第2圖繪示雙層結構，然其它實施態樣中亦可為多於或少於雙層的結構。
第3圖繪示依照本發明另一實施例之半導體封裝件300之示意圖。半導體封裝件300採用相似於前述之第1圖的半導體封裝件100的技術手段，在此便不再贅述。
如第3圖所示，半導體封裝件300包含接地元件302a及302b，其分別設置於基板單元102之切除部116a及116b。接地元件302a及302b實質上填滿由切除部116a及116b所定義出的凹穴而形成接地用的柱狀外型，且接地元件302a及302b中的每一者具有一底端，該底端實質上與基板單元102的下表面106切齊或與基板單元102的下表面106共面。在本實施例中，接地元件302a及302b中的每一者亦具有一頂端，該頂端實質上與基板單元102的上表面104切齊或與基板單元102的上表面104共面。然而，在其它實施例中，接地元件302a及302b的範圍也可以是其它變化。在一實施例中，接地元件302a及302b的高度H2可實質上與基板單元102的厚度相匹配，例如從約1.5mm至約2.5mm或約1.7mm至約2.3mm。接地元件302a及302b的寬度W2可介於約0.05mm至約1.5mm之間，例如是從約0.1mm至約0.7mm或從約0.1mm至約0.4mm。連接面S1’及S2’的面積可介於約0.1mm 2 至約9mm 2 之間。例如，從約0.8mm 2 至3.8mm 2 ，或從約1.2mm 2 至3mm 2 。較大的連接面S1’及S2’的面積有助於提升電性連接的可靠度及效率，以降低EMI。
如第3圖所示，半導體封裝件300亦包含一半導體元件304，半導體元件304為一半導體晶片且鄰近基板單元102的上表面104設置。在本實施例中，半導體元件304為一結合至基板單元102之上表面104的覆晶式晶片(flip chip)。例如，半導體元件304可透過一組錫鉛凸塊(solder bump)結合至基板單元102。或者，半導體元件304也可透過另一技術手段，例如是透過打線結合(wire-bonding)技術與基板單元102結合。
第4A至4F圖繪示依照本發明之一實施例之半導體封裝件之形成方法示意圖。以下的形成方法係以第1圖的半導體封裝件100為例作說明。然而，形成方法亦可應用於其它半導體封裝件，例如是第3圖之半導體封裝件300。
如第4A圖所示之基板400，其包含基板單元102及開孔402a及402b，開孔402a及402b鄰近基板單元102的周邊設置。如第4A圖所示，開孔402a及402b為延伸於基板400之上表面414與基板400之下表面416之間的通道(channel)或孔洞(hole)。然而，在其它實施態樣中，開孔402a及402b亦可為其它變化。在本實施例中，開孔402a及402b為圓柱形通道，其具有鄰近於上表面414及下表面416中實質上呈圓形的開口。開孔402a及402b也可以是多種形狀種類中的任何一種。該多種形狀種類例如是其它種類的圓柱形(cylindrical shape)以及非圓柱型(non-cylindrical shape)。該其它種類的圓柱形例如是橢圓柱形(elliptic cylindrical shape)、正方柱形(square cylindrical shape)及矩形柱形(rectangular cylindrical shape)，該非圓柱型例如是錐形(cone)、漏斗形(funnel)及其它漸縮外形(tapered shape)。開孔402a及402b的側面輪廓可以是曲面或其它外形。在一實施例中，開孔402a及402b的高度H3可實質上與基板單元102的厚度相匹配，高度H3可介於約0.3mm至約3mm之間，例如是從約1.5mm至約2.5mm或從約1.7mm至約2.3mm。開孔402a及402b的寬度W3可實質上與基板單元102的厚度相匹配，寬度W3可介於約0.3mm至約3mm之間，例如是從約0.5mm至約1.5mm或從約0.7mm至約1.3mm。若開孔402a及402b的剖面是不均勻的，寬度W3可與沿直角方向上延伸的側面長度的平均值相對應。開孔402a及402b可由任何方法製成，例如是化學蝕刻(chemical etching)、雷射鑽孔或機械加工。
為了提升生產量，基板400包含多個基板單元，在一適當的製程方法中，包含多個基板單元的基板400仍可快速地被製造。第5A圖及第5B圖繪示依照本發明之基板400的上視圖。第5A圖繪示基板400呈帶形(strip-type)的示意圖。在多個基板單元，其中包含有基板單元102，可呈直線地連續被排列。第5B圖繪示基板400呈陣列形(array-type)的示意圖。多個基板單元沿著二維方向排列。在本實施例中，四個開孔鄰近每個基板單元的周邊設置。開孔402a及402b與開孔500c及500d各別地鄰近基板單元102中的轉角設置。然而，在其它實施例中，開孔在基板單元上的數目及其位置也可以有其它不同的變化。在第5A圖及第5B圖中，基準標記(fiducial mark)502a及502b鄰近基板400的周邊設置，以利製造過程中的定位。值得一提的是，基準標記有利於切割製程(singulation)中的定位。
請回到第4A圖，半導體元件108a、108b及108c鄰近基板400的上表面414設置並電性連接至基板單元102。特別一提，半導體元件108a係以打線方式與基板單元電性連接，而半導體元件108b及108c以表面接觸的方式固接至基板單元102。
如第4B圖所示，基板400與半導體元件108a、108b及108c被倒置，且一電性傳導材料404設置於開孔402a及402b。電性傳導材料404可包含金屬、金屬合金、具有金屬的金相、一散佈有金屬合金的結構或另一適當的電性傳導材料所形成。舉例來說，電性傳導材料404可包含一錫球(solder)，其由多種易熔金屬合金中任一種所製成，該多種易熔金屬合金的熔點係介於約90℃至約450℃之間，例如是錫銀銅合金(tin-silver-copper alloy)、含鉍合金(bismuth-containing alloy)及含銻合金(antimony-containing alloy)。在另一實施例中，電性傳導材料404可包含電性傳導黏結劑(electrically conductive adhesive)，其由多種具有電性傳導填充劑的樹脂中任一種所製成。適當的樹脂包含環氧樹脂(epoxy-based resin)及矽氧樹脂(silicone-based resin)，而適當的電性傳導填充劑包含銀填充劑及碳填充劑。
在本實施例中，網板印刷(screen printing)技術可用來塗佈電性傳導材料404。一供應器(dispenser)406設置於一包含開孔410a及410b的模板(stencil)408之一側。模板408之開孔410a及410b實值上對齊基板400的開孔402a及402b，以使電性傳導材料404選擇性地被塗佈於開孔402a及402b。雖然第4B圖繪示一個供應器，然亦可設置有多個供應器，以增加生產量。
電性傳導材料404一塗佈後，電性傳導材料404隨即回銲(reflow)，例如將溫度升高至接近或高於電性傳導材料404的熔點。如此，透過毛細現象的作用(capillary effect)，電性傳導材料404往下流進開孔402a及402b，如第4B圖所示。一旦電性傳導材料404充份地流進開孔402a及402b後，可將溫度降低至低於電性傳導材料404的熔點，以使電性傳導材料404硬化或固化。
請參照第4C圖，固化的電性傳導材料404形成接地柱412a及412b，其實質上填滿由開孔402a及402b所定義的凹穴而形成細長結構。開孔402a及402b中每一者之一媏實質上與基板400之下表面416切齊或與基板400之下表面416共面，開孔402a及402b中每一者之另一端往下地延伸至超過基板400的上表面414。然而，在其它實施例中，接地柱412a及412b亦可為其它變化。在一實施例中，接地柱412a及412b的高度H4可介於約0.5mm至約3.2mm之間。例如，從約1.7mm至約2.7mm或從約1.9mm至約2.5mm。接地柱412a及412b的寬度W4可介於約0.3mm至約3mm之間。例如，從約0.5mm至約1.5mm，或從約0.7mm至約1.3mm。在其它實施例，例如於第3圖之半導體封裝件300中，接地柱412a及412b的高度H4可介於約0.3mm至約3mm之間，例如，從約1.5mm至約2.5mm或約1.7mm至約2.3mm。而接地柱412a及412b的寬度W4可介於約0.3mm至約3mm之間。例如，從約0.5mm至約1.5mm或從約0.7mm至約1.3mm。若接地柱412a及412b具有不均勻剖面，寬度W4可與沿著直角方向上的側面長度的平均值相對應。
如第4D圖所示，第4D圖的基板400與半導體元件108a、108b及108c被倒置回原本的直立方位。封裝材料418設置於基板400的上表面414，以實質上覆蓋或密封接地柱412a及412b、半導體元件108a、108b及108c以及銲線112。封裝材料418可包括例如一酚醛清漆樹脂(Novolac Resin)、一環氧樹脂(epoxy-based resin)、一矽氧樹脂(silicone-based resin)或其它適當的封裝材料。該其它適當的填充劑可包含例如是粉狀二氧化矽(SiO2 )。封裝材料418可應用於多種封裝技術，例如壓縮成形(compression molding)、射出成形(injection molding)及轉移成形(transfer molding)中的任一種。一旦封裝材料418設置於基板400後，可將溫度降低至低於封裝材料418的熔點，以使封裝材料418硬化或固化而形成一封裝結構430。
如第4E圖所示，基板400與封裝結構430被倒置，接著鄰近於一黏膠膜(tape)420設置，黏膠膜420可為一單側或雙側具有黏性的黏膠膜。接下來，從基板400的下表面416切割基板400(呈倒置方位(inverted orientation)的姿態)。如此的切割方式稱為”背面(back-side)”切割。如第4E圖所示，背面切割由一切割鋸(saw)422執行，以形成切割槽424a及424b。特別一提的是，切割槽424a及424b往下地延伸並完全貫穿基板400、封裝結構430(呈倒置方位的姿態)及部份的黏膠膜420，以將基板400及封裝結構430切割成數個包含基板單元102及封裝體114的分離單元。因為基板400及封裝結構430在任何位置都能於一次的切割中切割出子單元。故，背面切割屬於全穿切割(full-cut singulation)而非多道切割(multiple singulation)，多道切割例如是半穿切割(half-cut singulation)。採用全穿切割可提升生產量，以降低切割的次數及相關的工時。此外，透過提升基板400的使用率，製造成本得以降低，且透過降低因切割鋸的問題所造成的不良率，整體的生產率得以提升。如第4E圖所示，在背面切割方式中，黏膠膜420設置於基板單元102及封裝體114及相鄰的基板單元及封裝體。
如第4E圖所示，切割鋸422側向地設置且實質上對齊每個設置於對應之開孔的接地柱，以形成切割槽，切割槽將接地柱分割成二個接地元件且將開孔分割成二個切除部。如此，接地元件118a及118b係形成並分別對應至切除部116a及116b。接地元件118a及118b分別包含連接面S1及S2，連接面S1及S2暴露於基板單元102的周邊環繞部位。在切割基板單元102之周邊的過程中，切割鋸422的對準情況如第5A圖及第5B圖所示，切割鋸422係沿著對應至切割槽的虛線進行切割。當形成切割槽時，基準標記提供切割鋸422在基板400上一適當的對準，該基準標記例如是基準標記502a及502b。在一實施例中，切割槽424a及424b(有時被稱為一全穿切寬度(full-cut width)或全穿切通道(full-cut sawing street)中每一者的寬度C1可介於約100μm 至約600μm 之間，例如是從約200μm 至約400μm 或從約250μm 至約350μm 。然而，在其它實施例中，寬度C1也可以是其它變化。例如，寬度C1也可與接地柱412a及412b的寬度W4相關，如C1<W4。
請參照第4F圖，第4F圖的基板單元102與封裝體114倒置回原本的直立方位且鄰近一載體426設置。電磁干擾防護體124鄰近暴露的表面設置，該暴露的表面包含封裝體114的外表面、接地元件118a及118b的連接面S1及S2及基板單元102的側面142及144，以形成半導體封裝件100。電磁干擾防護體124的製成可採用多種塗佈技術中任一種完成。例如，透過化學蒸鍍(Chemical Vapor Deposition,CVD)、無電鍍(electroless plating)、電鍍、印刷(printing)、噴佈(spraying)、濺鍍或真空沉積(vacuum deposition)，以形成一組層結構或薄膜。舉例來說，電磁干擾防護體124可包含一透過無電鍍法製成的鎳金屬單層結構，其厚度至少約5μm ，例如從約5μm 至約50μm 或從約5μm 至約10μm 。若電磁干擾防護體124為多層結構，不同的層結構的形成可採用相同的技術或相異技術完成。舉例來說，可透過無電鍍技術形成一材質為銅的內層結構，及可透過無電鍍技術或電鍍技術形成一材質為鎳的外層結構。在另一實施例中，透過濺鍍或無電鍍技術形成一材質為銅的內層結構(作為基底用途)及透過濺鍍技術形成一材質為不銹鋼、鎳或銅的外層結構(作為抗氧化用途)。該內層結構的厚度至少約1μm ，例如從約1μm 至約50μm 或從約1μm 至約10μm 。該外層結構的厚度不大於約1μm ，例如從約0.01μm 至約1μm 或從約0.01μm 至約0.1μm 。在這些實施例中，被電磁干擾防護體124塗佈的表面可先進行預處理，以增進外層結構及內層結構的成形性。該預處理包含表面粗糙化(surface roughening)及形成種子層(seed layer)。該表面粗糙化可採用如化學蝕刻(chemical etching)或機械磨損(mechanical abrasion)的技術形成，而該種子層可採用例如是無電鍍技術形成。
第6圖繪示依照本發明一實施例之半導體封裝件的形成方法示意圖。以下的形成方法係以第1圖的半導體封裝件100為例作說明。然而，形成方法亦可應用於其它半導體封裝件，例如是第3圖之半導體封裝件300。此外，形成方法中與第4A圖至第4F圖相似的技術手段，在此不再贅述。
如第6圖所示，一基板600與封裝結構602鄰近一黏膠膜604設置。黏膠膜604可為一單側或雙側具有黏性的黏膠膜。接下來，從封裝結構602的上表面606切割封裝結構602(呈直立方位(upright orientation)的姿態)。如此的切割方式稱為”正面(front-side)”切割。如第6圖所示，正面切割由一切割鋸608執行，以形成切割槽610a及610b。切割槽610a及610b往下地延伸並完全貫穿封裝結構602(呈直立方位的姿態)、基板600及部份的黏膠膜604，以將基板600及封裝結構602切割成數個包含基板單元102及封裝體114的分離單元。因為基板600及封裝結構602在任何位置都能在一次的切割中切割出子單元，故，正面切割為全穿切割而非多道切割，多道切割例如是半穿切割。接地元件118a及118b因此而形成並分別包含連接面S1及S2，其暴露於基板單元102的周邊環繞部位。在正面切割方式中，黏膠膜604設置於基板單元102及封裝體114及相鄰的基板單元及封裝體。由於基板單元及封裝體呈直立方位，故電磁干擾防護體的形成可與鄰近黏膠膜604設置的元件一並完成，而不需倒置或轉移到另一載體。因此，第6圖所示之正面切割更有助於節省製造成本及工時。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300．．．半導體封裝件
102．．．基板單元
104、414、606．．．上表面
106、416．．．下表面
108a、108b、108c、304．．．半導體元件
110a、110b、110c、110d、110e．．．電性連接部
112．．．銲線
114．．．封裝體
116a、116b．．．切除部
118a、118b、302a、302b．．．接地元件
120、122、142、144．．．側面
124．．．電磁干擾防護體
126．．．上方部
128．．．側向部
200．．．內層結構
202．．．外層結構
400、600．．．基板
402a、402b、410a、410b、500c、500d．．．開孔
404．．．電性傳導材料
406．．．供應器
408．．．模板
412a、412b．．．接地柱
418．．．封裝材料
420、604．．．黏膠膜
422、608．．．切割鋸
424a、424b．．．切割槽
426．．．載體
430、602．．．封裝結構
502a、502b．．．基準標記
H1、H2、H3、H4．．．高度
S1、S1’、S2、S2’．．．連接面
W1、W2、W3、W4．．．寬度
第1圖繪示依照本發明之一實施例之半導體封裝件的剖視圖。
第2圖繪示第1圖中半導體封裝件之部份放大示意圖。
第3圖繪示依照本發明另一實施例之半導體封裝件之示意圖。
第4A至4F圖繪示依照本發明之一實施例之半導體封裝件之形成方法示意圖。
第5A圖及第5B圖繪示依照本發明之基板的上視圖。
第6圖繪示依照本發明一實施例之半導體封裝件的形成方法示意圖。
100．．．半導體封裝件
102．．．基板單元
104．．．上表面
106．．．下表面
108a、108b、108c．．．半導體元件
110a、110b、110c、110d、110e．．．電性連接部
112．．．銲線
114．．．封裝體
116a、116b．．．切除部
118a、118b．．．接地元件
120、122、142、144．．．側面
124．．．電磁干擾防護體
126．．．上方部
128．．．側向部
H1．．．高度
S1、S2．．．連接面
W1．．．寬度

Claims (20)

  1. 一種半導體封裝件，包括：一基板單元，具有一上表面、一下表面及一鄰近於該基板單元之一周邊(periphery)設置的側面，該基板單元定義出一鄰近於該基板單元之該周邊設置的切除部；一接地元件(grounding element)，設置於該切除部(cut-out portion)且至少部分地延伸於該基板單元之該上表面與該下表面之間，該接地元件具有一連接面(connection surface)，鄰近於該基板單元之該側面設置；一半導體元件，鄰近該基板單元之該上表面設置並電性連接該基板單元；一封裝體，鄰近該基板單元之該上表面設置並覆蓋該半導體元件及該接地元件，以使該接地元件之該連接面暴露出來，以作為電性連接之用，而該封裝體具有複數個外表面，該些外表面包含一側面，該封裝體之該側面實質上與該基板單元之該側面切齊；以及一電磁干擾防護體(electromagnetic interference shield)鄰近該封裝體之該些外表面設置並電性連接該接地元件之該連接面；其中，該接地元件提供一電性路徑(electrical pathway)以將該電磁干擾防護體上的電磁放射(electromagnetic emission)放電至接地端。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中該接地元件之該連接面實質上與該基板單元之該側面切齊。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中該接地元件之該連接面實質上為平面並具有一實質上與該基板單元之該上表面呈直角的方位。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中該接地元件之一高度係介於0.5公釐(mm)至3.2mm之間，該接地元件之一寬度係介於0.05mm至1.5mm之間。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中該電磁干擾防護體包括至少一側向部(lateral portion)，該側向部沿著該基板單元之該側面延伸。
  6. 如申請專利範圍第5項所述之半導體封裝件，其中該側向部實質上與該基板單元之該下表面切齊。
  7. 一種半導體封裝件，包括：一基板單元，具有相對之一第一表面與一第二表面；一接地元件，至少部分地延伸於該第一表面與該第二表面之間，該接地元件對應至一接地柱(grounding post)的餘留部分並具有一鄰近於該基板單元之一周邊設置的連接面；一半導體元件，鄰近該基板單元之該第一表面設置並電性連接該基板單元；一封裝體，鄰近該基板單元之該第一表面設置並覆蓋該半導體元件及該接地元件，以使該接地元件之該連接面暴露出來，以作為電性連接之用，該封裝體具有複數個外表面；以及一電磁干擾防護體，鄰近該封裝體之該些外表面設置並電性連接該接地元件之該連接面；其中，該接地元件提供一電性路徑以將該電磁干擾防護體上的電磁放射放電至接地端。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中該半導體封裝件之一側面輪廓(lateral profile)實質上為平面並具有一實質上與該基板單元之該第一表面呈直角的方位。
  9. 如申請專利範圍第7項所述之半導體封裝件，其中該接地元件包括一錫球(solder)與一電性傳導黏結劑(electrically conductive adhesive)中至少一者。
  10. 如申請專利範圍第7項所述之半導體封裝件，其中該連接面之一面積係介於0.2mm 2 至10mm 2 之間。
  11. 如申請專利範圍第7項所述之半導體封裝件，其中該基板單元定義出一切除部，該切除部鄰近該基板單元之該周邊設置，且該接地元件設置於該切除部。
  12. 如申請專利範圍第7項所述之半導體封裝件，其中該基板單元更具有一側面，該側面延伸於該第一表面與該第二表面之間，該接地元件之該連接面實質上與該基板單元之該側面切齊。
  13. 如申請專利範圍第12項所述之半導體封裝件，其中該封裝體之該些外表面包含一側面，該封裝體之該側面實質上與該基板單元之該側面切齊。
  14. 如申請專利範圍第7項所述之半導體封裝件，其中該電磁干擾防護體為一保角覆蓋(conformal)防護體，該保角覆蓋防護體由鋁、銅、鉻、錫、金、銀、不銹鋼及鎳中至少一者所製成。
  15. 如申請專利範圍第7項所述之半導體封裝件，其中該電磁干擾防護體包括一第一層結構及一鄰近該第一層結構設置之第二層結構，該第一層結構及該第二層結構包括不同的電性傳導材料。
  16. 一種半導體封裝件之形成方法，包括：提供一基板，該基板具有一上表面、一下表面及複數個開孔、該些開孔至少部分地延伸於該上表面與該下表面之間；電性連接一半導體元件至該基板之該上表面；塗佈(apply)一電性傳導材料至該些開孔，以形成對應於該些開孔的複數個接地柱；塗佈一封裝材料至該基板之該上表面，以形成一封裝結構(molded structure)，該封裝結構覆蓋該些接地柱及該半導體元件；形成複數個切割槽(cutting slit)，該些切割槽通過該封裝結構及該基板，該些切割槽與該基板切齊，以使(a)該基板被切割成一基板單元、(b)該封裝結構被切割成一鄰近該基板單元設置的封裝體，該封裝體具有複數個外表面以及(c)該些接地柱之餘留部份對應至鄰近該基板單元之一周邊設置的複數個接地元件，各該些接地元件具有一暴露的連接面；以及形成一電磁干擾防護體，該電磁干擾防護體係鄰近於該封裝體之該些外表面及該些接地元件之該些連接面。
  17. 如申請專利範圍第16項所述之形成方法，其中該些開孔中至少一者之一高度係介於0.3mm至3mm之間，且該些開孔中至少一者之一寬度係介於0.3mm至3mm之間。
  18. 如申請專利範圍第16項所述之形成方法，其中於塗佈該電性傳導材料之該步驟中包括：塗佈至少一錫球及一電性傳導黏結劑中至少一者至該些開孔。
  19. 如申請專利範圍第16項所述之形成方法，更包括：固設該基板之該下表面至一黏膠膜(tape)；其中，於形成該些切割槽之該步驟中，該些切割槽部分地通過該黏膠膜。
  20. 如申請專利範圍第16項所述之形成方法，更包括：固接該封裝結構之一上表面至一黏膠膜；其中，於形成該些切割槽之該步驟中，該些切割槽部分地通過該黏膠膜。
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